CN110875203A - 晶圆级封装方法以及封装结构 - Google Patents

晶圆级封装方法以及封装结构 Download PDF

Info

Publication number
CN110875203A
CN110875203A CN201811027608.8A CN201811027608A CN110875203A CN 110875203 A CN110875203 A CN 110875203A CN 201811027608 A CN201811027608 A CN 201811027608A CN 110875203 A CN110875203 A CN 110875203A
Authority
CN
China
Prior art keywords
chip
wafer
electrode
dielectric layer
chips
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201811027608.8A
Other languages
English (en)
Other versions
CN110875203B (zh
Inventor
罗海龙
克里夫·德劳利
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ningbo Semiconductor International Corp
Original Assignee
Ningbo Semiconductor International Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ningbo Semiconductor International Corp filed Critical Ningbo Semiconductor International Corp
Priority to CN201811027608.8A priority Critical patent/CN110875203B/zh
Priority to KR1020217006440A priority patent/KR20210039444A/ko
Priority to JP2021511671A priority patent/JP2021536131A/ja
Priority to PCT/CN2018/113106 priority patent/WO2020047974A1/zh
Priority to US16/230,224 priority patent/US10804177B2/en
Publication of CN110875203A publication Critical patent/CN110875203A/zh
Application granted granted Critical
Publication of CN110875203B publication Critical patent/CN110875203B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/165—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68354—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support diced chips prior to mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05551—Shape comprising apertures or cavities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/245—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/27—Manufacturing methods
    • H01L2224/275—Manufacturing methods by chemical or physical modification of a pre-existing or pre-deposited material
    • H01L2224/27505—Sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
    • H01L2224/29286—Material of the matrix with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2224/29288—Glasses, e.g. amorphous oxides, nitrides or fluorides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80006—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80345—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82101—Forming a build-up interconnect by additive methods, e.g. direct writing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/832—Applying energy for connecting
    • H01L2224/83201—Compression bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8389—Bonding techniques using an inorganic non metallic glass type adhesive, e.g. solder glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06524—Electrical connections formed on device or on substrate, e.g. a deposited or grown layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种晶圆级封装方法以及封装结构，所述晶圆级封装方法包括：提供第一晶圆，第一晶圆中形成有多个第一芯片，第一芯片的表面具有第一电极，第一晶圆的表面形成有露出第一电极的第一介质层；提供多个第二芯片，第二芯片的表面具有第二电极，第二芯片上形成有露出第二电极的第二介质层；将第二介质层与第一介质层相对设置，使第二芯片键合于第一晶圆，且第二芯片与第一芯片的位置相对应，在第一电极和第二电极之间形成空腔；在空腔中形成使第一电极和第二电极电连接的芯片互连结构；形成覆盖第二芯片的封装层。本发明简化了封装工艺。

Description

晶圆级封装方法以及封装结构
技术领域
本发明涉及半导体技术领域，尤其涉及一种晶圆级封装方法以及封装结构。
背景技术
随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小，人们对集成电路的封装技术的要求相应也不断提高。现有的封装技术包括球栅阵列封装(Ball GridArray，BGA)、芯片尺寸封装(Chip Scale Package，CSP)、晶圆级封装(Wafer LevelPackage，WLP)、三维封装(3D)和系统封装(System in Package，SiP)等。
目前，为了满足集成电路封装的更低成本、更可靠、更快及更高密度的目标，先进的封装方法主要采用晶圆级系统封装(Wafer Level Package System in Package，WLPSiP)。与传统的系统封装相比，晶圆级系统封装是在晶圆上完成封装集成制程，具有大幅减小封装结构的面积、降低制造成本、优化电性能、批次制造等优势，可明显的降低工作量与设备的需求。
晶圆级系统封装主要包括物理连接和电性连接这两个重要工艺。比如：采用键合工艺实现待集成芯片与晶圆之间的物理连接，通过电镀技术实现半导体器件之间的电性连接，通过硅通孔(Through-Silicon Via，TSV)实现芯片与外部电路的电性连接。
但是，目前晶圆级系统封装的方法有待进一步简化。
发明内容
本发明解决的问题是提供一种晶圆级封装方法以及封装结构，简化封装工艺。
本发明提供一种晶圆级封装方法，包括：提供第一晶圆，所述第一晶圆中形成有多个第一芯片，所述第一芯片的表面具有第一电极，所述第一晶圆的表面形成有露出所述第一电极的第一介质层；提供多个第二芯片，所述第二芯片的表面具有第二电极，所述第二芯片上形成有露出所述第二电极的第二介质层；将所述第二介质层与所述第一介质层相对设置，使所述第二芯片键合于所述第一晶圆，且所述第二芯片与所述第一芯片的位置相对应，在所述第一电极和第二电极之间形成空腔；在所述空腔中形成使所述第一电极和第二电极电连接的芯片互连结构；形成覆盖所述第二芯片的封装层。
可选地，所述第二芯片具有第二电极的面为正面，与正面相背的面为背面；所述第二芯片键合于所述第一晶圆之前，将所述多个第二芯片的背面临时键合于第二晶圆上；形成覆盖所述第二芯片的封装层的步骤之前，解键合所述第二晶圆。
可选地，所述多个第二芯片通过粘合层或静电键合临时键合于所述第二晶圆上。
可选地，在所述空腔中形成使所述第一电极和第二电极电连接的芯片互连结构的步骤之前，解键合所述第二晶圆。
可选地，形成芯片互连结构之后，形成封装层之前，解键合所述第二晶圆。
可选地，通过熔融键合、黏着键合或玻璃介质键合，使所述第二芯片键合于所述第一晶圆。
可选地，所述第一介质层与所述第二介质层的材料均为氧化硅。
可选地，所述形成覆盖所述第二芯片的封装层的步骤包括：通过注塑工艺形成所述封装层。
可选地，所述第一晶圆中与所述第一介质层相背的面为背面；在形成封装层之后，对所述第一晶圆的背面进行减薄处理；在减薄后的第一晶圆中形成所述通孔互连结构。
可选地，所述第一电极位于所述第一芯片的端部；所述第二电极位于所述第二芯片的端部；将所述第二介质层与所述第一介质层相对设置时，所述第一电极、第一介质层、第二介质层和第二芯片围成空腔，且所述空腔在所述第二电极与所述第一介质层之间具有开口。
可选地，通过电镀工艺形成所述芯片互连结构。
可选地，所述电镀工艺为无电解镀。
可选地，所述芯片互连结构的材料包括铜、镍、锌、锡、银、金、钨和镁中的一种或多种。
相应地，本发明还提供一种晶圆级封装结构，包括：第一晶圆，所述第一晶圆中形成有多个第一芯片，所述第一芯片的表面具有第一电极，所述第一晶圆的表面形成有露出所述第一电极的第一介质层；键合于所述第一晶圆且与所述多个第一芯片位置相对应的多个第二芯片，所述第二芯片朝向第一晶圆的表面具有第二电极，与所述第一电极相对设置；所述第二芯片朝向第一晶圆的表面上还形成有露出所述第二电极的第二介质层；形成于所述第一电极与第二电极之间的芯片互连结构；覆盖于所述第二芯片的封装层；位于所述第一晶圆中且与所述第一芯片电连接的通孔互连结构。
可选地，所述第二芯片熔融键合、黏着键合或玻璃介质键合于所述第一晶圆。
可选地，所述第一介质层和所述第二介质层的材料均为氧化硅。
可选地，所述封装层为注塑层。
可选地，所述芯片互连结构为电镀芯片互连结构。
可选地，所述芯片互连结构的材料包括铜、镍、锌、锡、银、金、钨和镁中的一种或多种。
可选地，所述第一晶圆的厚度为5μm至10μm。
与现有技术相比，本发明的技术方案具有以下优点：
本发明晶圆级封装方法中，在使所述第二芯片与所述第一晶圆键合时，所述第二芯片与所述第一芯片的位置相对应，在第一电极和第二电极之间形成空腔，从而在空腔中形成能够使第一电极和第二电极之间电连接的芯片互连结构，所述芯片互连结构可以使第二芯片与第一芯片之间实现电性连接，本发明无需另外形成单独与第二芯片电连接的连接结构，简化了封装方法。
本发明晶圆级封装结构中，第一晶圆中形成有多个第一芯片，所述第一芯片的表面具有第一电极，所述封装结构还包括键合于所述第一晶圆且与第一芯片相对的第二芯片，所述第二芯片的表面具有第二电极，所述第二电极与所述第一电极相对，且所述第二电极与所述第一电极之间形成有芯片互连结构，用于实现第一芯片和第二芯片之间的电性连接，本发明无需另外形成单独与第二芯片电连接的连接结构，简化了封装结构。
附图说明
图1至图8是本发明晶圆级封装方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，现有技术封装结构的工艺较为复杂，分析其原因在于：现有技术中，在将待集成的裸芯片键合于晶圆之后，需形成与裸芯片电连接的第一连接结构、与晶圆中的芯片电连接的第二连接结构以及与第一连接结构和第二连接结构电连接的互连结构，工艺较为复杂。
此外，在将裸芯片键合于晶圆之前，先采用注塑工艺形成固定所述裸芯片的注塑层，并在裸芯片与晶圆键合之后去除或部分去除所述注塑层，步骤较为繁冗。
为了解决所述技术问题，本发明提供一种晶圆级封装方法，包括：提供第一晶圆，所述第一晶圆中形成有多个第一芯片，所述第一芯片的表面具有第一电极，所述第一晶圆的表面形成有露出所述第一电极的第一介质层；提供多个第二芯片，所述第二芯片的表面具有第二电极，所述第二芯片上形成有露出所述第二电极的第二介质层；将所述第二介质层与所述第一介质层相对设置，使所述第二芯片键合于所述第一晶圆，且所述第二芯片与所述第一芯片的位置相对应，在所述第一电极和第二电极之间形成空腔；在所述空腔中形成使所述第一电极和第二电极电连接的芯片互连结构；形成覆盖所述第二芯片的封装层。
本发明在使所述第二芯片与所述第一晶圆键合时，所述第二芯片与所述第一芯片的位置相对应，在第一电极和第二电极之间形成空腔，从而在空腔中形成能够使第一电极和第二电极之间电连接的芯片互连结构，所述芯片互连结构可以使第二芯片与第一芯片之间实现电性连接，本发明无需形成单独与第二芯片电连接的连接结构，可以实现电性连接，简化了封装方法。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图8是本发明晶圆级封装方法一实施例中各步骤对应的结构示意图。本实施例晶圆级封装方法包括：
如图1所示，提供第一晶圆300，所述第一晶圆300中形成有多个第一芯片400，所述第一芯片400的表面具有第一电极410，所述第一晶圆300的表面形成有露出所述第一电极410的第一介质层420。
所述第一晶圆300为完成器件制作的待封装晶圆，本实施例中，所述第一晶圆300为器件晶圆(CMOS Wafer)。本实施例中，所述第一晶圆300的半导体衬底为硅衬底。在其他实施例中，所述半导体衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述半导体衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述半导体衬底的材料可以是适宜于工艺需要或易于集成的材料。根据实际工艺需求，所述第一晶圆300的厚度为10微米至100微米。
形成于所述第一晶圆300中的多个第一芯片400可以为同一类型或不同类型的芯片。需要说明的是，所述第一晶圆300可以采用集成电路制作技术所制成，例如在第一半导体衬底上通过沉积、刻蚀等工艺形成N型金属氧化物半导体(N-Metal-Oxide-Semiconductor，NMOS)器件和P型金属氧化物半导体(P-Metal-Oxide-Semiconductor，PMOS)器件等器件，在所述器件上形成介质层、金属互连结构以及与所述金属互连结电连接的焊盘等结构，从而使所述第一晶圆300中集成至少一个第一芯片400。
位于所述第一芯片400表面的第一电极410，用于实现所述第一芯片400与其他半导体器件的电性连接。具体地，所述第一电极410可以是引线焊盘(Pad)。
所述第一介质层420具有一定的厚度，可以在后续键合步骤中为形成空腔提供空间；此外，所述第一介质层420具有绝缘特性，还用于在空腔中形成芯片互连结构后，实现芯片互连结构与其他部件的绝缘。
在本实施例中，所述第一介质层420还用作键合层，用于实现所述第一晶圆300和待集成芯片之间的物理连接。
具体地，本实施例中，所述第一介质层420为第一氧化层，作为后续熔融键合(Fusion Bonding)工艺的键合层，其中，后续通过在所述键合层的接触面形成共价键的方式实现键合，从而有利于提高键合强度。
本实施例中，所述第一氧化层的材料为氧化硅。氧化硅材料具有较高的工艺兼容性，且氧化硅为工艺常用、成本较低的材料，因此通过选取氧化硅材料的方式，有利于降低工艺难度和工艺成本，且有利于降低对所形成封装结构的性能影响。
在其他实施例中，所述第一氧化层还可以为氧化铪、氧化铝或氧化镧等氧化物材料。
如图2所示，提供多个第二芯片200，所述第二芯片200的表面具有第二电极210，所述第二芯片200上形成有露出所述第二电极210的第二介质层250。
所述第二芯片200用于作为晶圆级系统封装中的待集成芯片，本实施例晶圆级系统封装方法用于实现异质集成。相应地，所述多个第二芯片200可以是硅晶圆制成的芯片，也可以是其他材质形成的芯片。
所述多个第二芯片200的功能不同。所述第二芯片200采用集成电路制作技术所制成，可以为存储芯片、通讯芯片、处理器或逻辑芯片。所述第二芯片200通常包括形成于半导体衬底上的NMOS器件或PMOS器件等。
位于所述第二芯片200表面的第二电极210为引线焊盘(Pad)，用于实现所述第二芯片200与其他半导体器件的电性连接。具体地，所述第二电极210可以是引线焊盘(Pad)。
所述第二介质层250具有一定的厚度，可以在后续键合步骤中为形成空腔提供空间；此外，所述第二介质层250具有绝缘特性，还用于在空腔中形成芯片互连结构后，实现芯片互连结构与其他部件的绝缘。
在本实施例中，所述第二介质层250还用作键合层，用于实现与待集成晶圆之间的物理连接。
具体地，本实施例中，所述第二介质层250为第二氧化层，作为后续熔融键合(Fusion Bonding)工艺的键合层，其中，后续通过在所述键合层的接触面形成共价键的方式实现键合，从而有利于提高键合强度。
本实施例中，所述第二氧化层的材料为氧化硅。氧化硅材料具有较高的工艺兼容性，且氧化硅为工艺常用、成本较低的材料，因此通过选取氧化硅材料的方式，有利于降低工艺难度和工艺成本，且有利于降低对所形成封装结构的性能影响。
在其他实施例中，所述第二氧化层还可以为氧化铪、氧化铝或氧化镧等氧化物材料。
所述第二芯片200具有第二电极210的面为正面201，与正面201相背的面为背面202。需要说明的是，本实施例中，提供多个第二芯片200的步骤包括：提供第二晶圆100，所述多个第二芯片200的背面202临时键合于所述第二晶圆100上。具体地，所述多个第二芯片200形成于所述第二晶圆100上，所述第二晶圆100作为载体晶圆，用于临时固定所述多个第二芯片200，所述第二晶圆100还用于在第二芯片200与第一晶圆300(如图1所示)键合的过程中，为第二芯片200起到支撑作用，从而提高键合的可靠性。所述第二晶圆100还可以在第二芯片200与第一晶圆300(如图1所示)键合之后，通过解键合与所述第二芯片200分离。
本实施例中，所述第二晶圆100上形成有粘合层150，所述多个第二芯片200通过所述粘合层150临时键合于所述第二晶圆100上。
具体地，所述粘合层150为粘片膜(Die Attach Film，DAF)和干膜(Dry Film)中的一种或两种。其中，干膜是一种用于半导体芯片封装或印刷电路板制造时所采用的具有粘性的光致抗蚀膜，干膜的制造是将无溶剂型光致抗蚀剂涂在涤纶片基上，再覆上聚乙烯薄膜；使用时揭去聚乙烯薄膜，把无溶剂型光致抗蚀剂压于基版上，经曝光显影处理，即可在所述干膜内形成图形。
在其他实施例中，还可以通过静电键合的方式，使所述第二芯片200临时键合于所述第二晶圆上。静电键合技术是不用任何粘结剂实现键合的一种方法。在键合过程中，将要键合的第二芯片和第二晶圆分别连接不同的电极，在电压作用下使第二芯片和第二晶圆表面形成电荷，且所述第二芯片与第二晶圆表面电荷电性不同，从而在第二芯片与第二晶圆键合过程中产生较大的静电引力，实现两者的物理连接。
需要说明的是，本实施例中，所述第二晶圆100作为载体晶圆，为第二芯片200提供支撑强度，在其他实施例中，可以不设置所述第二晶圆100。
如图3所示，将所述第二介质层250与所述第一介质层420相对设置，使所述第二芯片200键合于所述第一晶圆300，且所述第二芯片200与所述第一芯片400的位置相对应，在所述第一电极410和第二电极210之间形成空腔220。
此处，所述第二芯片200与所述第一芯片400位置相对应的含义指的是，所述第二芯片200与所述第一芯片400键合时相互对准，且所述第二芯片200上的第二电极210与所述第一芯片400的第一电极410也相对设置且相互对准。
由于第二介质层250和第一介质层420均具有一定的厚度，在所述第二介质层250与所述第一介质层420相对设置并相互贴合时，因为两层介质层的支撑作用，在第一介质层420露出的所述第一电极410和所第二介质层250露出的第二电极210之间形成空腔220。所述空腔220用于填充导电材料，进而形成使所述第一电极410和所述第二电极210电连接的芯片互连结构。
需要说明的是，本实施例中，所述第一电极410位于所述第一芯片400的端部；所述第二电极210位于所述第二芯片200的端部；将所述第二介质层250与所述第一介质层420相对设置时，所述第二芯片与所述第一芯片相对设置，在所述第一电极410、第一介质层420、第二介质层250和第二芯片200围成空腔，此外，所述第二介质层250在第二电极210的位置处并没有与第一介质层420相接触，从而使所述空腔在第二电极210和第一介质层420之间形成开口。
本实施例中，所述第二芯片200的背面202(如图2所示)临时键合于第二晶圆100，在所述第二介质层250与所述第一介质层420相对，使所述第二芯片200键合于所述第一晶圆300的步骤包括：将所述第二晶圆100与所述第一晶圆300相对设置，使第二晶圆100上第二芯片200的正面201(如图2所示)键合于第一晶圆300。这样在将第二芯片200与第一晶圆300键合的过程中，所述第二晶圆100可以为第二芯片200提供较大的支撑强度，从而提高第一芯片400与所述第二芯片200的之间的键合可靠性。
本实施例中，所述第二介质层250为第一氧化层，所述第一介质层420为第二氧化层，所述第二芯片200与所述第一晶圆300之间通过第一氧化层和第二氧化层的熔融键合工艺实现键合。具体地，所述第一氧化层和第二氧化层的材料为氧化硅。所述第二芯片200与所述第一晶圆300是通过氧化硅-氧化硅熔融键合的方式实现物理连接。
熔融键合是一种主要利用界面化学力完成键合的工艺，在所述熔融键合工艺过程中，所述第一氧化层和第二氧化层的表面活性得以提高，从而使所述第一氧化层和第二氧化层的接触面之间形成共价键并以共价键的方式实现键合，且所述第一氧化层和第二氧化层之间具有较高的键合强度，进而提高晶圆级系统封装的封装成品率。
需要说明的是，在其他实施例中，所述第二芯片200和所述第一晶圆300还可以通过其他方式实现键合，比如：黏着键合或玻璃介质键合。
具体地，黏着键合的键合温度低，且与CMOS兼容；使得晶圆黏着键合在异质集成工艺中。具体地黏着键合工艺包括：在芯片和所述晶圆的键合面上形成黏合剂，所述黏合剂通常为聚合物；通过软烘或者预固化聚合物，使所述黏合剂处于未聚合或部分聚合状态；将芯片和晶圆对置于腔室并抽真空，使芯片和晶圆的键合面接触。再通过施压使需要键合的表面紧密键合。
玻璃介质键合指的是，将玻璃焊料印刷在晶圆上形成闭合环，然后将此盖板放入回流炉中进行预烧结。将预烧结完成后的晶圆与芯片对准放置，使芯片位于所述闭合环中，之后放入键合机中进行烧结，形成密封腔。玻璃介质键合工艺简单、键合强度高且密封效果好，尤其适合大批量生产。
如图4所示，在形成空腔220之后，解键合所述第二晶圆100(如图3所示)，使所述第二晶圆100与所述第二芯片200相分离。
本实施例中，所述第二晶圆100通过粘合层150(如图3所示)与所述第二芯片200相贴合，相应地，在解键合的过程中，可以通过化学方法或机械剥离的方式使所述第二晶圆100与所述第二芯片200相分离。
在其他实施例中，也可以采用其他方式使所述第二晶圆100与所述第二芯片200分离。
如图5所示，在所述空腔220(如图4所示)中形成使所述第一电极410和第二电极210电连接的芯片互连结构310。
所述芯片互连结构310填充于所述空腔220(如图4所示)中，与所述第一电极410和所述第二电极210均相接触，因此可以实现第一电极410和所述第二电极210的电性连接，进而实现第一芯片400和第二芯片200之间的电性连接。
可以通过电镀工艺形成所述芯片互连结构310。通过电镀方法形成的芯片互连结构310，可在空腔220(如图4所示)中实现良好的填充效果，进而提高第一电极410和第二电极210之间电性连接的可靠性。
本实施例中，所述电镀工艺为无电解镀。具体地，键合后的第二芯片200与所述第一晶圆300放置到含有金属离子的溶液(例如：化学镀银、镀镍、镀铜等溶液)中，根据氧化还原反应原理，利用强还原剂使所述金属离子还原成金属而沉积在第一电极410或第二电极210的表面，形成金属镀层，经过一段反应时间之后，金属镀层将空腔220(如图4所示)填满，从而形成芯片互连结构310。所述芯片互连结构310与所述第一电极410和所述第二电极210均相接触，进而实现了第二芯片200与所述第一晶圆300之间的电性连接。
所述芯片互连结构310的材料包括铜、镍、锌、锡、银、金、钨和镁中的一种或多种。
具体地，所述芯片互连结构310可以为焊接连接块。
如图6所示，形成覆盖所述第二芯片200的封装层500。
本实施例中，所述封装层500覆盖所述第二芯片200，也就是说，所述封装层500填充所述第二芯片200之间的间隙且覆盖在第一晶圆300表面的第一介质层420上，可以与第一介质层420相接触实现密封，从而更好地隔绝空气和水分，进而提高了封装效果。
具体地，可以通过注塑工艺形成所述封装层500。注塑工艺的填充性能较好，可以使注塑剂较好地填充在多个第二芯片200之间，从而使第二芯片200具有良好的封装效果。
在其他实施例中，还可以采用其他工艺形成所述封装层。
如图7和图8所示，在所述第一晶圆300中形成与所述第一芯片400电连接的通孔互连结构301。
具体地，如图7所示，所述第一晶圆300中与所述第一介质层420相背的面为背面311；所述封装方法还包括：在形成覆盖所述第二芯片200的封装层500之后，通过所述第一晶圆300的背面311对所述第一晶圆300进行减薄处理。
通过对所述第一晶圆300的背面311进行减薄处理，以减小所述第一晶圆300的厚度，从而改善所述第一晶圆300的散热效果；此外，减小所述第一晶圆300的厚度还有利于减小形成通孔互连结构的难度以及减小封装后封装结构的整体厚度，进而提高所述封装结构的性能。
本实施例中，所述减薄处理所采用的工艺可以为背部研磨工艺、化学机械抛光(Chemical Mechanical Polishing，CMP)工艺和湿法刻蚀工艺中的一种或多种。
为了有效控制所述减薄处理的停止位置，在所述第一晶圆300的制造工艺中，通常在所述第一晶圆300的半导体衬底内形成用于限定所述停止位置的深沟槽隔离结构，从而使所述减薄处理停止于所述深沟槽隔离结构的底部。
在另一实施例中，还可以在所述第一晶圆的制造工艺中，采用中性掺杂离子(例如氧离子和氮离子中的一种或两种)在所述第一晶圆300的半导体衬底内形成停止区，从而使所述减薄处理停止于所述停止区的底部。
在其他实施例中，当所述第一晶圆的半导体衬底为绝缘体上的硅衬底或者绝缘体上的锗衬底时，还可以对所述半导体衬底的底部衬底层进行减薄处理，从而能够较好地停止于所述绝缘体层的底部。
需要说明的是，在所述减薄处理后，所述第一晶圆300的厚度不宜过小，也不宜过大。如果所述第一晶圆300的厚度过小，则所述第一晶圆300的机械性能相应较差，且容易对形成于所述第一晶圆300内的器件等结构产生不良影响；如果所述第一晶圆300的厚度过大，则不利于提高所述封装结构的性能。为此，本实施例中，减薄之后所述第一晶圆300的厚度为5μm至10μm。
在所述减薄处理后，在所述第一晶圆300内形成与所述第一芯片400电连接的通孔互连结构301。通过所述通孔互连结构310实现第一芯片400与其他电路的电性连接。由于所述第一芯片400与所述第二芯片200通过芯片互连结构310电性连接，因此所述第二芯片200通过所述芯片互连结构310、第一芯片400中形成的互连结构以及通孔互连结构301与其他电路电性连接。
需要说明的是，所述第一芯片400设置有第一电极410的面为正面，与所述正面相背的面为背面，本实施例所述通孔互连结构310与所述背面相接触，实现通孔互连结构310与所述第一芯片400的电性连接。
本实施例中，所述第一晶圆300硅衬底，通过硅通孔技术形成所述通孔互连结构301。在其他实施例中，还可以通过其他工艺形成所述通孔互连结构。
本实施例中，所述通孔互连结构301的材料为铜。在其他实施例中，所述通孔互连结构301的材料还可以为铝、钨和钛等导电材料。
需要说明的是在上述封装方法的实施例中，所述空腔中形成使所述第一电极和第二电极电连接的芯片互连结构的步骤之前，解键合所述第二晶圆。在其他实施例中，还可以在所述空腔中形成使所述第一电极和第二电极电连接的芯片互连结构的步骤之后，形成覆盖所述第二芯片的封装层的步骤之前，解键合所述第二晶圆。
本发明还提供一种晶圆级封装结构。如图8所示，示出了本发明封装结构一实施例的结构示意图。
所述封装结构包括：第一晶圆300，所述第一晶圆300中形成有多个第一芯片400，所述第一芯片400的表面具有第一电极410，所述第一晶圆300的表面形成有露出所述第一电极410的第一介质层420；键合于所述第一晶圆300且与所述多个第一芯片400位置相对应的多个第二芯片200，所述第二芯片200朝向第一晶圆300的表面具有第二电极210，所述第二芯片200朝向第一晶圆300的表面上还形成有露出所述第二电极210的第二介质层250，所述第二电极210与所述第一电极410相对设置；位于第一电极410与第二电极210之间的芯片互连结构310；覆盖所述第二芯片200的封装层500；位于所述第一晶圆300中与所述第一芯片400电连接的通孔互连结构301。
本实施例封装结构中，第一晶圆300中形成有多个第一芯片400，所述第一芯片400的表面具有第一电极410，所述封装结构还包括键合于所述第一晶圆300且与第一芯片400相对的第二芯片200，所述第二芯片200的表面具有第二电极210，所述第二电极210与所述第一电极410相对，且所述第二电极210与所述第一电极410之间形成有芯片互连结构310，用于实现第一芯片400和第二芯片200之间的电性连接，所述第一芯片200通过通孔互连结构301实现与外界电路的电性连接，所述第二芯片200可以通过所述通过芯片互连结构310、第一芯片400内部的互连结构以及所述通孔互连结构301实现与外界电路的电性连接，即无需另外形成与第二芯片200电连接的连接结构，从而简化了封装结构。
所述第一晶圆300为完成器件制作的待封装晶圆，本实施例中，所述第一晶圆300为器件晶圆(CMOS Wafer)。本实施例中，所述第一晶圆300的半导体衬底为硅衬底。在其他实施例中，所述半导体衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述半导体衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。封装结构中，所述第一晶圆300为薄处理后的晶圆，所述第一晶圆300的厚度为5μm至10μm。
形成于所述第一晶圆300中的多个第一芯片400可以为同一类型或不同类型的芯片。
需要说明的是，所述第一晶圆300可以采用集成电路制作技术所制成，例如在第一半导体衬底上通过沉积、刻蚀等工艺形成N型金属氧化物半导体(N-Metal-Oxide-Semiconductor，NMOS)器件和P型金属氧化物半导体(P-Metal-Oxide-Semiconductor，PMOS)器件等器件，在所述器件上形成介质层、金属互连结构以及与所述金属互连结电连接的焊盘等结构，从而使所述第一晶圆300中集成至少一个第一芯片400。
位于所述第一芯片400表面的第一电极410，用于实现第一芯片400与其他半导体器件的电性连接。具体地，所述第一电极410可以是引线焊盘(Pad)。
所述第一介质层420用于实现芯片互连结构310与其他部件的绝缘。在本实施例中，所述第一介质层420还用作键合层，用于实现所述第一晶圆300和待集成芯片之间的物理连接。
所述第二芯片200用于作为晶圆级系统封装中的待集成芯片，本实施例封装结构为异质集成，相应地，所述多个第二芯片200可以是硅晶圆制成的芯片，也可以是其他材质形成的芯片。
所述第二芯片200的数量为多个，所述多个第二芯片200的功能不同。所述第二芯片200采用集成电路制作技术所制成，可以为存储芯片、通讯芯片、处理器或逻辑芯片。所述第二芯片200通常包括形成于半导体衬底上的NMOS器件或PMOS器件等器件。
位于所述第二芯片200表面的第二电极210为引线焊盘(Pad)，用于实现第二芯片200的电性连接。
所述第二介质层250实现芯片互连结构310与其他部件的绝缘。在本实施例中，所述第二介质层250还用作键合层，用于实与待集成晶圆之间的物理连接。
具体地，本实施例中，所述第二介质层250为第二氧化层。所述第二芯片200通过所述第一氧化层和所述第二氧化层熔融键合于所述第一晶圆300。熔融键合是一种主要利用界面化学力完成键合的工艺，在所述熔融键合工艺过程中，所述第一氧化层和第二氧化层的表面活性得以提高，增加了所述第一氧化层和第二氧化层表面的悬挂键，从而使所述第一氧化层和第二氧化层的接触面之间形成共价键并以共价键的方式实现键合，且所述第一氧化层和第二氧化层之间具有较高的键合强度，从而提高了本实施例封装结构的可靠性。
在其他实施例中，第二芯片还可以黏着键合或玻璃介质键合于所述第一晶圆。
具体地，黏着键合的键合温度低，且与CMOS兼容；使得晶圆黏着键合在异质集成工艺中。具体地黏着键合工艺包括：在芯片和所述晶圆的键合面上形成黏合剂，所述黏合剂通常为聚合物；通过软烘或者预固化聚合物，使所述黏合剂处于未聚合或部分聚合状态；将芯片和晶圆对置于腔室并抽真空，使芯片和晶圆的键合面接触。再通过施压使需要键合的表面紧密键合。
玻璃介质键合指的是，将玻璃焊料印刷在晶圆上形成闭合环，然后将此盖板放入回流炉中进行预烧结。将预烧结完成后的晶圆与芯片对准放置，使芯片位于所述闭合环中，之后放入键合机中进行烧结，形成密封腔。玻璃介质键合工艺简单、键合强度高且密封效果好，尤其适合大批量生产。
本实施例中，所述第一介质层420和所述第二介质层250的材料为氧化硅。氧化硅材料具有较高的工艺兼容性，且氧化硅为工艺常用、成本较低的材料，因此通过选取氧化硅材料的方式，有利于降低工艺难度和工艺成本，且有利于降低对所形成封装结构的性能影响。
所述芯片互连结构310为电镀芯片互连结构。也就是说，所述芯片互连结构310通过电镀方法形成，通过电镀方法形成的芯片互连结构310，可在第一电极410和第二电极210之间实现良好的填充效果，进而提高第一电极410和第二电极210之间电性连接的可靠性。
具体地，所述芯片互连结构310的材料包括铜、镍、锌、锡、银、金、钨和镁中的一种或多种。
覆盖所述第二芯片的封装层500，所述封装层500填充所述第二芯片200之间的间隙且覆盖在第一晶圆300表面的第一介质层420上，可以与第一介质层420相接触实现密封，可以更好地隔绝空气和水分，从而提高了封装效果。
位于所述第一晶圆300中与所述第一芯片400电连接的通孔互连结构301。通过所述通孔互连结构310实现第一芯片400与其他电路的电性连接。由于所述第一芯片400与所述第二芯片200通过芯片互连结构310电性连接，因此所述第二芯片200通过所述芯片互连结构310、第一芯片400中形成的互连结构以及通孔互连结构301与其他电路电性连接。
所述第一芯片400设置有第一电极410的面为正面，与所述正面相背的面为背面，本实施例所述通孔互连结构310与所述背面相接触，实现通孔互连结构310与所述第一芯片400的电性连接。本实施例中，所述第一晶圆300为硅衬底，所述通孔互连结构为硅通孔互连结构。
本实施例中，所述通孔互连结构301的材料为铜。在其他实施例中，所述通孔互连结构301的材料还可以为铝、钨和钛等导电材料。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种晶圆级封装方法，其特征在于，包括：
提供第一晶圆，所述第一晶圆中形成有多个第一芯片，所述第一芯片的表面具有第一电极，所述第一晶圆的表面形成有露出所述第一电极的第一介质层；
提供多个第二芯片，所述第二芯片的表面具有第二电极，所述第二芯片上形成有露出所述第二电极的第二介质层；
将所述第二介质层与所述第一介质层相对设置，使所述第二芯片键合于所述第一晶圆，且所述第二芯片与所述第一芯片的位置相对应，在所述第一电极和第二电极之间形成空腔；
在所述空腔中形成使所述第一电极和第二电极电连接的芯片互连结构；
形成覆盖所述第二芯片的封装层。
2.如权利要求1所述的封装方法，其特征在于，所述第二芯片具有第二电极的面为正面，与正面相背的面为背面；
所述第二芯片键合于所述第一晶圆之前，将所述多个第二芯片的背面临时键合于第二晶圆上；
形成覆盖所述第二芯片的封装层的步骤之前，解键合所述第二晶圆。
3.如权利要求2所述的封装方法，其特征在于，所述多个第二芯片通过粘合层或静电键合临时键合于所述第二晶圆上。
4.如权利要求2所述的封装方法，其特征在于，在所述空腔中形成使所述第一电极和第二电极电连接的芯片互连结构的步骤之前，解键合所述第二晶圆。
5.如权利要求2所述的封装方法，其特征在于，形成芯片互连结构之后，形成封装层之前，解键合所述第二晶圆。
6.如权利要求1所述的封装方法，其特征在于，通过熔融键合、黏着键合或玻璃介质键合，使所述第二芯片键合于所述第一晶圆。
7.如权利要求1或6所述的封装方法，其特征在于，所述第一介质层与所述第二介质层的材料均为氧化硅。
8.如权利要求1所述的封装方法，其特征在于，所述形成覆盖所述第二芯片的封装层的步骤包括：通过注塑工艺形成所述封装层。
9.如权利要求1所述的封装方法，其特征在于，所述第一晶圆中与所述第一介质层相背的面为背面；
在形成封装层之后，对所述第一晶圆的背面进行减薄处理；
在减薄后的所述第一晶圆中形成通孔互连结构。
10.如权利要求1所述的封装方法，其特征在于，所述第一电极位于所述第一芯片的端部；所述第二电极位于所述第二芯片的端部；将所述第二介质层与所述第一介质层相对设置时，所述第二芯片与所述第一芯片相对设置，在所述第一电极、第一介质层、第二介质层和第二芯片间围成空腔，且所述空腔在所述第二电极与所述第一介质层之间形成有开口。
11.如权利要求1所述的封装方法，其特征在于，通过电镀工艺形成所述芯片互连结构。
12.如权利要求11所述的封装方法，其特征在于，所述电镀工艺为无电解镀。
13.如权利要求1所述的封装方法，其特征在于，所述芯片互连结构的材料包括铜、镍、锌、锡、银、金、钨和镁中的一种或多种。
14.一种晶圆级封装结构，其特征在于，包括：
第一晶圆，所述第一晶圆中形成有多个第一芯片，所述第一芯片的表面具有第一电极，所述第一晶圆的表面形成有露出所述第一电极的第一介质层；
键合于所述第一晶圆且与所述多个第一芯片位置相对应的多个第二芯片，所述第二芯片朝向所述第一晶圆的表面具有第二电极，与所述第一电极相对设置；所述第二芯片朝向所述第一晶圆的表面上还形成有露出所述第二电极的第二介质层；
形成于所述第一电极与第二电极之间的芯片互连结构；
覆盖于所述第二芯片的封装层。
15.如权利要求14所述的封装结构，其特征在于，所述第二芯片熔融键合、黏着键合或玻璃介质键合于所述第一晶圆。
16.如权利要求14或15所述的封装结构，其特征在于，所述第一介质层和所述第二介质层的材料均为氧化硅。
17.如权利要求14所述的封装结构，其特征在于，所述封装层为注塑层。
18.如权利要求14所述的封装结构，其特征在于，所述芯片互连结构为电镀芯片互连结构。
19.如权利要求14所述的封装结构，其特征在于，所述芯片互连结构的材料包括铜、镍、锌、锡、银、金、钨和镁中的一种或多种。
20.如权利要求14所述的封装结构，其特征在于，所述第一晶圆的厚度为5μm至10μm。
CN201811027608.8A 2018-09-04 2018-09-04 晶圆级封装方法以及封装结构 Active CN110875203B (zh)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN201811027608.8A CN110875203B (zh) 2018-09-04 2018-09-04 晶圆级封装方法以及封装结构
KR1020217006440A KR20210039444A (ko) 2018-09-04 2018-10-31 웨이퍼 레벨 패키지 방법 및 패키지 구조
JP2021511671A JP2021536131A (ja) 2018-09-04 2018-10-31 ウェハレベルパッケージング方法およびパッケージング構造
PCT/CN2018/113106 WO2020047974A1 (zh) 2018-09-04 2018-10-31 晶圆级封装方法以及封装结构
US16/230,224 US10804177B2 (en) 2018-09-04 2018-12-21 Wafer-level packaging method and package structure thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811027608.8A CN110875203B (zh) 2018-09-04 2018-09-04 晶圆级封装方法以及封装结构

Publications (2)

Publication Number Publication Date
CN110875203A true CN110875203A (zh) 2020-03-10
CN110875203B CN110875203B (zh) 2021-11-09

Family

ID=69716101

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811027608.8A Active CN110875203B (zh) 2018-09-04 2018-09-04 晶圆级封装方法以及封装结构

Country Status (3)

Country Link
KR (1) KR20210039444A (zh)
CN (1) CN110875203B (zh)
WO (1) WO2020047974A1 (zh)

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111933583A (zh) * 2020-08-12 2020-11-13 芯盟科技有限公司 半导体结构及其形成方法
CN113488396A (zh) * 2021-09-07 2021-10-08 南通汇丰电子科技有限公司 一种半导体装置及其制备方法
CN113540066A (zh) * 2021-07-16 2021-10-22 芯知微(上海)电子科技有限公司 一种系统级封装结构及封装方法
CN113539849A (zh) * 2021-07-16 2021-10-22 芯知微(上海)电子科技有限公司 一种系统级封装方法及其封装结构
CN113539852A (zh) * 2021-07-16 2021-10-22 芯知微(上海)电子科技有限公司 一种系统级封装方法及封装结构
CN113539855A (zh) * 2021-07-16 2021-10-22 芯知微(上海)电子科技有限公司 一种系统级封装方法及封装结构
CN113539851A (zh) * 2021-07-16 2021-10-22 芯知微(上海)电子科技有限公司 一种系统级封装方法及其封装结构
CN113539857A (zh) * 2021-07-16 2021-10-22 芯知微(上海)电子科技有限公司 一种系统级封装方法及封装结构
CN113539859A (zh) * 2021-07-16 2021-10-22 芯知微(上海)电子科技有限公司 一种系统级封装方法及封装结构
CN113539850A (zh) * 2021-07-16 2021-10-22 芯知微(上海)电子科技有限公司 一种系统级封装方法及封装结构
CN113539853A (zh) * 2021-07-16 2021-10-22 芯知微(上海)电子科技有限公司 一种晶圆级封装方法及其封装结构
CN113555291A (zh) * 2021-07-16 2021-10-26 芯知微(上海)电子科技有限公司 一种系统级封装方法及封装结构
CN114649218A (zh) * 2020-12-17 2022-06-21 武汉新芯集成电路制造有限公司 半导体器件及其制造方法
CN116798885A (zh) * 2023-06-29 2023-09-22 武汉新芯集成电路制造有限公司 半导体封装结构及半导体封装方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022161249A1 (zh) * 2021-01-29 2022-08-04 中芯集成电路（宁波）有限公司 一种晶圆级封装结构及其制造方法
CN113113298A (zh) * 2021-04-09 2021-07-13 绍兴同芯成集成电路有限公司 一种晶圆背面金属沉积工艺

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7701040B2 (en) * 2007-09-24 2010-04-20 Stats Chippac, Ltd. Semiconductor package and method of reducing electromagnetic interference between devices
CN105789069A (zh) * 2016-03-22 2016-07-20 上海集成电路研发中心有限公司 使用压焊点混合式键合工艺形成堆叠硅片的方法
CN106571334A (zh) * 2016-10-26 2017-04-19 上海集成电路研发中心有限公司 一种硅片间的混合键合方法
CN107408551A (zh) * 2015-02-27 2017-11-28 高通股份有限公司 倒装芯片（fc）模块中的分隔屏蔽

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5988485A (en) * 1998-03-17 1999-11-23 Advanced Micro Devices, Inc. Flux cleaning for flip chip technology using environmentally friendly solvents
US6926190B2 (en) * 2002-03-25 2005-08-09 Micron Technology, Inc. Integrated circuit assemblies and assembly methods
DE10303588B3 (de) * 2003-01-29 2004-08-26 Infineon Technologies Ag Verfahren zur vertikalen Montage von Halbleiterbauelementen

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7701040B2 (en) * 2007-09-24 2010-04-20 Stats Chippac, Ltd. Semiconductor package and method of reducing electromagnetic interference between devices
CN107408551A (zh) * 2015-02-27 2017-11-28 高通股份有限公司 倒装芯片（fc）模块中的分隔屏蔽
CN105789069A (zh) * 2016-03-22 2016-07-20 上海集成电路研发中心有限公司 使用压焊点混合式键合工艺形成堆叠硅片的方法
CN106571334A (zh) * 2016-10-26 2017-04-19 上海集成电路研发中心有限公司 一种硅片间的混合键合方法

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111933583A (zh) * 2020-08-12 2020-11-13 芯盟科技有限公司 半导体结构及其形成方法
CN114649218A (zh) * 2020-12-17 2022-06-21 武汉新芯集成电路制造有限公司 半导体器件及其制造方法
CN113539851A (zh) * 2021-07-16 2021-10-22 芯知微(上海)电子科技有限公司 一种系统级封装方法及其封装结构
CN113539849A (zh) * 2021-07-16 2021-10-22 芯知微(上海)电子科技有限公司 一种系统级封装方法及其封装结构
CN113539852A (zh) * 2021-07-16 2021-10-22 芯知微(上海)电子科技有限公司 一种系统级封装方法及封装结构
CN113539855A (zh) * 2021-07-16 2021-10-22 芯知微(上海)电子科技有限公司 一种系统级封装方法及封装结构
CN113540066A (zh) * 2021-07-16 2021-10-22 芯知微(上海)电子科技有限公司 一种系统级封装结构及封装方法
CN113539857A (zh) * 2021-07-16 2021-10-22 芯知微(上海)电子科技有限公司 一种系统级封装方法及封装结构
CN113539859A (zh) * 2021-07-16 2021-10-22 芯知微(上海)电子科技有限公司 一种系统级封装方法及封装结构
CN113539850A (zh) * 2021-07-16 2021-10-22 芯知微(上海)电子科技有限公司 一种系统级封装方法及封装结构
CN113539853A (zh) * 2021-07-16 2021-10-22 芯知微(上海)电子科技有限公司 一种晶圆级封装方法及其封装结构
CN113555291A (zh) * 2021-07-16 2021-10-26 芯知微(上海)电子科技有限公司 一种系统级封装方法及封装结构
CN113488396B (zh) * 2021-09-07 2021-11-05 南通汇丰电子科技有限公司 一种半导体装置及其制备方法
CN113488396A (zh) * 2021-09-07 2021-10-08 南通汇丰电子科技有限公司 一种半导体装置及其制备方法
CN116798885A (zh) * 2023-06-29 2023-09-22 武汉新芯集成电路制造有限公司 半导体封装结构及半导体封装方法

Also Published As

Publication number Publication date
KR20210039444A (ko) 2021-04-09
WO2020047974A1 (zh) 2020-03-12
CN110875203B (zh) 2021-11-09

Similar Documents

Publication Publication Date Title
CN110875203B (zh) 晶圆级封装方法以及封装结构
CN110875202B (zh) 晶圆级封装方法以及封装结构
US10256177B2 (en) Integrated interposer solutions for 2D and 3D IC packaging
CN105428265B (zh) 半导体装置的制造方法
US20150311188A1 (en) Methods of Fabrication and Testing of Three-Dimensional Stacked Integrated Circuit System-In-Package
CN102194740B (zh) 半导体器件及其形成方法
US20220112077A1 (en) Mems encapsulation structure and manufacturing method thereof
CN110875198A (zh) 晶圆级封装方法及封装结构
US10978421B2 (en) Wafer-level packaging method and package structure
CN111128914A (zh) 一种低翘曲的多芯片封装结构及其制造方法
JP2021535613A (ja) ウェハレベルパッケージ方法及びパッケージ構造
US10804177B2 (en) Wafer-level packaging method and package structure thereof
CN103137566A (zh) 用于形成集成电路的方法
CN114823357A (zh) 晶圆级封装方法以及封装结构
CN110875201B (zh) 晶圆级封装方法以及封装结构
WO2020134589A1 (zh) Mems封装结构及其制作方法
CN104576417B (zh) 封装结构和封装方法
WO2022161464A1 (zh) 晶圆级系统封装方法及晶圆级系统封装结构
CN110875204B (zh) 晶圆级封装方法以及封装结构
US11667518B2 (en) MEMS packaging structure and manufacturing method therefor
US20240136297A1 (en) Multi-chip interconnection package structure with heat dissipation plate and preparation method thereof
CN113937019A (zh) 晶圆级封装方法以及封装结构
CN113540064A (zh) 一种晶圆级封装结构及封装方法
US10756051B2 (en) Wafer-level system packaging method and package structure
CN113539853B (zh) 一种晶圆级封装方法及其封装结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant