JP2016171212A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2016171212A
JP2016171212A JP2015049947A JP2015049947A JP2016171212A JP 2016171212 A JP2016171212 A JP 2016171212A JP 2015049947 A JP2015049947 A JP 2015049947A JP 2015049947 A JP2015049947 A JP 2015049947A JP 2016171212 A JP2016171212 A JP 2016171212A
Authority
JP
Japan
Prior art keywords
wafer
semiconductor
semiconductor wafer
chuck table
grinding
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015049947A
Other languages
English (en)
Other versions
JP6313251B2 (ja
Inventor
現 豊田
Gen Toyoda
現 豊田
翔太 井上
Shota Inoue
翔太 井上
山本　進
Susumu Yamamoto
進 山本
貴将 田中
Takamasa Tanaka
貴将 田中
貴光 吉田
Takamitsu Yoshida
貴光 吉田
一真 谷田
Kazuma Tanida
一真 谷田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2015049947A priority Critical patent/JP6313251B2/ja
Priority to US14/932,470 priority patent/US9935232B2/en
Publication of JP2016171212A publication Critical patent/JP2016171212A/ja
Application granted granted Critical
Publication of JP6313251B2 publication Critical patent/JP6313251B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/18—Processes or apparatus specially adapted for the manufacture or treatment of these devices or of parts thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1464—Back illuminated imager structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/14687—Wafer level processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/6834—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to protect an active side of a device or wafer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Electromagnetism (AREA)
  • Grinding Of Cylindrical And Plane Surfaces (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

【課題】一つの実施形態は、支持ウェハの膜厚のバラツキの影響を軽減することが出来る半導体装置の製造方法を提供することを目的とする。【解決手段】一つの実施形態によれば、半導体装置の製造方法は、半導体素子が形成される第１の半導体ウェハと第２の半導体ウェハを貼り合せた後に、前記第２の半導体ウェハの表面を研削装置のチャックテーブルに固定した状態で前記第１の半導体ウェハを研削して薄膜化する工程を有する。前記第１の半導体ウェハを薄膜化する工程に先立ち、前記第１の半導体ウェハと前記第２の半導体ウェハを貼り合せた状態で前記第１の半導体ウェハの表面を前記チャックテーブルに固定して、前記第２の半導体ウェハの表面を研削する工程を有する。【選択図】図１

Description

本実施形態は、半導体装置の製造方法に関する。
従来、半導体素子が形成される半導体ウェハ（以降、デバイスウェハと言う）とデバイスウェハを支持する半導体ウェハ（以降、支持ウェハと言う）を貼り合せて、半導体装置を製造する技術が開示されている。デバイスウェハと支持ウェハが貼り合わされた状態でデバイスウェハに対する薄膜化が行われ、デバイスウェハの膜厚は所望の膜厚に調整される。
このデバイスウェハの薄膜化工程は、例えば、支持ウェハの表面を研削装置のチャックテーブルに固定して行われる。この為、デバイスウェハの薄膜化においては、支持ウェハの膜厚のバラツキが、そのまま、デバイスウェハの膜厚に影響を与える。デバイスウェハの膜厚のバラツキは、デバイスウェハに形成される半導体素子の特性に影響を与える。この為、支持ウェハの膜厚のバラツキの影響を軽減してデバイスウェハの薄膜化を行う事が出来る半導体装置の製造方法が望まれる。
特開平７−３３５５１３号公報
一つの実施形態は、支持ウェハの膜厚のバラツキの影響を軽減することが出来る半導体装置の製造方法を提供することを目的とする。
一つの実施形態によれば、半導体装置の製造方法は、半導体素子が形成される第１の半導体ウェハと第２の半導体ウェハを貼り合せた後に、前記第２の半導体ウェハの表面を研削装置のチャックテーブルに固定した状態で前記第１の半導体ウェハを研削して薄膜化する工程を有する。前記第１の半導体ウェハを薄膜化する工程に先立ち、前記第１の半導体ウェハと前記第２の半導体ウェハを貼り合せた状態で、前記第１の半導体ウェハの表面を前記チャックテーブルに固定して前記第２の半導体ウェハの表面を研削する工程を有する。
図１は、第１の実施形態の半導体装置の製造方法の工程を示す図である。 図２は、第１の実施形態の半導体装置の製造方法による効果を説明する為の図である。 図３は、研削装置の一つの例を示す図である。 図４は、第２の実施形態の半導体装置の製造方法の工程を示す図である。 図５は、図４に続く第２の実施形態の半導体装置の製造方法の工程を示す図である。 図６は、第３の実施形態の半導体装置の製造方法の工程を示す図である。 図７は、図６に続く第３の実施形態の半導体装置の製造方法の工程を示す図である。 図８は、第４の実施形態の半導体装置の製造方法の工程を示す図である。 図９は、図８に続く第４の実施形態の半導体装置の製造方法の工程を示す図である。 図１０は、図９に続く第４の実施形態の半導体装置の製造方法の工程を示す図である。
以下に添付図面を参照して、実施形態にかかる半導体装置の製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１の実施形態）
図１は、第１の実施形態の半導体装置の製造方法を示す図である。デバイスウェハ１０と支持ウェハ１４が貼り合わされた半導体基板２０を用意する（図１（Ａ））。デバイスウェハ１０と支持ウェハ１４は、例えば、単結晶シリコン基板であり、それぞれ、例えば７７５μｍの膜厚を有する。デバイスウェハ１０と支持ウェハ１４の間には、酸化シリコン膜１２を有する。例えば、酸化シリコン膜１２は支持ウェハ１４の表面に形成された酸化シリコン膜である。酸化シリコン膜１２の表面に水分子を吸着さる処理を行った後に両方のウェハ（１０、１４）を重ね合せて密着させ、熱処理を行うことにより、デバイスウェハ１０と支持ウェハ１４を貼り合せることが出来る。
半導体基板２０のデバイスウェハ１０の表面を研削装置（図示せず）のチャックテーブル１００の載置面１０１に固定する。半導体基板２０は、チャックテーブル１００に設けられた吸着機構、例えば、バキューム吸着により研削装置のチャックテーブル１００に固定される。半導体基板２０をチャックテーブル１００に固定した状態で、砥石（図示せず）を備えたグラインダ（図示せず）を支持ウェハ１４の表面に当接させ、グラインダとチャックテーブル１００の両方を回転させて支持ウェハ１４の表面１５を研削する。すなわち、本実施形態においては、デバイスウェハ１０の薄膜化工程に先行して、支持ウェハ１４の表面を研削する。例えば、支持ウェハ１４の表面１５を１００μｍ程度研削する（図１（Ｂ））。尚、チャックテーブル１００とグラインダの両方を回転させて半導体基板２０を研削する方法は、インフィード研削と呼ばれる。
次に、チャックテーブル１００から半導体基板２０を取り外し、表面の領域１５が研削された支持ウェハ１４側が研削装置のチャックテーブル１００の載置面１０１に来るように、すなわち、半導体基板２０の上下を反転させてチャックテーブル１００の載置面１０１に半導体基板２０を固定する（図１（Ｃ））。
半導体基板２０がチャックテーブル１００に固定された状態で、砥石を備えたグラインダを半導体基板２０のデバイスウェハ１０の表面に当接させ、グラインダとチャックテーブル１００の両方を回転させてデバイスウェハ１０の表面の領域１１を研削して、例えば、１０μｍの膜厚になるまで研削する（図１（Ｄ））。この後に、必要に応じてデバイスウェハ１０の表面に鏡面加工を施し、半導体素子（図示せず）をデバイスウェハ１０に形成する。鏡面加工は、例えば、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により行う。
本実施形態によれば、デバイスウェハ１０の薄膜化工程に先行して、支持ウェハ１４の表面を研削する。この支持ウェハ１４の表面をデバイスウェハ１０の薄膜化工程の前に行い、表面が研削された支持ウェハ１４の表面をデバイスウェハ１０の薄膜化工程の為の基準面として使用することにより、デバイスウェハ１０の薄膜化を均一に行うことが出来る。尚、酸化シリコン膜１２に代え、支持ウェハ１４の表面にシリコン窒化膜（図示せず）を形成して、支持ウェハ１４とデバイスウェハ１０を貼り合せる構成で有っても良い。
図２を用いて、本実施形態の効果について説明する。例えば、図２（Ａ）に示す様に支持ウェハ１４の表面に高さａの凸部１４０が存在する場合について説明する。支持ウェハ１４とデバイスウェハ１０が貼り合わされた半導体基板２０が、研削装置のチャックテーブル１００の載置面１０１に固定される（図２（Ｂ））。デバイスウェハ１０と支持ウェハ１４の間には、例えば酸化シリコン膜が存在するが、省略している。
半導体基板２０をチャックテーブル１００の載置面１０１に固定した状態で、チャックテーブル１００とグラインダ（図示せず）を回転させ、支持ウェハ１４の表面の領域１５を研削する（図２（Ｃ））。この支持ウェハ１４の表面の研削により、例えば、支持ウェハ１４の表面に存在していた凸部１４０は除去され、支持ウェハ１４の表面は平坦化される。
次に、チャックテーブル１００から半導体基板２０を取り外し、表面が研削された支持ウェハ１４側を研削装置のチャックテーブル１００の載置面１０１に載置して固定する。すなわち、半導体基板２０の上下を反転させてチャックテーブル１００の載置面１０１に半導体基板２０を固定する（図２（Ｄ））。
半導体基板２０の支持ウェハ１４の表面がチャックテーブル１００に固定された状態で、砥石を備えたグラインダを半導体基板２０のデバイスウェハ１０の表面に当接させ、グラインダとチャックテーブル１００の両方を回転させてデバイスウェハ１０を所望の膜厚まで研削する（図２（Ｄ））。すなわち、デバイスウェハ１０の薄膜化工程においては、チャックテーブル１００の載置面１０１に固定される支持ウェハ１４の表面は既に平坦化され、支持ウェハ１４の膜厚のバラツキが軽減されている。従って、当初、支持ウェハ１４に膜厚のバラツキが存在していても、デバイスウェハ１０の薄膜化工程の段階では支持ウェハ１４の膜厚のバラツキが軽減されている為、均一にデバイスウェハ１０の薄膜化を行うことが出来る。砥石を備えたグラインダによる機械研削を用いることにより、例えば、化学的な研磨方法であるＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）に比べて、短時間でデバイスウェハ１０の薄膜化を行うことが出来る。
当初の膜厚が７７５μｍのデバイスウェハ１０と、同じく、当初の膜厚が７７５μｍの支持ウェハ１４を貼り合せた半導体基板２０を用い、最終的にデバイスウェハ１０の厚みを１０μｍにする薄膜化を、表面研削を行った支持ウェハ１４を用いた場合と表面研削を行わない支持ウェハ１４を用いてデバイスウェハ１０の薄膜化を行った場合で比較した。その結果、支持ウェハ１４の表面の研削を行わない場合には、デバイスウェハ１０の最大膜厚と最小膜厚の差分の平均値が０．７９７５μｍであったのに対し、表面を研削して平坦化を行った後の支持ウェハ１４を用いてデバイスウェハ１０の薄膜化を行った場合には、平均値は０．４５２５μｍであった。すなわち、デバイスウェハ１０の薄膜化工程に先行して表面を研削した支持ウェハ１４を用いてデバイスウェハ１０の薄膜化を行った場合には、表面研削を行わない支持ウェハ１４を用いてデバイスウェハ１０の薄膜化を行った場合に比べて、デバイスウェハ１０の膜厚のバラツキが約５０％改善される結果が得られた。尚、デバイスウェハ１０と支持ウェハ１４の表面間に酸化シリコン膜１２が存在するＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）の半導体基板２０を例に説明したが、デバイスウェハ１０と支持ウェハ１４を直接貼り合せた半導体基板２０を用いてデバイスウェハ１０を薄膜化する場合にも適用することが出来る。
図３は、半導体基板２０の研削装置の一つの例を模式的に示す図である。図３に示す研削装置は、チャックテーブル１００を有する。チャックテーブル１００の載置面１０１に半導体基板２０が固定される。チャックテーブル１００に設けられる吸着機構、例えば、バキューム吸着機構（図示せず）により半導体基板２０は研削装置のチャックテーブル１００に固定される。
研削装置は、砥石４１が表面に配備されたグラインダ４０を有する。グラインダ４０の砥石４１を半導体基板２０に当接させ、チャックテーブル１００とグラインダ４０の両方を回転させて半導体基板２０の表面を研削する。すなわち、チャックテーブル１００とグラインダ４０の両方を回転させるインフィード研削装置の一つの例である。
チャックテーブル１００は、例えば円錐形状を有する。チャックテーブル１００の表面形状を円錐状にすることにより、グラインダ４０が半導体基板２０の表面を研削する際に、グラインダ４０と半導体基板２０の接触は線接触となる。この為、グラインダ４０による半導体基板２０に対する加圧力が高くなり、研削速度を速めることが出来る。グラインダ４０の回転軸Ｉ―Ｉとチャックテーブル１００の回転軸ＩＩ―ＩＩの間の角度θを調整することにより、半導体基板２０とグラインダ４０の接触状態を調整することが出来る。例えば、チャックテーブル１００の載置面１０１の形状、従って、半導体基板２０の表面の状態に応じてグラインダ４０の回転軸の傾きを調整することにより、半導体基板２０の研削を均一に行うことが出来る。例えば、チャックテーブル１００の載置面１０１の形状が球面状の場合には、その載置面１０１の形状に応じてグラインダ４０の回転軸を調整することによりグラインダ４０と半導体基板２０との接触状態を調整することが出来る。
（第２の実施形態）
図４は、第２の実施形態の半導体装置の製造方法を模式的に説明する為の図である。既述の実施形態に対応する構成要素には同一の符号を付している。本実施形態においては、中央部の膜厚が周縁部に比べてｂだけ厚い支持ウェハ１４が用いられる。支持ウェハ１４とデバイスウェハ１０が貼り合わされる。支持ウェハ１４の中央部の膜厚が厚い為、結果として、貼り合わされた半導体基板２０の中央部の厚みが厚くなる（図４（Ａ））。
半導体基板２０のデバイスウェハ１０側が、チャックテーブル１００の載置面１０１に固定される（図４（Ｂ））。半導体基板２０は、チャックテーブル１００の吸着機構（図示せず）によって載置面１０１に固定される。
半導体基板２０のデバイスウェハ１０の表面がチャックテーブル１００の載置面１０１に固定された状態で支持ウェハ１４の表面の研削を行う。チャックテーブル１００とグラインダ４０の両方を回転させるインフィード研削が行われる（図４（Ｃ））。支持ウェハ１４とデバイスウェハ１０を貼り合せた状態で、支持ウェハ１４の膜厚が均一化するように支持ウェハ１４の表面の領域１５を研削する。例えば、レーザー光を用いて膜厚を監視しながら支持ウェハ１４を研削することにより、支持ウェハ１４の膜厚を均一化することが出来る。
次に、半導体基板２０をチャックテーブル１００から取り外し、半導体基板２０の上下を反転させて支持ウェハ１４側をチャックテーブル１００に固定する（図５（Ａ））。すなわち、表面が研削された支持ウェハ１４の表面をチャックテーブル１００に固定し、研削により平坦化された支持ウェハ１４の表面をデバイスウェハ１０の薄膜化工程における基準面とする。
支持ウェハ１４の表面をチャックテーブル１００に固定した状態で、デバイスウェハ１０の薄膜化の為の研削を行う（図５（Ｂ））。研削は、チャックテーブル１００とグラインダ４０の両方を回転させて行う。例えば、当初のデバイスウェハ１０の膜厚が７７５μｍの時に、最終のデバイスウェハ１０の膜厚が１０μｍになるまで薄膜化する。
半導体基板２０をチャックテーブル１００から取り外す（図５（Ｃ））。研削装置から取り外された半導体基板２０には、次の工程、例えば、デバイスウェハ１０に所定の半導体素子を形成する処理が行われる。
本実施形態においては、デバイスウェハ１０の薄膜化工程に先だち、支持ウェハ１４の表面の研削が行われる。この支持ウェハ１４の表面の研削工程により、支持ウェハ１４の表面を平坦化して支持ウェハ１４の膜厚の均一化を図ることが出来る。膜厚の均一化された支持ウェハ１４の表面を研削装置のチャックテーブル１００の載置面１０１に固定してデバイスウェハ１０の薄膜化の為の研削工程における基準面とすることにより、デバイスウェハ１０を均一に薄膜化することが出来る。すなわち、当初の支持ウェハ１４の中央部の厚みが厚い場合であっても、デバイスウェハ１０の薄膜化工程に先立って行う支持ウェハ１４の表面の研削により支持ウェハ１４の膜厚を均一化して、デバイスウェハ１０の薄膜化工程における支持ウェハ１４として用いることが出来る。支持ウェハ１４の表面を平坦化し膜厚を予め均一化することにより、デバイスウェハ１０の膜厚を均一に薄膜化することが出来る。
（第３の実施形態）
図６は、第３の実施形態の半導体装置の製造方法を模式的に説明する為の図である。既述の実施形態に対応する構成要素には同一の符号を付している。本実施形態においては、中央部の膜厚が周縁部に比べてｃだけ薄い支持ウェハ１４が用いられる。支持ウェハ１４とデバイスウェハ１０が貼り合わされた半導体基板２０が用意される（図６（Ａ））。
半導体基板２０のデバイスウェハ１０側が、チャックテーブル１００の載置面１０１に固定される（図６（Ｂ））。半導体基板２０は、チャックテーブル１００の吸着機構（図示せず）によって載置面１０１に固定される。
半導体基板２０がチャックテーブル１００の載置面１０１に固定された状態で支持ウェハ１４の表面側の研削を行う。すなわち、チャックテーブル１００とグラインダ４０の両方を回転させるインフィード研削が行われる（図６（Ｃ））。支持ウェハ１４とデバイスウェハ１０を貼り合せた状態で、支持ウェハ１４の膜厚が均一化するように支持ウェハ１４の表面の領域１５を研削する。例えば、レーザー光を用いて膜厚を監視しながら研削することで、支持ウェハ１４の膜厚を均一化することが出来る。
次に、半導体基板２０をチャックテーブル１００から取り外し、半導体基板２０の上下を反転させて支持ウェハ１４の表面をチャックテーブル１００の載置面１０１に固定する（図７（Ａ））。すなわち、表面が研削され膜厚が均一化された支持ウェハ１４をチャックテーブル１００に固定して、支持ウェハ１４の表面をデバイスウェハ１０の薄膜化工程における基準面とする。
支持ウェハ１４の表面をチャックテーブル１００に固定した状態で、デバイスウェハ１０の薄膜化の為の研削を行う（図７（Ｂ））。研削は、チャックテーブル１００とグラインダ４０の両方を回転させて行う。例えば、当初のデバイスウェハ１０の膜厚が７７５μｍの時に、最終のデバイスウェハ１０の膜厚が１０μｍになるまで薄膜化する。
半導体基板２０をチャックテーブル１００から取り外す（図７（Ｃ））。研削装置から取り外された半導体基板２０には、次の工程、例えば、デバイスウェハ１０に所定の半導体素子を形成する処理が行われる。
本実施形態においては、デバイスウェハ１０の薄膜化工程に先だち、支持ウェハ１４の表面の研削が行われる。この支持ウェハ１４の表面の研削工程により、支持ウェハ１４の膜厚の均一化を図ることが出来る。膜厚の均一化された支持ウェハ１４の表面を研削装置のチャックテーブル１００の載置面１０１に固定してデバイスウェハ１０の薄膜化の為の研削工程における基準面とすることにより、デバイスウェハ１０を均一に薄膜化することが出来る。すなわち、当初の支持ウェハ１４の中央部の厚みが薄い場合であっても、デバイスウェハ１０の薄膜化工程に先立って行う支持ウェハ１４の表面の研削により、支持ウェハ１４の表面を平坦化し支持ウェハ１４の膜厚の均一化を図ることが出来る。表面が平坦化され、膜厚が均一化された支持ウェハ１４の表面をチャックテーブル１００に固定してデバイスウェハ１０の薄膜化工程における基準面とすることにより、デバイスウェハ１０の薄膜化を均一に行うことが出来る。
（第４の実施形態）
図８は、第４の実施形態の半導体装置の製造方法を説明する為の図である。本実施形態は、裏面照射型ＣＭＯＳイメージセンサーの製造方法の一つの実施形態を示す。
半導体ウェハ２００を用意する（図８（Ａ））。半導体ウェハ２００は、例えば、シリコン基板である。
半導体ウェハ２００上に、エピタキシャル法により半導体層３００を形成する（同図（Ｂ））。半導体層３００は、例えば、エピタキシャルシリコン層である。例えば、ＣＶＤにより、半導体層３００を形成する。
半導体層３００に対して、リソグラフィ工程、成膜工程、エッチング工程、イオン注入工程等のＦＥＯＬ（Ｆｒｏｎｔ Ｅｎｄ ｏｆ Ｌｉｎｅ）と呼ばれる工程を繰り返すことで、例えば、光電変換素子３１０を形成する（同図（Ｃ））。光電変換素子３１０は、例えば、フォトダイオードである。
次に、ＢＥＯＬ（Ｂａｃｋ Ｅｎｄ ｏｆ Ｌｉｎｅ）と呼ばれる工程にて電気接続の為の配線４１０が内部に形成された絶縁膜４００を形成する（同図（Ｄ））。これにより、光電変換素子３１０が形成されたデバイスウェハ２１０が構成される。絶縁膜４００の中に形成される配線４１０は、例えば、ダマシン構造のＣｕ配線で構成することが出来る。配線４１０を覆う絶縁膜４００は、例えば、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）を原料にして形成されたシリコン酸化膜である。
次に、絶縁膜４００上に、支持ウェハ５００を形成する（図９（Ａ））。支持ウェハ５００は、例えば、シリコン基板である。支持ウェハ５００は、例えば、絶縁膜４００との貼り合せにより形成する。貼り合せ工程では、接合面を洗浄化する工程、接合面を活性化する工程等を行う。その後に、支持ウェハ５００を絶縁膜４００にアライメントし、加圧して貼り合せる。その後に、アニール処理を行って接合強度を向上させる。
支持ウェハ５００の表面５０１を研削する（同図（Ｂ））。支持ウェハ５００の表面を研削することにより、既述した通り、支持ウェハ５００の膜厚のバラツキを軽減することが出来、また、支持ウェハ５００の表面を平坦化することが出来る。
その後に、支持ウェハ５００と半導体ウェハ２００が貼り合わされた半導体基板の上下を反転させて、支持ウェハ５００の表面を研削装置（図示せず）のチャックテーブル（図示せず）に固定して、インフィード研削により半導体ウェハ２００を除去する（図１０（Ａ））。
引き続いて、半導体層３００の表面上に保護膜８００を形成する。保護膜８００は、例えばシリコン酸化膜、あるいはシリコン窒化膜で構成することが出来る。保護膜８００は、例えば、ＣＶＤにより形成される。保護膜８００上に、カラーフィルタ９００とマイクロレンズ１０００を各光電変換素子３１０に対応するように形成する（同図（Ｂ））。各光電変換素子３１０間を分離する分離層が設けられるが、省略している。
本実施形態の半導体装置の製造方法によれば、半導体素子である光電変換素子３１０が形成された半導体層３００の表面に形成された半導体ウェハ２００を研削して薄膜化する工程は、先行して表面の研削が行われた支持ウェハ５００の表面を基準面として行われる。支持ウェハ５００の表面の研削により、支持ウェハ５００の表面の平坦化及び支持ウェハ５００の膜厚のバラツキを軽減することができる。従って、支持ウェハ５００側をチャックテーブルに固定して行う半導体ウェハ２００の研削を均一化して行うことが出来る。これにより、半導体ウェハ２００の研削工程による半導体層３００の膜厚のバラツキを軽減することが出来る為、半導体層３００に形成された光電変換素子３１０の特性への影響が軽減される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ デバイスウェハ、１４ 支持ウェハ、４０ グラインダ、４１ 砥石、２１０ デバイスウェハ、１００ チャックテーブル、１０１ 載置面、５００ 支持ウェハ。

Claims (5)

  1. 半導体素子が形成される第１の半導体ウェハと第２の半導体ウェハを貼り合せた後に、前記第２の半導体ウェハの表面を研削装置のチャックテーブルに固定した状態で前記第１の半導体ウェハを研削して薄膜化する工程を有する半導体装置の製造方法において、
    前記第１の半導体ウェハを薄膜化する工程に先立ち、前記第１の半導体ウェハと前記第２の半導体ウェハを貼り合せた状態で前記第１の半導体ウェハの表面を前記チャックテーブルに固定して、前記第２の半導体ウェハの表面を研削する工程を有することを特徴とする半導体装置の製造方法。
  2. 前記第１の半導体ウェハには、前記第２の半導体ウェハとの貼り合せが行われる前に所定の半導体素子が形成されていることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記チャックテーブルは円錐状の載置面を有することを特徴とする請求項１または２に記載の半導体装置の製造方法。
  4. 第１の半導体ウェハと第２の半導体ウェハを貼り合せ、
    前記第１の半導体ウェハと前記第２の半導体ウェハを貼り合せた状態で、前記第１の半導体ウェハの表面を研削装置の載置面に載置して固定し、
    前記第１の半導体ウェハの表面を前記研削装置の載置面に固定した状態で、前記第２の半導体ウェハの表面を研削し、
    前記第２の半導体ウェハの表面を研削した後に、前記第２の半導体ウェハの表面を前記研削装置の載置面に載置して固定し、
    前記第２の半導体ウェハの表面を前記研削装置の載置面に固定した状態で、前記第１の半導体ウェハの表面を研削して薄膜化することを特徴とする半導体装置の製造方法。
  5. 前記第１の半導体ウェハには、前記第２の半導体ウェハとの貼り合せ前に半導体素子が形成されていることを特徴とする請求項４に記載の半導体装置の製造方法。
JP2015049947A 2015-03-12 2015-03-12 半導体装置の製造方法 Active JP6313251B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2015049947A JP6313251B2 (ja) 2015-03-12 2015-03-12 半導体装置の製造方法
US14/932,470 US9935232B2 (en) 2015-03-12 2015-11-04 Method of manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015049947A JP6313251B2 (ja) 2015-03-12 2015-03-12 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2016171212A true JP2016171212A (ja) 2016-09-23
JP6313251B2 JP6313251B2 (ja) 2018-04-18

Family

ID=56888161

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015049947A Active JP6313251B2 (ja) 2015-03-12 2015-03-12 半導体装置の製造方法

Country Status (2)

Country Link
US (1) US9935232B2 (ja)
JP (1) JP6313251B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019051560A (ja) * 2017-09-13 2019-04-04 株式会社ディスコ 研削ホイール及び研削装置
JP2021536131A (ja) * 2018-09-04 2021-12-23 中芯集成電路（寧波）有限公司 ウェハレベルパッケージング方法およびパッケージング構造

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8884427B2 (en) * 2013-03-14 2014-11-11 Invensas Corporation Low CTE interposer without TSV structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11297648A (ja) * 1998-04-07 1999-10-29 Denso Corp 半導体ウェハの製造方法およびその製造装置
JP2007324406A (ja) * 2006-06-01 2007-12-13 Sony Corp 基板処理方法及び半導体装置の製造方法
JP2014226749A (ja) * 2013-05-22 2014-12-08 株式会社ディスコ 研削方法
JP2015230971A (ja) * 2014-06-05 2015-12-21 株式会社ディスコ 積層ウェーハの形成方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07335513A (ja) 1994-06-09 1995-12-22 Nippondenso Co Ltd 半導体基板の製造方法
US7902039B2 (en) * 2006-11-30 2011-03-08 Sumco Corporation Method for manufacturing silicon wafer
DE102007056627B4 (de) * 2007-03-19 2023-12-21 Lapmaster Wolters Gmbh Verfahren zum gleichzeitigen Schleifen mehrerer Halbleiterscheiben
JP5441382B2 (ja) * 2008-09-30 2014-03-12 キヤノン株式会社 光電変換装置及び光電変換装置の製造方法
JP5221279B2 (ja) * 2008-10-22 2013-06-26 株式会社ディスコ 積層デバイスの製造方法
JP5443151B2 (ja) 2009-12-24 2014-03-19 株式会社ディスコ 複合基板の製造方法
JP2012204545A (ja) 2011-03-24 2012-10-22 Toshiba Corp 半導体装置の製造方法および製造装置
JP5946260B2 (ja) 2011-11-08 2016-07-06 株式会社ディスコ ウエーハの加工方法
JP6061590B2 (ja) * 2012-09-27 2017-01-18 株式会社ディスコ 表面保護部材および加工方法
JP6308717B2 (ja) * 2012-10-16 2018-04-11 キヤノン株式会社 固体撮像装置、固体撮像装置の製造方法、および撮像システム
TWI527213B (zh) * 2013-05-03 2016-03-21 台灣茂矽電子股份有限公司 功率半導體之製造方法
US9601437B2 (en) * 2014-09-09 2017-03-21 Nxp B.V. Plasma etching and stealth dicing laser process

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11297648A (ja) * 1998-04-07 1999-10-29 Denso Corp 半導体ウェハの製造方法およびその製造装置
JP2007324406A (ja) * 2006-06-01 2007-12-13 Sony Corp 基板処理方法及び半導体装置の製造方法
JP2014226749A (ja) * 2013-05-22 2014-12-08 株式会社ディスコ 研削方法
JP2015230971A (ja) * 2014-06-05 2015-12-21 株式会社ディスコ 積層ウェーハの形成方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019051560A (ja) * 2017-09-13 2019-04-04 株式会社ディスコ 研削ホイール及び研削装置
JP6990544B2 (ja) 2017-09-13 2022-01-12 株式会社ディスコ 研削ホイール及び研削装置
JP2021536131A (ja) * 2018-09-04 2021-12-23 中芯集成電路（寧波）有限公司 ウェハレベルパッケージング方法およびパッケージング構造

Also Published As

Publication number Publication date
US9935232B2 (en) 2018-04-03
JP6313251B2 (ja) 2018-04-18
US20160268469A1 (en) 2016-09-15

Similar Documents

Publication Publication Date Title
JP6179530B2 (ja) 貼り合わせｓｏｉウェーハの製造方法
US8980671B2 (en) Semiconductor device and manufacturing method of semiconductor device
JP6313251B2 (ja) 半導体装置の製造方法
US6090688A (en) Method for fabricating an SOI substrate
WO2011092795A1 (ja) 貼り合わせウェーハの製造方法
JP2010263084A (ja) Ｓｏｉウェーハの製造方法
JP5802436B2 (ja) 貼り合わせウェーハの製造方法
JP5233111B2 (ja) 貼り合わせｓｏｉウェーハの製造方法
JP2012204545A (ja) 半導体装置の製造方法および製造装置
JP2009099875A (ja) 半導体装置の製造方法
CN109545672A (zh) 晶圆键合方法以及键合晶圆
TW200949920A (en) Wafer processing method for processing wafer having bumps formed thereon
US9004337B2 (en) System and method for manufacturing semiconductor device
CN115579374B (zh) 背照式图像传感器的制备方法及背照式图像传感器
US20230005756A1 (en) Semiconductor device and method of manufacturing a semiconductor device using multiple cmp processes
JP2007059755A (ja) 固体撮像装置及びその製造方法
US20190252180A1 (en) Wafer manufacturing method and wafer
US7291055B2 (en) Wafer polishing method and apparatus
JP2016035961A (ja) 半導体装置とその製造方法
TWI735275B (zh) 半導體結構的製作方法
JP2012038896A (ja) 固体撮像素子及びその製造方法
JP4440810B2 (ja) 貼り合わせウエーハの製造方法
TWI249199B (en) Polishing pad and fabricating method thereof and method for polishing a wafer
CN112289694A (zh) 晶圆键合方法
JP6699515B2 (ja) 半導体ウエハおよびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170227

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20170605

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20171108

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20171114

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20171207

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180220

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180322

R150 Certificate of patent or registration of utility model

Ref document number: 6313251

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350