JP2016035961A - 半導体装置とその製造方法 - Google Patents
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Abstract
【課題】半導体支持基板を貼り合せた際の応力を緩和し、歪を低減することが出来る半導体装置とその製造方法を提供することを目的とする。【解決手段】一つの実施形態によれば、半導体装置は、所定の半導体素子が形成された半導体層を有する。半導体装置は、前記半導体層の表面に設けられ、所定の配線が形成された絶縁膜を有する。前記絶縁膜上に形成された半導体支持基板を有する半導体装置が提供される。前記半導体支持基板は、微小欠陥が実質的に存在しない層と所定密度の微小欠陥が存在する微小欠陥層とを有する。【選択図】図１
Description
本実施形態は、半導体装置とその製造方法に関する。
従来、裏面照射型ＣＭＯＳイメージセンサーは、光電変換素子が形成された半導体層を有する半導体基板と、それを支持する半導体支持基板を貼り合せ、貼り合せた後に半導体基板を薄膜化する工程を経て形成される。
しかしながら、半導体支持基板を貼り合せる際、光電変換素子が形成された半導体基板に応力が加わる。この為、半導体層が形成された半導体基板に変形、あるいは歪が生じる場合がある。この変形、あるいは歪により裏面照射型ＣＭＯＳイメージセンサーに設けられるマイクロレンズと光電変換素子の形成位置との間に合せずれが生じ、裏面照射型ＣＭＯＳイメージセンサーの特性の劣化を招く場合が有る。
一つの実施形態は、半導体支持基板を貼り合せた際の応力を緩和し、歪を低減することが出来る半導体装置とその製造方法を提供することを目的とする。
一つの実施形態によれば、半導体装置は、所定の半導体素子が形成された半導体層を有する。半導体装置は、前記半導体層の表面に設けられ、所定の配線が形成された絶縁膜を有する。前記絶縁膜上に形成された半導体支持基板を有する半導体装置が提供される。前記半導体支持基板は、微小欠陥が実質的に存在しない層と所定密度の微小欠陥が存在する微小欠陥層とを有する。
以下に添付図面を参照して、実施形態にかかる半導体装置とその製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１の実施形態）
図１は、第１の実施形態の半導体装置の断面を模式的に示す図である。本実施形態の半導体装置１は、半導体支持基板１０を有する。半導体支持基板１０は、例えば、シリコン基板であり、微小欠陥（ＢＭＤ：Ｂｕｌｋ Ｍｉｃｒｏ Ｄｅｆｅｃｔ）層１１と微小欠陥が実質的に存在しない層１２とを有する。微小欠陥は、主に酸素析出物であり、その他、炭素析出物等によっても形成される。微小欠陥層１１は、例えば、０．０１×１０９個／ｃｍ３から１０００×１０９個／ｃｍ３の微小欠陥密度で微小欠陥１３を有する。微小欠陥層１１と微小欠陥が実質的に存在しない層１２との境界を便宜的に境界線１４で示している。微小欠陥が実質的に存在しない層１２は、微小欠陥層１１と対比される層であり、例えば、微小欠陥密度が０．０１×１０９個／ｃｍ３よりも低い層として定義することが出来る。
図１は、第１の実施形態の半導体装置の断面を模式的に示す図である。本実施形態の半導体装置１は、半導体支持基板１０を有する。半導体支持基板１０は、例えば、シリコン基板であり、微小欠陥（ＢＭＤ：Ｂｕｌｋ Ｍｉｃｒｏ Ｄｅｆｅｃｔ）層１１と微小欠陥が実質的に存在しない層１２とを有する。微小欠陥は、主に酸素析出物であり、その他、炭素析出物等によっても形成される。微小欠陥層１１は、例えば、０．０１×１０９個／ｃｍ３から１０００×１０９個／ｃｍ３の微小欠陥密度で微小欠陥１３を有する。微小欠陥層１１と微小欠陥が実質的に存在しない層１２との境界を便宜的に境界線１４で示している。微小欠陥が実質的に存在しない層１２は、微小欠陥層１１と対比される層であり、例えば、微小欠陥密度が０．０１×１０９個／ｃｍ３よりも低い層として定義することが出来る。
半導体支持基板１０上には、絶縁膜２０が設けられる。絶縁膜２０は、例えばシリコン酸化膜で構成される。絶縁膜２０には、所定の配線２１が形成される。配線２１は、例えば、メタル膜で構成される。
絶縁膜２０上には、半導体層３０が設けられる。半導体層３０には、光電変換素子３１が形成される。光電変換素子３１は、例えば、フォトダイオードである。
半導体層３０上には、保護膜４０が設けられる。保護膜４０は、例えばシリコン酸化膜、あるいはシリコン窒化膜で構成される。保護膜４０上には、カラーフィルタ４１が設けられる。カラーフィルタ４１の各々は、例えば、赤（Ｒ）、緑（Ｇ）、青（Ｂ）のいずれか一つの色だけを透過させる。カラーフィルタ４１は、光電変換素子３１の夫々に対応するように配置されている。
カラーフィルタ４１上には、マイクロレンズ４２が光電変換素子３１に対応して設けられる。マイクロレンズ４２は球面（または曲面）を有しており、入射光を対応する光電変換素子３１に集光する。
本実施形態によれば、貼り合せで形成された半導体支持基板１０は微小欠陥層１１を有する。微小欠陥層１１は、例えば、０．０１×１０９個／ｃｍ３から１０００×１０９個／ｃｍ３の微小欠陥密度を有する。微小欠陥層１１を有する半導体支持基板１０は、例えば、配線２１が形成された絶縁膜２０と貼り合される。半導体支持基板１０として、微小欠陥層１１を有する基板を使用することで、半導体層３０中の歪が減少する結果が得られた。例えば、半導体層３０の歪が減少した結果、マイクロレンズ４２の光軸と、対応する光電変換素子３１の中心とのずれ量の平均値が、約２０％から３０％程度改善される結果が得られた。半導体支持基板１０の微小欠陥層１１が貼り合せの際の緩衝材の機能を果たし、半導体層３０中の歪が低減された為と考えられる。微小欠陥層１１の微小欠陥密度が高くなり過ぎると半導体支持基板１０の強度が低下し、後の組み立て工程で半導体支持基板１０が欠けるといった、所謂、チッピング等の原因になる場合が有る。この為、半導体支持基板１０の微小欠陥密度は、例えば、貼り合せの際の緩衝材としての機能と半導体支持基板１０の強度を考慮して選定する。
（第２の実施形態）
次に、第１の実施形態にかかる半導体装置１の製造方法の一つの実施形態を図２を用いて説明する。既述の実施形態に対応する構成要素には、同一の符号を付している。
次に、第１の実施形態にかかる半導体装置１の製造方法の一つの実施形態を図２を用いて説明する。既述の実施形態に対応する構成要素には、同一の符号を付している。
半導体基板２を用意する（同図（Ａ））。半導体基板２は、例えば、シリコン基板である。
半導体基板２の表面上に半導体層３０を形成する（同図（Ｂ））。半導体層３０は、エピタキシャル成長により形成される。例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成される。半導体層３０は、例えば、５μｍ程度の膜厚を有する。
半導体層３０に対して、リソグラフィ工程、成膜工程、エッチング工程、イオン注入工程等のＦＥＯＬ（Ｆｒｏｎｔ Ｅｎｄ ｏｆ Ｌｉｎｅ）と呼ばれる工程を繰り返すことで、例えば、光電変換素子３１を形成する（同図（Ｃ））。光電変換素子３１は、例えば、フォトダイオードである。
次に、ＢＥＯＬ（Ｂａｃｋ Ｅｎｄ ｏｆ Ｌｉｎｅ）と呼ばれる工程にて電気接続の為の配線２１が内部に形成された絶縁膜２０を形成する（同図（Ｄ））。絶縁膜２０に形成される配線２１は、例えば、ダマシン構造のＣｕ配線で構成されることが出来る。配線２１を覆う絶縁膜２０は、例えば、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）を原料に形成された酸化膜である。
絶縁膜２０上に、半導体支持基板１０を貼り合せる（同図（Ｅ））。半導体支持基板１０は、微小欠陥層１１と微小欠陥が実質的に存在しない層１２とを有する。微小欠陥層１１は、例えば、０．０１×１０９個／ｃｍ３から１０００×１０９個／ｃｍ３の微小欠陥密度を有する。境界線１４を便宜的に用い、微小欠陥層１１と微小欠陥が実質的に存在しない層１２を区別して表示している。半導体支持基板１０の微小欠陥が実質的に存在しない層１２側を絶縁膜２０に貼り合せる。微小欠陥が実質的に存在しない層１２側を貼り合せることにより接合強度を高めることが出来る。微小欠陥が実質的に存在しない清浄な面を貼り合せの接合面として用いることにより、貼り合せの接合強度を強くすることが出来る。半導体支持基板１０の貼り合せ工程では、接合面を洗浄する工程、接合面を活性化する工程等を行う。その後に、半導体支持基板１０を絶縁膜２０にアライメントし、通常用いられる基板接着技術を用いて、貼り合せを行う。
その後に、半導体基板２を除去する（同図（Ｆ））。説明の便宜上、上下を入れ替えて示している。半導体基板２の除去工程は、例えば、ウェットエッチングとＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を組み合わせて行うことが出来る。すなわち、ある程度までウェットエッチングでエッチングした後に、ＣＭＰにより半導体基板２の除去を行う。
引き続いて、半導体層３０上に保護膜４０を形成する。保護膜４０は、例えばシリコン酸化膜、あるいはシリコン窒化膜で構成することが出来る。保護膜４０は、例えば、ＣＶＤにより形成する。保護膜４０上に、カラーフィルタ４１とマイクロレンズ４２を形成する（同図（Ｇ））。
本実施形態の半導体装置１の製造方法によれば、微小欠陥層１１を有する半導体支持基板１０を配線２１が内部に形成された絶縁膜２０に貼り合せる。半導体支持基板１０の微小欠陥層１１が、貼り合せの際の緩衝材の機能を果たし、半導体層３０中の歪を低減させる。微小欠陥層１１は、例えば、０．０１×１０９個／ｃｍ３から１０００×１０９個／ｃｍ３の微小欠陥密度を有する。
半導体支持基板１０の結晶方位と半導体層３０の結晶方位とを一致させることにより、結晶方位依存のヤング率差による応力を低減することが出来る。これにより、結晶方位起因の応力によって半導体層３０中に生じる歪を低減することが出来る。半導体層３０は、例えば、半導体基板２の表面にエピタキシャル成長により形成される為、半導体基板２と半導体支持基板１０の結晶方位を一致させることにより、半導体層３０の結晶方位と半導体支持基板１０の結晶方位とを一致させることが出来る。特定の面方位、例えば、（１００）面方位の主面を有する半導体支持基板１０と半導体基板２とを、それらの同一面方位を有するオリエンテーションフラット（図示せず）が揃うようにそれらを貼り合せることにより、半導体支持基板１０と半導体基板２の結晶方位を一致させることが出来、結果として、半導体支持基板１０と半導体層３０の結晶方位（Ｘ方向、Ｙ方向、Ｚ方向）を一致させることが出来る。
絶縁膜２０に貼り合せる半導体支持基板１０の表面には、酸化膜（図示せず）を形成しても良い。すなわち、貼り合せを行う前に半導体支持基板１０の表面に酸化膜を形成し、その後に、絶縁膜２０との貼り合せを行う。酸化膜に代え、窒化膜（図示せず）を半導体支持基板１０の表面に形成してもよい。
半導体基板２の表面上にエピタキシャル成長させた半導体層３０に光電変換素子３１を形成した実施形態を説明したが、半導体基板２の表面領域に光電変換素子３１を形成しても良い。すなわち、半導体基板２の表面領域を光電変換素子３１を形成するための半導体層としても良い。この場合には、半導体支持基板１０を貼り合わせた後に、例えば、半導体基板２を研磨して、光電変換素子３１が形成された半導体基板２の表面領域まで半導体基板２を薄膜化する。
（第３の実施形態）
図３は、微小欠陥層１１を有する半導体支持基板１０を製造する一つの実施形態を示す図である。既述の実施形態に対応する構成要素には、同一の符号を付している。微小欠陥１３を有する半導体ウェハ１００を用意する（同図（Ａ））。
図３は、微小欠陥層１１を有する半導体支持基板１０を製造する一つの実施形態を示す図である。既述の実施形態に対応する構成要素には、同一の符号を付している。微小欠陥１３を有する半導体ウェハ１００を用意する（同図（Ａ））。
次に、例えば、１１００℃以上の不活性ガス雰囲気中で熱処理を行う。この熱処理により、微小欠陥１３が存在する微小欠陥層１１と実質的に微小欠陥が存在しない層１２とが、半導体ウェハ１００に形成される（同図（Ｂ））。すなわち、熱処理により半導体ウェハ１００の表層に存在する酸素が外部に放出され、半導体ウェハ１００の表層には、微小欠陥１３の主な構成要素である酸素析出物が存在しない層が形成される。微小欠陥１３の主な構成要素である酸素析出物が存在しないことにより、半導体ウェハ１００の表層には、微小欠陥１３が実質的に存在しない層１２が形成される。一方、半導体ウェハ１００の内部は酸素濃度が維持され、酸素析出物として析出される微小欠陥１３が存在する微小欠陥層１１が形成される。境界線１４は便宜的に表示している。
半導体ウェハ１００の裏面側の領域１５を除去する（同図（Ｃ））。領域１５を除去して、半導体支持基板１０を形成する。尚、裏面側の領域１５を除去せず、半導体ウェハ１００を半導体支持基板１０として用いても良い。微小欠陥密度は、例えば、半導体ウェハ１００の酸素濃度を調整することによって制御することが出来る。微小欠陥密度は、半導体ウェハ１００の断面を透過型電子顕微鏡（ＴＥＭ）、あるいは、結晶欠陥検査装置等を用いた物理解析により観察、あるいは、測定することが出来る。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 半導体装置、１０ 半導体支持基板、１１ 微小欠陥層、１２ 微小欠陥が実質的に存在しない層、１３ 微小欠陥、１４ 境界線、２０ 絶縁膜、２１ 配線、３０ 半導体層、３１ 光電変換素子、４０ 保護膜、４１ カラーフィルタ、４２ マイクロレンズ。
Claims (9)
- 所定の半導体素子が形成された半導体層と、
前記半導体層の表面に設けられ、所定の配線が内部に形成された絶縁膜と、
前記絶縁膜上に形成された半導体支持基板と、
を備え、前記半導体支持基板は、微小欠陥が実質的に存在しない層と所定密度の微小欠陥が存在する微小欠陥層とを有し、前記半導体支持基板の前記微小欠陥が実質的に存在しない層側が前記絶縁膜側に設けられることを特徴とする半導体装置。 - 前記半導体素子は、光電変換素子であることを特徴とする請求項１に記載の半導体装置。
- 前記半導体層の結晶方位と前記半導体支持基板の結晶方位とが一致していることを特徴とする請求項１または２に記載の半導体装置。
- 前記半導体支持基板の微小欠陥層の微小欠陥密度は、０．０１×１０９個／ｃｍ３から１０００×１０９個／ｃｍ３であることを特徴とする請求項１から３のいずれか一項に記載の半導体装置。
- 所定の半導体素子が形成された第１の半導体基板を用意する工程と、
微小欠陥が実質的に存在しない層と所定密度の微小欠陥が存在する微小欠陥層とを有する第２の半導体基板を用意する工程と、
前記第１の半導体基板と前記第２の半導体基板を貼り合せる工程と、
を具備し、前記第２の半導体基板の前記微小欠陥が実質的に存在しない層側を前記第１の半導体基板に貼り合わせることを特徴とする半導体装置の製造方法。 - 前記第２の半導体基板を貼り合せた後に、前記第１の半導体基板を薄膜化する工程を具備することを特徴とする請求項５に記載の半導体装置の製造方法。
- 前記第１の半導体基板と前記第２の半導体基板の結晶方位が一致するように前記第２の半導体基板を貼り合せることを特徴とする請求項５または６に記載の半導体装置の製造方法。
- 前記第２の半導体基板の微小欠陥層の微小欠陥密度が０．０１×１０９個／ｃｍ３から１０００×１０９個／ｃｍ３であることを特徴とする請求項５から７のいずれか一項に記載の半導体装置の製造方法。
- 前記所定の半導体素子は、光電変換素子であることを特徴とする請求項５から８のいずれか一項に記載の半導体装置の製造方法。
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