TWI527213B - 功率半導體之製造方法 - Google Patents

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張建平
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Description

功率半導體之製造方法
本案係關於一種半導體製造方法，尤指一種使用複合式晶圓接合技術之功率半導體之製造方法。
近年來，隨著科技的蓬勃發展，各式各樣的電子產品不斷推陳出新，且高科技電子裝置已與生活結合而逐漸密不可分，舉凡應用於自動車輛之儀表裝置、導航系統等，高普及率之智慧型手機及平板電腦等，以及多樣化的聲光玩具、遙控設備等，皆屬現代人科技生活的一部分。其中，電子裝置內不可或缺的主要元件為半導體元件，例如功率半導體、電晶體、放大器或開關元件等，又以功率半導體為工業製造上之大宗。
舉例而言，功率半導體元件中，較主流產品之一為絕緣柵雙極電晶體(Insulated Gate Bipolar Transistor,IGBT)，其基本封裝為三端點之功率半導體，特點為高效率及高切換速度，係為改善功率雙極性接面型電晶體(Bipolar Junction Transistor,BJT)之工作狀況而誕生。絕緣柵雙極電晶體結合了場效電晶體閘極易驅動的特性與雙極性電晶體耐高電流與低導通電壓壓降等特性，常用於中高容量功率場合，如切換式電源供應器、馬達控制與電磁爐等。
然而，絕緣柵雙極電晶體之製造及使用已行之有年，於其傳統製程技術及半導體結構上，仍具有部分缺點亟需改善，請參閱第1圖，其係為傳統絕緣柵雙極電晶體之結構示意圖。如第1圖所示，傳統之溝渠式穿透型-絕緣柵雙極電晶體(Trench PT-IGBT)1之結構中，可分為金屬氧化物半導體(Metal-Oxide Semiconductor,MOS)區(或稱金氧半區、MOS區)11、N型緩衝區12及P型注入區13等。其中，金屬氧化物半導體區11主要係負責提供電子注入並控制元件之開關，其範圍為射極金屬區111至N型漂移區112間之區域，且N型漂移區112係用於電子電洞傳導並提供高耐壓特性。為符合產品之電性需求，於功率半導體之製造過程中，需以晶背減薄技術(Wafer Backside Thinning)來降低N型漂移區112之電阻，並利用晶背離子佈植(Backside Implant)及晶背回火(Backside Anneal)等製程製作底端之N型緩衝區12及P型注入區13，其中N型緩衝區12主要用於緩衝電場並調節電洞注入濃度，以及P型注入區13係負責提供電洞注入，屬於高濃度P型基材。
由於經前述晶背減薄技術之製程，會使功率半導體之晶圓厚度降低而產生易彎曲及易碎等現象，且因功率半導體之金屬製程係完成於晶背減薄製程之前，故後續的回火製程即受表面金屬熔點之限制，使得N型緩衝區及P型注入區之深度及厚度無法藉由高溫驅入之方式來形成，在在使得晶背離子佈植及回火製程無法順利進行，進而使製程彈性及功率半導體特性處處受限。
因此，如何發展一種可改善上述習知技術缺失，能避免於製造過程中產生易彎曲及易碎等現象，以順利進行晶背離子佈植及回火 製程，同時可利用正常離子佈植及高溫驅入製程增進製程彈性，進而避免元件特性受到限制之功率半導體之製造方法，實為目前尚待解決之問題。
本案之主要目的為提供一種功率半導體之製造方法，俾解決傳統功率半導體之製造過程中，因晶圓厚度降低而產生易彎曲及易碎等現象，且受限於先行完成之金屬製程之表面金屬熔點，使得N型緩衝區及P型注入區之深度及厚度無法藉由離子佈植及高溫驅入之方式形成，導致晶背離子佈植及回火製程無法順利進行，且製程彈性及功率半導體特性處處受限等缺點。
本案之另一目的為提供一種功率半導體之製造方法，藉由分別製造第一半導體基板及第二半導體基板，並將第一半導體基板及第二半導體基板接合以形成第三半導體基板之製造方式，可於無須受限於金屬熔點之情況下，以離子佈植及高溫驅入之方式形成N型緩衝區及P型注入區，進而達到製程彈性提高且功率半導體之成品特性不受限制等功效。
本案之另一目的為提供一種功率半導體之製造方法，透過第四半導體基板與第一半導體基板相貼合以承載第一半導體基板，可有效避免因晶圓厚度降低而產生之易彎曲及易碎等現象，進而達到使晶背離子佈植及回火製程得以順利進行之功效。
為達上述目的，本案之一較廣實施態樣為提供一種功率半導體之製造方法，至少包括步驟：(a)提供一第一半導體基板及一第二半導體基板；(b)於該第一半導體基板之一第一表面形成一金屬 氧化物半導體區；(c)對該第一半導體基板之一第二表面進行表面研磨；(d)以離子佈植之方式於該第二半導體基板之一第三表面植入形成一N型緩衝區及一P型注入區；(e)對該第二半導體基板之一第四表面進行表面研磨；以及(f)將該第一半導體基板之該第二表面與該第二半導體基板之該第三表面相接合，俾形成一第三半導體基板。
為達上述目的，本案之另一較廣實施態樣為提供一種功率半導體之製造方法，至少包括步驟：提供一第一半導體基板及一第二半導體基板；於該第一半導體基板之一第一表面形成一金屬氧化物半導體區；對該第一半導體基板之一第二表面進行表面研磨；以離子佈植之方式於該第二半導體基板之一第三表面植入形成一N型緩衝區及一P型注入區；對該第二半導體基板之一第四表面進行表面研磨；將該第一半導體基板之該第二表面與該第二半導體基板之該第三表面相接合，俾形成一第三半導體基板；將一第四半導體基板之一第五表面與該第一半導體基板之該第一表面相貼合；對該第二半導體基板之該第四表面進行表面研磨；移除該第四半導體基板；以及於該第二半導體基板之該第四表面形成一集極金屬區。
1‧‧‧絕緣柵雙極電晶體
11‧‧‧金屬氧化物半導體區
111‧‧‧射極金屬區
112‧‧‧N型漂移區
12‧‧‧N型緩衝區
13‧‧‧P型注入區
131‧‧‧集極金屬區
20‧‧‧第一半導體基板
21‧‧‧金屬氧化物半導體區
30‧‧‧第二半導體基板
31‧‧‧N型緩衝區
32‧‧‧P型注入區
33‧‧‧P型基材
40‧‧‧第三半導體基板
41‧‧‧集極金屬區
50‧‧‧第四半導體基板
S1‧‧‧第一表面
S2‧‧‧第二表面
S3‧‧‧第三表面
S4‧‧‧第四表面
S5‧‧‧第五表面
第1圖係為傳統絕緣柵雙極電晶體之結構示意圖。
第2A圖至第2G圖係為本案較佳實施例之功率半導體之製造方法之流程結構示意圖。
第3A圖至第3G圖係為本案另一較佳實施例之功率半導體之製造方法流程結構示意圖。
體現本案特徵與優點的一些典型實施例將在後段的說明中詳細敘述。應理解的是本案能夠在不同的態樣上具有各種的變化，其皆不脫離本案的範圍，且其中的說明及圖示在本質上係當作說明之用，而非架構於限制本案。
請參閱第2A圖至第2G圖，其係為本案較佳實施例之功率半導體之製造方法之流程結構示意圖。如第2A圖至第2G圖所示，本案之功率半導體之製造方法係至少包括步驟：首先，如第2A圖及第2C圖所示，提供第一半導體基板20及第二半導體基板30，其中第一半導體基板20係可為但不限於N型漂浮區(N-type Floating Zone)基材等N型半導體晶圓，且具有第一表面S1及第二表面S2，例如晶面及晶背，但不以此為限，且第二半導體基板30係可為但不限於P型半導體晶圓，且具有第三表面S3及第四表面S4，例如晶面與晶背，但不以此為限；其次，如第2A圖所示，於第一半導體基板20之第一表面S1形成金屬氧化物半導體區(MOS區)21；接著，如第2B圖所示，對第一半導體基板20之第二表面S2進行表面研磨，亦即對第一半導體基板20進行一晶背研磨製程；然後，如第2C圖所示，以離子佈植之方式於第二半導體基板30之第三表面S3植入形成N型緩衝區31及P型注入區32；再來，如第2D圖所示，對第二半導體基板30之第四表面S4進行表面研磨，亦即對P型基材33部分進行一晶背減薄製程；最後，如第2E圖所示，將第一半導體基板20之第二表面S2與第二半導體基板30之第三表面S3相接合，俾形成第三半導體基板40，其中第三半導體基板40即係功率半導體晶圓，且第一半導體基板20之第一表面S1係為此功率半導體晶 圓之晶面，以及第二半導體基板30之第四表面S4係為此功率半導體晶圓之晶背，但不以此為限。
根據本案之構想，第一半導體基板20之第二表面S2與第二半導體基板之第三表面S3相接合之方式，係以直接晶圓接合(Direct wafer bonding)方法為佳，並以於高真空環境中，將第一半導體基板20之第二表面S2與第二半導體基板之第三表面S3進行表面鍵合之方式為較佳，但不以此為限。
於第一半導體基板20與第二半導體基板30接合完畢後，係形成第三半導體基板40，且本案之功率半導體之製造方法係如第2F圖所示，對第三半導體基板40之晶背，亦即對第二半導體基板30之第四表面S4進行表面研磨，以將剩餘之P型基材移除，進而使第三半導體基板40達到目標厚度，以進行後續製程。
於一些實施例中，P型注入區32係以離子佈植之方式先行植入形成於第二半導體基板30之第三表面S3，例如晶面，以負責提供電洞注入，利用離子佈植方式由第三表面S3植入B11等P型雜質，可透過改變植入離子的濃度調整電洞的注入效率。此外，N型緩衝區31係接著以離子佈植之方式植入形成於P型注入區32，用以負責緩衝電場並調節電洞注入濃度，藉由離子佈植方式由P型注入區32，植入P31或As75等N型雜質，可藉由改變植入離子的濃度來調節電洞的注入效率及空乏區寬度，使得製程之彈性較大。
當然，於另一些實施例中，P型注入區32及N型緩衝區31亦可反向由晶背植入，其流程及形成方向係與前述之實施例相反，惟其精神實屬相同，故亦屬本案之教示範圍。此外，以離子佈植之方式 於第二半導體基板30之第三表面S3植入形成N型緩衝區31及P型注入區32之製程，係可與前述於第一半導體基板20之第一表面S1形成金屬氧化物半導體區21之製程同步/同時進行，而不受限於先形成金屬氧化物半導體區21或先進行離子佈植以形成N型緩衝區31及P型注入區32，然皆不以此為限。藉由分別製造第一半導體基板20及第二半導體基板30，並將第一半導體基板20及第二半導體基板30接合以形成第三半導體基板40之製造方式，可於無須受限於金屬熔點之情況下，以離子佈植及高溫驅入之方式形成N型緩衝區31及P型注入區32，進而達到製程彈性提高且功率半導體之成品特性不受限制等功效。
根據本案之構思，為解決晶圓厚度降低而產生易彎曲及易碎等現象，本案功率半導體之製造方法係引入第四半導體基板以作為承載之用。請再參閱第2B圖，當第一半導體基板20之第一表面S1上之金屬氧化物半導體區21形成完成後，本案功率半導體之製造方法係透過暫時性晶圓接合(Temporary wafer bonding)方法將第四半導體基板50(即承載晶圓)之第五表面S5與第一半導體基板20之第一表面S1相貼合，並於貼合完成後進行第一半導體基板20之第二表面S2之表面研磨製程，由於第一半導體基板20係受第四半導體基板50所承載，可有效避免因晶圓厚度降低而產生之易彎曲及易碎等現象，進而達到使晶背離子佈植及回火製程得以順利進行之功效。於一些實施例中，第四半導體基板50，即該承載晶圓，係可於製造過程中承載第一半導體基板20，直到第一半導體基板20與第二半導體基板30完成接合及後續晶背研磨製程(如第2F圖所示)，以避免第一半導體基板20及第二半導體基板30彎曲 或破碎。
於第一半導體基板20與第二半導體基板30完成接合及後續晶背研磨製程後，亦即當第三半導體基板40之晶背研磨製程完成後，本案功率半導體之製造方法係如第2G圖所示，移除第四半導體基板50，並於第三半導體基板40之晶背，亦即第二半導體基板30之第四表面S4形成集極金屬區41，遂完成功率半導體之製造流程。
當然，透過第四半導體基板50進行承載之實施方式，亦可見於另一些實施例中，請參閱第3A圖至第3G圖，其係為本案另一較佳實施例之功率半導體之製造方法流程結構示意圖。如第3A圖至第3G圖所示，本案功率半導體之製造方法係至少包括步驟：首先，如第3A圖及第3C圖所示，提供第一半導體基板20及第二半導體基板30，其中第一半導體基板20係具有第一表面S1及第二表面S2，且第二半導體基板30係具有第三表面S3及第四表面S4；其次，如第3A圖所示，於第一半導體基板20之第一表面S1形成金屬氧化物半導體區21；接著，如第3B圖所示，對第一半導體基板20之第二表面S2進行表面研磨，亦即對第一半導體基板20進行一晶背研磨製程；然後，如第3C圖所示，以離子佈植之方式於第二半導體基板30之第三表面S3植入形成N型緩衝區31及P型注入區32；再來，如第3D圖所示，對第二半導體基板30之第四表面S4進行表面研磨，亦即對P型基材33部分進行一晶背減薄製程；然後，如第3E圖所示，將第一半導體基板20之第二表面S2與第二半導體基板30之第三表面S3相接合，俾形成第三半導體基板40；然後，如第3F圖所示，當第三半導體基板40形成完畢後，本案功率半導體之製造方法係透過暫時性晶圓接合方法將第四半導體基板50(即承載晶圓 )之第五表面S5與第一半導體基板20之第一表面S1相貼合，並於貼合完成後進行第三半導體基板40之晶背研磨製程，亦即第二半導體基板30之第四表面S2之表面研磨製程；最後，再如第3G圖所示，移除第四半導體基板50，並於第三半導體基板40之晶背，亦即第二半導體基板30之第四表面S4形成集極金屬區41，遂完成功率半導體之製造流程。是以，本案所引入之第四半導體基板，即承載用晶圓之概念，係可用於製程中之不同步驟中，且皆可達到避免第一半導體基板20、第二半導體基板30及/或第三半導體基板40彎曲或破碎之功效，並可依實際需求應用於不同製程之中。
綜上所述，本案提供一種功率半導體之製造方法，藉由分別製造第一半導體基板及第二半導體基板，並將第一半導體基板及第二半導體基板接合以形成第三半導體基板之製造方式，可於無須受限於金屬熔點之情況下，以離子佈植及高溫驅入之方式形成N型緩衝區及P型注入區，進而達到製程彈性提高且功率半導體之成品特性不受限制等功效。此外，透過第四半導體基板與第一半導體基板相貼合以承載第一半導體基板，可有效避免因晶圓厚度降低而產生之易彎曲及易碎等現象，進而達到使晶背離子佈植及回火製程得以順利進行之功效。
縱使本發明已由上述之實施例詳細敘述而可由熟悉本技藝之人士任施匠思而為諸般修飾，然皆不脫如附申請專利範圍所欲保護者。
20‧‧‧第一半導體基板
21‧‧‧金屬氧化物半導體區
30‧‧‧第二半導體基板
31‧‧‧N型緩衝區
32‧‧‧P型注入區
33‧‧‧P型基材
40‧‧‧第三半導體基板
50‧‧‧第四半導體基板
S1‧‧‧第一表面
S2‧‧‧第二表面
S3‧‧‧第三表面
S4‧‧‧第四表面
S5‧‧‧第五表面

Claims (10)

  1. 一種功率半導體之製造方法，至少包括步驟：(a)提供一第一半導體基板及一第二半導體基板；(b)於該第一半導體基板之一第一表面形成一金屬氧化物半導體區；(c)對該第一半導體基板之一第二表面進行表面研磨；(d)以離子佈植之方式於該第二半導體基板之一第三表面植入形成一N型緩衝區及一P型注入區；(e)對該第二半導體基板之一第四表面進行表面研磨；以及(f)將該第一半導體基板之該第二表面與該第二半導體基板之該第三表面相接合，俾形成一第三半導體基板。
  2. 如申請專利範圍第1項所述之功率半導體之製造方法，其中該第一半導體基板係為一N型半導體晶圓，且該第二半導體基板係為一P型半導體晶圓，其中該第一半導體基板之該第一表面及該第二表面係分別為該N型半導體晶圓之晶面及晶背，且該第二半導體基板之該第三表面及該第四表面係分別為該P型半導體晶圓之晶面及晶背。
  3. 如申請專利範圍第1項所述之功率半導體之製造方法，其中該第三半導體基板係為一功率半導體晶圓，其中該第一半導體基板之該第一表面係為該功率半導體晶圓之晶面，且該第二半導體基板之該第四表面係為該功率半導體晶圓之晶背。
  4. 如申請專利範圍第1項所述之功率半導體之製造方法，其中該步 驟(f)係以於高真空環境中將該第一半導體基板之該第二表面與該第二半導體基板之該第三表面進行表面鍵合之方式實現。
  5. 如申請專利範圍第1項所述之功率半導體之製造方法，其中該步驟(d)更包括步驟：(d1)以離子佈植之方式於該第二半導體基板之該第三表面植入形成該P型注入區；以及(d2)以離子佈植之方式於該P型注入區植入形成該N型緩衝區。
  6. 如申請專利範圍第1項所述之功率半導體之製造方法，其中該步驟(f)之後更包括步驟：(g)對該第二半導體基板之該第四表面進行表面研磨。
  7. 如申請專利範圍第6項所述之功率半導體之製造方法，其中該步驟(b)及該步驟(c)之間更包括步驟：(b1)將一第四半導體基板之一第五表面與該第一半導體基板之該第一表面相貼合。
  8. 如申請專利範圍第6項所述之功率半導體之製造方法，其中該步驟(f)及該步驟(g)之間更包括步驟：(f1)將一第四半導體基板之一第五表面與該第一半導體基板之該第一表面相貼合。
  9. 如申請專利範圍第7項或第8項所述之功率半導體之製造方法，其中該步驟(g)之後更包括步驟：(h)移除該第四半導體基板；以及(i)於該第二半導體基板之該第四表面形成一集極金屬區。
  10. 一種功率半導體之製造方法，至少包括步驟：提供一第一半導體基板及一第二半導體基板；於該第一半導體基板之一第一表面形成一金屬氧化物半導體區； 對該第一半導體基板之一第二表面進行表面研磨；以離子佈植之方式於該第二半導體基板之一第三表面植入形成一N型緩衝區及一P型注入區；對該第二半導體基板之一第四表面進行表面研磨；將該第一半導體基板之該第二表面與該第二半導體基板之該第三表面相接合，俾形成一第三半導體基板；將一第四半導體基板之一第五表面與該第一半導體基板之該第一表面相貼合；對該第二半導體基板之該第四表面進行表面研磨；移除該第四半導體基板；以及於該第二半導體基板之該第四表面形成一集極金屬區。
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