KR20230033397A - 반도체 패키지 및 그 제조 방법 - Google Patents

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KR20230033397A
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김석호
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
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    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
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    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
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    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
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    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
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Abstract

열적 특성이 개선된 반도체 패키지 및 그 제조 방법이 제공된다. 반도체 패키지는, 서로 본딩되는 제1 반도체 칩 및 제2 반도체 칩을 포함하는 반도체 패키지로, 제1 반도체 칩은, 서로 반대되는 제1 면 및 제2 면을 포함하는 제1 반도체 기판, 제1 반도체 기판의 제1 면 상에 차례로 적층되는 제1 반도체 소자층 및 제1 배선 구조체, 제1 배선 구조체 상에, 제1 배선 구조체와 각각 연결되는 제1 연결 패드 및 제1 테스트 패드, 및 제1 연결 패드와 접속되는 제1 전면 본딩 패드를 포함하고, 제2 반도체 칩은, 제3 면 및 제3 면과 반대되며 제1 면과 대향하는 제4 면을 포함하는 제2 반도체 기판, 제2 반도체 기판의 제3 면 상에 차례로 적층되는 제2 반도체 소자층 및 제2 배선 구조체, 및 제2 반도체 기판의 제4 면 상에, 제1 전면 본딩 패드와 본딩되는 제1 후면 본딩 패드를 포함하고, 제1 테스트 패드는 제2 반도체 칩과 전기적으로 비연결된다.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 D2W(die to wafer) 방식으로 적층된 반도체 칩들을 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.
전자 산업의 비약적인 발전 및 사용자의 요구에 따라, 전자 기기는 더욱 소형화, 경량화 및 다기능화되고 있으며, 전기 기기에 사용되는 반도체 패키지 또한 소형화, 경량화 및 다기능화가 요구되고 있다. 이를 위하여, 두 종류 이상의 반도체 칩들을 하나의 반도체 패키지 안에 통합함으로써, 반도체 패키지의 크기를 획기적으로 감소시키면서도 반도체 패키지의 고용량화 및 다기능화가 가능하게 되었다.
한편, 반도체 패키지의 고용량화를 달성하기 위해, CoW(Chip on Wafer) 방식 또는 D2W(Die to Wafer) 방식을 이용하여 반도체 칩들을 적층할 수 있다. CoW 방식은 범프(bump) 또는 솔더(solder) 등의 접속 부재를 이용하여 웨이퍼(또는 반도체 칩) 상에 반도체 칩을 적층하는 방식을 지칭할 수 있다. 이와 달리, D2W 방식은 패드 대 패드 본딩 또는 ACF(Anisotropic Conductive Film)를 이용한 본딩 등을 통해 웨이퍼(또는 반도체 칩) 상에 반도체 칩을 적층하는 방식을 지칭할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 열적 특성이 향상된 반도체 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 열적 특성이 향상된 반도체 패키지의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 패키지는, 서로 본딩되는 제1 반도체 칩 및 제2 반도체 칩을 포함하는 반도체 패키지로, 제1 반도체 칩은, 서로 반대되는 제1 면 및 제2 면을 포함하는 제1 반도체 기판, 제1 반도체 기판의 제1 면 상에 차례로 적층되는 제1 반도체 소자층 및 제1 배선 구조체, 제1 배선 구조체 상에, 제1 배선 구조체와 각각 연결되는 제1 연결 패드 및 제1 테스트 패드, 및 제1 연결 패드와 접속되는 제1 전면 본딩 패드를 포함하고, 제2 반도체 칩은, 제3 면 및 제3 면과 반대되며 제1 면과 대향하는 제4 면을 포함하는 제2 반도체 기판, 제2 반도체 기판의 제3 면 상에 차례로 적층되는 제2 반도체 소자층 및 제2 배선 구조체, 및 제2 반도체 기판의 제4 면 상에, 제1 전면 본딩 패드와 본딩되는 제1 후면 본딩 패드를 포함하고, 제1 테스트 패드는 제2 반도체 칩과 전기적으로 비연결된다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 패키지는, 서로 반대되는 제1 면 및 제2 면을 포함하는 반도체 기판, 반도체 기판의 제1 면 상에 차례로 적층되는 반도체 소자층 및 배선 구조체, 배선 구조체의 상면 상에, 배선 구조체와 연결되는 연결 패드, 배선 구조체의 상면 상에, 연결 패드로부터 이격되며 배선 구조체와 연결되는 테스트 패드, 배선 구조체의 상면 상에 차례로 적층되는 제1 라이너막 및 제2 라이너막, 제1 라이너막 및 제2 라이너막을 관통하여 연결 패드를 노출시키는 연결 패드 개구, 제1 라이너막을 관통하여 테스트 패드를 노출시키며, 제2 라이너막을 비관통하는 테스트 패드 개구, 및 연결 패드 개구 내에 연결 패드와 접속되는 전면 본딩 패드를 포함한다.
상기 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 패키지는, 베이스 기판, 및 베이스 기판 상에 차례로 적층되는 복수의 반도체 칩들을 포함하되, 각각의 반도체 칩들은, 베이스 기판의 상면과 대향하는 제1 면 및 제1 면과 반대되는 제2 면을 포함하는 반도체 기판과, 반도체 기판의 제1 면 상에 차례로 적층되는 반도체 소자층 및 배선 구조체와, 배선 구조체와 각각 연결되며, 배선 구조체로부터 각각 노출되는 연결 패드 및 테스트 패드와, 연결 패드와 접속되며 테스트 패드와 비접속되는 전면 본딩 패드와, 반도체 기판의 제2 면 상의 후면 본딩 패드와, 반도체 기판을 관통하여 배선 구조체와 후면 본딩 패드를 연결하는 관통 비아를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 몇몇 실시예에 따른 반도체 패키지의 제조 방법은, 서로 반대되는 제1 면 및 제2 면을 포함하는 제1 반도체 기판을 제공하고, 제1 반도체 기판의 제1 면 상에, 제1 반도체 소자층 및 제1 배선 구조체를 차례로 형성하고, 제1 배선 구조체 상에, 제1 배선 구조체와 각각 연결되는 제1 연결 패드 및 제1 테스트 패드를 형성하고, 제1 배선 구조체, 제1 연결 패드 및 제1 테스트 패드 상에 제1 라이너막을 형성하고, 제1 라이너막을 관통하여 제1 테스트 패드를 노출시키는 테스트 패드 개구를 형성하고, 제1 라이너막 상에 제2 라이너막을 형성하고, 제1 라이너막 및 제2 라이너막을 관통하여 제1 연결 패드와 접속되는 전면 본딩 패드를 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 단면도이다.
도 2a 및 도 2b는 도 1의 R1 영역을 설명하기 위한 다양한 확대도들이다.
도 3a 및 도 3b는 도 1의 제1 연결 패드 및 제1 테스트 패드를 설명하기 위한 다양한 예시적인 평면도들이다.
도 4는 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 단면도이다.
도 5는 도 4의 R2 영역을 설명하기 위한 확대도이다.
도 6은 도 4의 제1 연결 패드 및 제1 테스트 패드를 설명하기 위한 예시적인 평면도들이다.
도 7 내지 도 10은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 다양한 개략적인 단면도들이다.
도 11 내지 도 20은 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 21 내지 도 23은 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 10을 참조하여, 예시적인 실시예들에 따른 반도체 패키지를 설명한다.
도 1은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 단면도이다. 도 2a 및 도 2b는 도 1의 R1 영역을 설명하기 위한 다양한 확대도들이다. 도 3a 및 도 3b는 도 1의 제1 연결 패드 및 제1 테스트 패드를 설명하기 위한 다양한 예시적인 평면도들이다.
도 1 내지 도 3b를 참조하면, 몇몇 실시예에 따른 반도체 패키지는 제1 반도체 칩(100) 및 제2 반도체 칩(200)을 포함한다.
제1 반도체 칩(100) 및 제2 반도체 칩(200)은 각각 수백 내지 수백막 개 이상의 반도체 소자가 하나의 칩 안에 집적화된 집적회로(IC; Integrated Circuit)일 수 있다. 예를 들어, 제1 반도체 칩(100) 및 제2 반도체 칩(200)은 각각 CPU(Central Processing Unit), GPU(Graphic Processing Unit), FPGA(Field-Programmable Gate Array), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러, ASIC(Application-Specific IC) 등의 어플리케이션 프로세서(AP: Application Processor)일 수 있다. 또는, 예를 들어, 제1 반도체 칩(100) 및 제2 반도체 칩(200)은 각각 DRAM(dynamic random access memory) 또는 SRAM(static random access memory) 등과 같은 휘발성 메모리일 수도 있고, 또는 플래시 메모리(Flash Memory), PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 또는 RRAM(ResistiveRandom Access Memory)과 같은 등과 같은 비휘발성 메모리일 수도 있다.
몇몇 실시예에서, 제1 반도체 칩(100) 및 제2 반도체 칩(200)은 고대역폭 메모리(HBM; High Bandwidth Memory)와 같은 멀티 칩 반도체 패키지를 구성할 수 있다.
제1 반도체 칩(100)은 제1 반도체 기판(110), 제1 관통 비아(115), 제1 반도체 소자층(120), 제1 배선 구조체(130), 제1 연결 패드(142), 제1 테스트 패드(144), 제1 패시베이션막(152), 제1 층간 절연막(154), 제1 라이너막(162), 제2 층간 절연막(156), 제2 라이너막(164), 제1 전면 본딩 패드(172), 제1 후면 절연막(190) 및 제1 후면 본딩 패드(195)를 포함할 수 있다.
제1 반도체 기판(110)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 제1 반도체 기판(110)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수도 있으나, 이에 제한되는 것은 아니다.
제1 반도체 기판(110)은 서로 반대되는 제1 면(110a) 및 제2 면(110b)을 포함할 수 있다. 제1 반도체 기판(110)의 제1 면(110a)은 후술되는 제1 반도체 소자층(120)이 형성되는 활성면일 수 있다. 이하의 설명에서, 제1 반도체 기판(110)의 제1 면(110a)은 제1 반도체 기판(110)의 전면(front side)으로 지칭될 수도 있고, 제1 반도체 기판(110)의 제2 면(110b)은 제1 반도체 기판(110)의 후면(back side)로 지칭될 수도 있다.
제1 반도체 소자층(120)은 제1 반도체 기판(110)의 제1 면(110a) 상에 형성될 수 있다. 제1 반도체 소자층(120)은 다양한 미세 전자 소자들, 예를 들어, CMOS 트랜지스터(complementary metal-insulator-semiconductor transistor) 등과 같은 MOSFET(metal-oxide-semiconductor field effect transistor), 시스템 LSI(large scale integration), 플래쉬 메모리, DRAM, SRAM, EEPROM, PRAM, MRAM, 또는 RERAM, CIS(CMOS imaging sensor) 등과 같은 이미지 센서, MEMS(micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다.
제1 배선 구조체(130)는 제1 반도체 소자층(120)을 덮을 수 있다. 제1 배선 구조체(130)는 제1 반도체 소자층(120)과 전기적으로 연결될 수 있다. 예를 들어, 제1 배선 구조체(130)는 제1 반도체 소자층(120)을 덮는 제1 배선간 절연막(132) 및 제1 배선간 절연막(132) 내의 제1 배선 패턴(134)을 포함할 수 있다. 제1 배선 패턴(134)은 다층 구조로 형성되어 제1 반도체 소자층(120)과 전기적으로 연결될 수 있다. 제1 배선 패턴(134)의 배치, 층수 및 개수 등은 예시적인 것일 뿐이며, 도시된 것에 제한되는 것은 아니다.
제1 배선 패턴(134)은 예를 들어, 도전막 및 상기 도전막과 제1 배선간 절연막(132) 사이에 개재되는 배리어막을 포함할 수 있다. 상기 도전막은 예를 들어, 텅스텐(W), 알루미늄(Al), 및 구리(Cu) 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 배리어막은 예를 들어, 티타늄(Ti), 질화 티타늄(TiN), 탄탈륨(Ta) 및 질화 탄탈륨(TaN) 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 관통 비아(115)는 제1 반도체 기판(110)을 관통할 수 있다. 제1 관통 비아(115)는 제1 배선 구조체(130)와 전기적으로 연결될 수 있다. 예를 들어, 제1 관통 비아(115)는 제1 반도체 기판(110) 및 제1 반도체 소자층(120)을 관통하여 제1 배선 패턴(134)의 최하층과 접속될 수 있다.
제1 관통 비아(115)는 예를 들어, Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW 등의 Cu 합금, W, W 합금, Ni, Ru 및 Co 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 연결 패드(142) 및 제1 테스트 패드(144)는 서로 이격되어 제1 배선 구조체(130) 상에 형성될 수 있다. 또한, 제1 연결 패드(142) 및 제1 테스트 패드(144)는 각각 제1 배선 구조체(130)와 전기적으로 연결될 수 있다. 예를 들어, 제1 배선간 절연막(132) 내에 제1 배선 패턴(134)의 최상층의 일부를 노출시키는 제1 배선 트렌치(142t)가 형성될 수 있다. 제1 연결 패드(142)의 적어도 일부는 제1 배선 트렌치(142t) 내에 형성되어 제1 배선 패턴(134)과 접속될 수 있다. 또한, 예를 들어, 제1 배선간 절연막(132) 내에 제1 배선 패턴(134)의 최상층의 다른 일부를 노출시키는 제2 배선 트렌치(144t)가 형성될 수 있다. 제1 테스트 패드(144)의 적어도 일부는 제2 배선 트렌치(144t) 내에 형성되어 제1 배선 패턴(134)과 접속될 수 있다.
제1 연결 패드(142) 및 제1 테스트 패드(144)의 배치 및 개수 등은 예시적인 것일 뿐이며, 도시된 것에 제한되는 것은 아니다. 일례로, 도 3a에 도시된 것처럼, 복수의 제1 연결 패드(142)들은 X-Y 평면 상에서 격자 형태로 배열될 수 있다. 또한, 복수의 제1 테스트 패드(144)들은 제1 연결 패드(142)들의 양측에 배열될 수 있다. 다른 예로, 도 3b에 도시된 것처럼, 제1 테스트 패드(144)들은 제1 반도체 칩(100)의 4개 모서리들에 각각 인접하도록 배열될 수도 있다.
제1 연결 패드(142)와 접속되는 제1 배선 패턴(134) 및 제1 테스트 패드(144)와 접속되는 제1 배선 패턴(134)은 서로 연결되지 않는 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 제1 연결 패드(142)와 접속되는 제1 배선 패턴(134) 및 제1 테스트 패드(144)와 접속되는 제1 배선 패턴(134)은 전기적으로 연결될 수도 있음은 물론이다.
제1 연결 패드(142) 및 제1 테스트 패드(144)는 각각 예를 들어, 텅스텐(W), 알루미늄(Al), 및 구리(Cu) 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는, 제1 연결 패드(142) 및 제1 테스트 패드(144)는 각각 알루미늄(Al)을 포함할 수 있다.
몇몇 실시예에서, 제1 테스트 패드(144)의 상면은 홈(144h)을 포함할 수 있다. 제1 테스트 패드(144)의 홈(144h)은 제1 반도체 칩(100)에 대한 테스트 공정에서 형성될 수 있다. 이에 관하여는, 도 14에 관한 설명에서 보다 구체적으로 후술한다.
몇몇 실시예에서, 제1 연결 패드(142) 및 제1 테스트 패드(144)는 각각 제1 배선 구조체(130)로부터 돌출될 수 있다. 예를 들어, 제1 연결 패드(142)의 상면 및 제1 테스트 패드(144)의 상면은 제1 배선 구조체(130)의 상면보다 높게 형성될 수 있다. 이에 따라, 제1 연결 패드(142) 및 제1 테스트 패드(144)는 각각 제1 배선 구조체(130)로부터 노출될 수 있다.
제1 연결 패드(142)의 폭(W11) 및 제1 테스트 패드(144)의 폭(W12)은 예를 들어, 각각 약 100 μm이하일 수 있다. 예시적으로, 제1 연결 패드(142)의 폭(W11) 및 제1 테스트 패드(144)의 폭(W12)은 각각 약 10 μm 내지 약 70 μm일 수 있다. 제1 연결 패드(142)의 폭(W11)은 제1 배선 트렌치(142t)보다 크고, 제1 테스트 패드(144)의 폭(W12)은 제2 배선 트렌치(144t)의 폭보다 큰 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 몇몇 실시예에서, 제1 테스트 패드(144)의 폭(W12)은 제1 연결 패드(142)의 폭(W11)보다 클 수 있다.
제1 패시베이션막(152)은 제1 배선 구조체(130), 제1 연결 패드(142) 및 제1 테스트 패드(144) 상에 형성될 수 있다. 예를 들어, 제1 패시베이션막(152)은 제1 배선 구조체(130), 제1 연결 패드(142) 및 제1 테스트 패드(144)의 프로파일을 따라 컨포멀하게 연장될 수 있다. 제1 패시베이션막(152)은 제1 연결 패드(142) 및 제1 테스트 패드(144)를 외부 충격이나 습기로부터 보호할 수 있다. 제1 패시베이션막(152)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 층간 절연막(154)은 제1 패시베이션막(152) 상에 형성될 수 있다. 제1 층간 절연막(154)은 제1 패시베이션막(152)의 상면을 덮을 수 있다. 몇몇 실시예에서, 제1 층간 절연막(154)은 평탄화된 상면을 포함할 수 있다. 예를 들어, 제1 층간 절연막(154)의 상면은 제1 배선 구조체(130)의 최상면과 평행하게 연장될 수 있다. 제1 층간 절연막(154)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 일례로, 제1 층간 절연막(154)은 TEOS(tetraethyl orthosilicate)를 포함할 수 있다.
제1 라이너막(162)은 제1 층간 절연막(154) 상에 형성될 수 있다. 제1 라이너막(162)은 제1 층간 절연막(154)의 상면을 덮을 수 있다. 몇몇 실시예에서, 제1 라이너막(162)은 제1 층간 절연막(154)의 상기 평탄화된 상면을 따라 컨포멀하게 연장될 수 있다. 제1 라이너막(162)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 라이너막(162)은 제1 층간 절연막(154)과 다른 물질을 포함할 수 있다. 일례로, 제1 층간 절연막(154)은 실리콘 산화막을 포함하고, 제1 라이너막(162)은 실리콘 질화막을 포함할 수 있다.
제1 패시베이션막(152), 제1 층간 절연막(154) 및 제1 라이너막(162)은 제1 테스트 패드(144)를 노출시킬 수 있다. 예를 들어, 제1 패시베이션막(152), 제1 층간 절연막(154) 및 제1 라이너막(162)을 관통하여 제1 테스트 패드(144)의 상면의 적어도 일부를 노출시키는 테스트 패드 개구(174t)가 형성될 수 있다. 도 3a 및 도 3b에 도시된 것처럼, 테스트 패드 개구(174t)는 평면적 관점에서 제1 테스트 패드(144)의 적어도 일부와 중첩할 수 있다.
제2 층간 절연막(156)은 제1 라이너막(162) 상에 형성될 수 있다. 제2 층간 절연막(156)은 제1 라이너막(162)의 상면을 덮을 수 있다. 몇몇 실시예에서, 제2 층간 절연막(156)은 평탄화된 상면을 포함할 수 있다. 예를 들어, 제2 층간 절연막(156)의 상면은 제1 배선 구조체(130)의 최상면과 평행하게 연장될 수 있다. 제2 층간 절연막(156)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 일례로, 제2 층간 절연막(156)은 TEOS(tetraethyl orthosilicate)를 포함할 수 있다.
몇몇 실시예에서, 제2 층간 절연막(156)의 일부는 제1 패시베이션막(152), 제1 층간 절연막(154) 및 제1 라이너막(162)을 관통하여 제1 테스트 패드(144)와 접촉할 수 있다. 예를 들어, 도 2a 및 도 2b에 도시된 것처럼, 제2 층간 절연막(156)의 일부는 테스트 패드 개구(174t)를 채울 수 있다.
제2 라이너막(164)은 제2 층간 절연막(156) 상에 형성될 수 있다. 제2 라이너막(164)은 제2 층간 절연막(156)의 상면을 덮을 수 있다. 몇몇 실시예에서, 제2 라이너막(164)은 제2 층간 절연막(156)의 상기 평탄화된 상면을 따라 컨포멀하게 연장될 수 있다. 제2 라이너막(164)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제2 라이너막(164)은 제2 층간 절연막(156)과 다른 물질을 포함할 수 있다. 일례로, 제2 층간 절연막(156)은 실리콘 산화막을 포함하고, 제2 라이너막(164)은 실리콘 질화막을 포함할 수 있다.
몇몇 실시예에서, 제1 라이너막(162)과 제2 라이너막(164)은 서로 다른 물질을 포함할 수 있다. 일례로, 제1 라이너막(162)은 SiN막을 포함할 수 있고, 제2 라이너막(164)은 SiCN막을 포함할 수 있다.
제1 패시베이션막(152), 제1 층간 절연막(154), 제1 라이너막(162), 제2 층간 절연막(156) 및 제2 라이너막(164)은 제1 연결 패드(142)를 노출시킬 수 있다. 예를 들어, 제1 패시베이션막(152), 제1 층간 절연막(154), 제1 라이너막(162), 제2 층간 절연막(156) 및 제2 라이너막(164)을 관통하여 제1 연결 패드(142)의 상면의 적어도 일부를 노출시키는 연결 패드 개구(172t)가 형성될 수 있다. 도 3a 및 도 3b에 도시된 것처럼, 연결 패드 개구(172t)는 평면적 관점에서 제1 연결 패드(142)의 적어도 일부와 중첩할 수 있다.
몇몇 실시예에서, 연결 패드 개구(172t)와 달리, 테스트 패드 개구(174t)는 제2 층간 절연막(156) 및 제2 라이너막(164)을 관통하지 않을 수 있다. 즉, 테스트 패드 개구(174t)는 제1 패시베이션막(152), 제1 층간 절연막(154) 및 제1 라이너막(162) 내에 형성되며, 제2 층간 절연막(156) 및 제2 라이너막(164) 내에 형성되지 않을 수 있다.
제1 전면 본딩 패드(172)는 제1 연결 패드(142) 상에 형성될 수 있다. 제1 전면 본딩 패드(172)는 제1 패시베이션막(152), 제1 층간 절연막(154), 제1 라이너막(162), 제2 층간 절연막(156) 및 제2 라이너막(164)을 관통하여 제1 연결 패드(142)와 접속될 수 있다. 예를 들어, 제1 전면 본딩 패드(172)는 연결 패드 개구(172t) 내에 형성되어 제1 연결 패드(142)와 접속될 수 있다. 제1 전면 본딩 패드(172)는 제2 라이너막(164)으로부터 노출될 수 있다. 예를 들어, 제1 전면 본딩 패드(172)의 상면은 제2 라이너막(164)의 상면과 공면(共面) 상에 배치될 수 있다.
제1 전면 본딩 패드(172)는 제1 테스트 패드(144)와 접속되지 않을 수 있다. 예를 들어, 상술한 것처럼, 제2 층간 절연막(156)의 일부는 테스트 패드 개구(174t)를 채울 수 있다.
제1 전면 본딩 패드(172)는 예를 들어, 텅스텐(W), 알루미늄(Al), 및 구리(Cu) 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는, 제1 전면 본딩 패드(172)는 구리(Cu)를 포함할 수 있다.
제1 전면 본딩 패드(172)의 폭(W21)은 예를 들어, 약 10 μm 이하일 수 있다. 예시적으로, 제1 전면 본딩 패드(172)의 폭(W21)은 약 5 μm 내지 약 10 μm일 수 있다. 몇몇 실시예에서, 테스트 패드 개구(174t)의 폭(W22)은 제1 전면 본딩 패드(172)의 폭(W21)보다 클 수 있다.
제1 전면 본딩 패드(172)의 높이(H11)는 예를 들어, 약 5 μm 이하일 수 있다. 예시적으로, 제1 전면 본딩 패드(172)의 높이(H11)는 약 3 μm 내지 약 5 μm일 수 있다. 제1 전면 본딩 패드(172)는 제1 라이너막(162)을 넘어 제2 층간 절연막(156) 및 제2 라이너막(164)을 관통할 수 있으므로, 제1 전면 본딩 패드(172)의 높이(H11)는 제1 라이너막(162)의 높이(H12)보다 높을 수 있다.
제1 후면 절연막(190)은 제1 반도체 기판(110)의 제2 면(110b) 상에 형성될 수 있다. 제1 후면 절연막(190)은 제1 반도체 기판(110)의 제2 면(110b)을 덮을 수 있다. 제1 후면 절연막(190)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제1 후면 절연막(190)은 실리콘 산화막을 포함할 수 있다.
제1 후면 본딩 패드(195)는 제1 반도체 기판(110)의 제2 면(110b) 상에 형성될 수 있다. 제1 후면 본딩 패드(195)는 제1 후면 절연막(190)으로부터 노출될 수 있다. 예를 들어, 제1 후면 본딩 패드(195)의 하면은 제1 후면 절연막(190)의 하면과 공면(共面) 상에 배치될 수 있다.
제1 후면 본딩 패드(195)는 제1 관통 비아(115)와 전기적으로 연결될 수 있다. 예를 들어, 제1 관통 비아(115)는 제1 반도체 기판(110)을 관통하여 제1 후면 본딩 패드(195)의 상면과 접속될 수 있다. 제1 관통 비아(115)를 통해, 제1 후면 본딩 패드(195)는 제1 배선 구조체(130) 및/또는 제1 반도체 소자층(120)과 전기적으로 연결될 수 있다.
제1 후면 본딩 패드(195)는 예를 들어, 텅스텐(W), 알루미늄(Al), 및 구리(Cu) 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는, 제1 후면 본딩 패드(195)는 구리(Cu)를 포함할 수 있다.
제2 반도체 칩(200)은 제2 반도체 기판(210), 제2 관통 비아(215), 제2 반도체 소자층(220), 제2 배선 구조체(230), 제2 연결 패드(242), 제2 테스트 패드(244), 제2 패시베이션막(252), 제3 층간 절연막(254), 제3 라이너막(262), 제4 층간 절연막(256), 제4 라이너막(264), 제2 전면 본딩 패드(272), 제2 후면 절연막(290) 및 제2 후면 본딩 패드(295)를 포함할 수 있다. 이들은 각각 제1 반도체 칩(100)에 관하여 상술한 제1 반도체 기판(110), 제1 관통 비아(115), 제1 반도체 소자층(120), 제1 배선 구조체(130), 제1 연결 패드(142), 제1 테스트 패드(144), 제1 패시베이션막(152), 제1 층간 절연막(154), 제1 라이너막(162), 제2 층간 절연막(156), 제2 라이너막(164), 제1 전면 본딩 패드(172), 제1 후면 절연막(190) 및 제1 후면 본딩 패드(195)에 대응될 수 있으므로, 이하에서 자세한 설명은 생략한다.
제1 반도체 칩(100)과 제2 반도체 칩(200)은 D2W(Die to Wafer) 방식에 의해 본딩될 수 있다. 예를 들어, 제1 반도체 칩(100)의 제1 전면 본딩 패드(172)는 제2 반도체 칩(200)의 제2 후면 본딩 패드(295)와 본딩될 수 있다. 이를 통해, 제1 반도체 칩(100)과 제2 반도체 칩(200)은 전기적으로 연결될 수 있다. 구체적으로, 제1 반도체 칩(100)의 제1 반도체 소자층(120) 및/또는 제1 배선 구조체(130)는 제1 연결 패드(142), 제1 전면 본딩 패드(172), 제2 후면 본딩 패드(295) 및 제2 관통 비아(215)를 통해 제2 반도체 칩(200)의 제2 반도체 소자층(220) 및/또는 제2 배선 구조체(230)와 전기적으로 연결될 수 있다.
제2 후면 본딩 패드(295)의 폭은 제1 전면 본딩 패드(172)의 폭(W21)과 동일한 것만이 도시되었으나, 이는 예시적인 것일 뿐이다. 다른 예로, 제2 후면 본딩 패드(295)의 폭은 제1 전면 본딩 패드(172)의 폭(W21)보다 작을 수도 있고, 제1 전면 본딩 패드(172)의 폭(W21)보다 클 수도 있음은 물론이다.
제1 반도체 칩(100)의 제1 테스트 패드(144)는 제2 반도체 칩(200)과 전기적으로 연결되지 않을 수 있다. 예를 들어, 상술한 것처럼, 제2 층간 절연막(156)의 일부는 테스트 패드 개구(174t) 내에 형성될 수 있고, 제2 후면 본딩 패드(295)는 제1 테스트 패드(144)와 접속되지 않을 수 있다.
몇몇 실시예에서, 제1 반도체 칩(100)과 제2 반도체 칩(200)은 하이브리드 본딩(hybrid bonding) 방식에 의해 본딩될 수 있다. 상기 하이브리드 본딩 방식이란, 금속과 절연막(예컨대, 산화물(oxide)) 또는 금속과 고분자(polymer)를 동시에 본딩하는 본딩 방식을 의미한다. 예를 들어, 도 2a에 도시된 것처럼, 제1 전면 본딩 패드(172)는 제2 후면 본딩 패드(295)에 부착될 수 있고, 제2 라이너막(164)은 제2 후면 절연막(290)에 부착될 수 있다. 일례로, 제1 반도체 칩(100)과 제2 반도체 칩(200)은 구리-산화물 하이브리드 본딩(copper-oxide hybrid bonding) 방식에 의해 본딩될 수 있다.
다른 몇몇 실시예에서, 제1 반도체 칩(100)과 제2 반도체 칩(200)은 금속 본딩(metal bonding) 방식에 의해 본딩될 수 있다. 예를 들어, 도 2b에 도시된 것처럼, 제1 전면 본딩 패드(172)는 제2 후면 본딩 패드(295)에 부착될 수 있고, 제2 라이너막(164)은 제2 후면 절연막(290)으로부터 이격될 수 있다. 일례로, 제1 반도체 칩(100)과 제2 반도체 칩(200)은 구리-구리 본딩(copper to copper bonding) 방식에 의해 본딩될 수 있다.
반도체 패키지의 또한 소형화, 경량화 및 다기능화가 계속적으로 요구됨에 따라, CoW(Chip on Wafer) 방식만으로는 반도체 칩들을 적층하는데 한계가 발생하고 있다. 예를 들어, CoW(Chip on Wafer) 방식에 적용되는 범프(bump) 또는 솔더(solder) 등의 접속 부재의 경우, 원활한 열 방출에 제한이 있어 요구되는 열적 특성을 확보하는데 어려운 문제가 있다.
그러나, 몇몇 실시예에 따른 반도체 패키지에서, 반도체 칩들(예컨대, 제1 반도체 칩(100) 및 제2 반도체 칩(200))은 D2W(Die to Wafer) 방식에 의해 본딩될 수 있으므로 향상된 열적 특성을 갖는다. 예를 들어, 상술한 것처럼, 제1 반도체 칩(100)의 제1 전면 본딩 패드(172)는 제2 반도체 칩(200)의 제2 후면 본딩 패드(295)와 본딩될 수 있다. 또한, 제1 전면 본딩 패드(172) 및 제2 후면 본딩 패드(295)는 각각 범프 또는 솔더 등의 접속 부재에 비해 열 저항이 낮은 구리(Cu)를 포함할 수 있다. 이를 통해, 열적 특성이 향상된 반도체 패키지가 제공될 수 있다.
또한, 몇몇 실시예에 따른 반도체 패키지는 반도체 칩(예컨대, 제1 반도체 칩(100))에 대한 테스트 기능을 제공하는 테스트 패드(예컨대, 제1 테스트 패드(144))를 구비할 수 있다. 이를 통해, 테스트 공정이 용이한 반도체 패키지가 제공될 수 있다.
도 4는 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 개략적인 단면도이다. 도 5는 도 4의 R2 영역을 설명하기 위한 확대도이다. 도 6은 도 4의 제1 연결 패드 및 제1 테스트 패드를 설명하기 위한 예시적인 평면도들이다. 설명의 편의를 위해, 도 1 내지 도 3b를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 4 내지 도 6을 참조하면, 몇몇 실시예에 따른 반도체 패키지에서, 제1 반도체 칩(100)은 제1 더미 패드(174)를 더 포함하고, 제2 반도체 칩(200)은 제2 더미 패드(274)를 더 포함한다.
제1 더미 패드(174)는 제1 테스트 패드(144) 상에 형성될 수 있다. 제1 더미 패드(174)는 제1 패시베이션막(152), 제1 층간 절연막(154) 및 제1 라이너막(162)을 관통하여 제1 테스트 패드(144)와 접속될 수 잇다. 예를 들어, 제1 더미 패드(174)는 테스트 패드 개구(174t) 내에 형성되어 제1 테스트 패드(144)와 접속될 수 있다. 제1 더미 패드(174)는 제1 라이너막(162)으로부터 노출될 수 있다. 예를 들어, 제1 더미 패드(174)의 상면은 제1 라이너막(162)의 상면과 공면(共面) 상에 배치될 수 있다.
제1 더미 패드(174)는 예를 들어, 텅스텐(W), 알루미늄(Al), 및 구리(Cu) 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는, 제1 더미 패드(174)는 구리(Cu)를 포함할 수 있다.
제1 더미 패드(174)의 폭(W22)은 예를 들어, 약 10 μm 이하일 수 있다. 예시적으로, 제1 더미 패드(174)의 폭(W22)은 약 5 μm 내지 약 10 μm일 수 있다. 몇몇 실시예에서, 제1 더미 패드(174)의 폭(W22)은 제1 전면 본딩 패드(172)의 폭(W21)보다 클 수 있다.
제1 더미 패드(174)의 높이(H12)는 예를 들어, 약 5 μm 이하일 수 있다. 예시적으로, 제1 더미 패드(174)의 높이(H12)는 약 3 μm 내지 약 5 μm일 수 있다. 제1 전면 본딩 패드(172)는 제1 라이너막(162)을 넘어 제2 층간 절연막(156) 및 제2 라이너막(164)을 관통할 수 있으므로, 제1 전면 본딩 패드(172)의 높이(H11)는 제1 더미 패드(174)의 높이(H12)보다 높을 수 있다.
제1 더미 패드(174)는 제2 반도체 칩(200)과 전기적으로 연결되지 않을 수 있다. 예를 들어, 제2 층간 절연막(156)은 제1 라이너막(162) 및 제1 더미 패드(174) 상에 형성될 수 있다. 제2 층간 절연막(156)은 제1 라이너막(162)의 상면 및 제1 더미 패드(174)의 상면을 덮을 수 있다. 이에 따라, 제2 후면 본딩 패드(295)는 제1 테스트 패드(144)와 접속되지 않을 수 있다.
도 7 내지 도 10은 몇몇 실시예에 따른 반도체 패키지를 설명하기 위한 다양한 개략적인 단면도들이다. 설명의 편의를 위해, 도 1 내지 도 6을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 7 및 도 8을 참조하면, 몇몇 실시예에 따른 반도체 패키지는 베이스 기판(500) 및 반도체 칩 스택(100, 200, 300, 400)을 포함한다.
베이스 기판(500)은 반도체 패키지를 구성하는 패키지용 기판일 수 있다. 일례로, 베이스 기판(500)은 인쇄 회로 기판(PCB; Printed Circuit Board), 세라믹 기판 또는 인터포저(interposer)일 수 있다. 다른 예로, 베이스 기판(500)은 웨이퍼 레벨(wafer level)에서 제조된 웨이퍼 레벨 패키지(WLP)용 기판일 수도 있다. 또 다른 예로, 베이스 기판(500)은 반도체 소자를 포함하는 반도체 칩일 수도 있다. 예시적으로, 이하에서 베이스 기판(500)은 베이스 반도체 기판(510)을 포함하는 반도체 칩인 것으로 설명한다.
반도체 칩 스택(100, 200, 300, 400)은 상호 적층되는 복수의 반도체 칩들(예컨대, 제1 내지 제4 반도체 칩)을 포함할 수 있다. 예를 들어, 도시된 것처럼, 제2 반도체 칩(200)은 제4 반도체 칩(400) 상에 적층될 수 있고, 제1 반도체 칩(100)은 제2 반도체 칩(200) 상에 적층될 수 있고, 제3 반도체 칩(300)은 제1 반도체 칩(100) 상에 적층될 수 있다. 반도체 칩 스택(100, 200, 300, 400)은 고대역폭 메모리(HBM; High Bandwidth Memory)와 같은 멀티 칩 반도체 패키지를 구성할 수 있다.
반도체 칩 스택(100, 200, 300, 400)의 각각의 반도체 칩들(예컨대, 제1 내지 제4 반도체 칩)은 반도체 기판(110, 210, 310, 410), 관통 비아(115, 215, 315, 415), 반도체 소자층(120, 220, 320, 420), 배선 구조체(130, 230, 330, 430), 연결 패드(142, 242, 342, 442), 테스트 패드(144, 244, 344, 444), 전면 본딩 패드(172, 272, 372, 472) 및 후면 본딩 패드(195, 295, 395, 495)를 포함할 수 있다. 이들은 각각 제1 반도체 칩(100)에 관하여 상술한 제1 반도체 기판(110), 제1 관통 비아(115), 제1 반도체 소자층(120), 제1 배선 구조체(130), 제1 연결 패드(142), 제1 테스트 패드(144), 제1 전면 본딩 패드(172) 및 제1 후면 본딩 패드(195)에 대응될 수 있으므로, 이하에서 자세한 설명은 생략한다.
반도체 칩 스택(100, 200, 300, 400)은 베이스 기판(500) 상에 적층될 수 있다. 예를 들어, 베이스 반도체 기판(510)의 상면 상에 제1 베이스 패드(595)가 형성될 수 있다. 제4 반도체 칩(400)은 제1 베이스 패드(595)를 통해 베이스 기판(500)과 전기적으로 연결될 수 있다. 예를 들어, 제4 반도체 칩(400)의 전면 본딩 패드(472)는 베이스 기판(500)의 제1 베이스 패드(595)와 접속될 수 있다.
몇몇 실시예에서, 베이스 기판(500)은 베이스 관통 비아(515), 제2 베이스 패드(540) 및 베이스 접속 부재(545)를 더 포함할 수 있다. 제2 베이스 패드(540)는 베이스 반도체 기판(510)의 하면 상에 형성될 수 있다. 베이스 관통 비아(515)는 베이스 반도체 기판(510)을 관통하여 제1 베이스 패드(595)와 제2 베이스 패드(540)를 연결할 수 있다. 베이스 접속 부재(545)는 제2 베이스 패드(540)와 접속될 수 있다. 몇몇 실시예에 따른 반도체 패키지는 베이스 접속 부재(545)를 통해 외부 장치(예컨대, 전자 기기의 패널(panel) 등)와 전기적으로 연결될 수 있다. 베이스 접속 부재(545)는 예를 들어, 솔더 볼(solder ball), 범프(bump), UBM(under bump metallurgy) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 베이스 접속 부재(545)는 예를 들어, 주석(Sn) 등의 금속을 포함할 수 있으나, 이에 제한되는 것은 아니다.
반도체 칩 스택(100, 200, 300, 400)의 테스트 패드(144, 244, 344, 444)는 반도체 칩들(예컨대, 제1 내지 제4 반도체 칩) 간에 상호 연결되지 않을 수 있다. 예를 들어, 도 7에 도시된 것처럼, 테스트 패드(144, 244, 344, 444)는 절연 물질(예컨대, 도 1의 제2 층간 절연막(156))에 의해 후면 본딩 패드(195, 295, 395, 495)와 전기적으로 연결되지 않을 수 있다.
도 8에 도시된 것처럼, 몇몇 실시예에서, 반도체 칩 스택(100, 200, 300, 400)의 각각의 반도체 칩들(예컨대, 제1 내지 제4 반도체 칩)은 더미 패드(174, 274, 374, 474)를 더 포함할 수 있다. 더미 패드(174, 274, 374, 474)는 도 4 내지 도 6에 관한 설명에서 상술한 제1 더미 패드(174)에 대응될 수 있으므로, 이하에서 자세한 설명은 생략한다.
도 9 및 도 10을 참조하면, 몇몇 실시예에 따른 반도체 패키지는 인쇄 회로 기판(10), 인터포저(20), 로직 반도체 칩(30) 및 몰딩 부재(50)를 포함한다.
인터포저(20)는 인쇄 회로 기판(10) 상에 적층될 수 있다. 인터포저(20)는 인쇄 회로 기판(10)과 전기적으로 연결될 수 있다. 예를 들어, 인쇄 회로 기판(10)의 상면 상에 기판 패드(14)가 형성될 수 있고, 인터포저(20)의 하면 상에 제1 인터포저 패드(22)가 형성될 수 있다. 기판 패드(14) 및 제1 인터포저 패드(22)는 제1 접속 부재(25)를 통해 상호 연결될 수 있다. 제1 접속 부재(25)는 예를 들어, 솔더 볼(solder ball), 범프(bump), UBM(under bump metallurgy) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 제1 접속 부재(25)는 예를 들어, 주석(Sn) 등의 금속을 포함할 수 있으나, 이에 제한되는 것은 아니다.
인터포저(20)는 인쇄 회로 기판(10)과 반도체 칩 스택(100, 200, 300, 400) 사이에 개재될 수 있다. 반도체 칩 스택(100, 200, 300, 400)은 인터포저(20)의 상면 상에 적층될 수 있다. 인터포저(20)는 실리콘 인터포저 또는 유기 인터포저일 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 인터포저(20)는 실리콘 인터포저를 포함할 수 있다. 인터포저(20)는 로직 반도체 칩(30)과 반도체 칩 스택(100, 200, 300, 400) 간의 연결을 용이하게 하고, 반도체 패키지의 뒤틀림(warpage)을 경감하는데 이용될 수 있다.
로직 반도체 칩(30)은 수백 내지 수백막 개 이상의 반도체 소자가 하나의 칩 안에 집적화된 집적회로(IC; Integrated Circuit)일 수 있다. 로직 반도체 칩(30)은 CPU(Central Processing Unit), GPU(Graphic Processing Unit), FPGA(Field-Programmable Gate Array), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러, ASIC(Application-Specific IC) 등의 어플리케이션 프로세서(AP: Application Processor)일 수 있다.
로직 반도체 칩(30)은 인터포저(20)의 상면 상에 실장될 수 있다. 예를 들어, 인터포저(20)의 상면 상에 제2 인터포저 패드(24)가 형성될 수 있고, 로직 반도체 칩(30)의 하면 상에 제1 칩 패드(32)가 형성될 수 있다. 또한, 제2 인터포저 패드(24) 및 제1 칩 패드(32)는 제2 접속 부재(35)를 통해 상호 연결될 수 있다. 제2 접속 부재(35)는 예를 들어, 마이크로 범프(micro bump), UBM(under bump metallurgy) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 제2 접속 부재(35)는 예를 들어, 주석(Sn) 등의 금속을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 인터포저(20)와 로직 반도체 칩(30) 사이에 제1 언더필(52)이 형성될 수 있다. 제1 언더필(52)은 인터포저(20)와 로직 반도체 칩(30) 사이의 공간을 채울 수 잇다. 또한, 제1 언더필(52)은 제2 접속 부재(35)를 덮을 수 있다. 제1 언더필(52)은 인터포저(20) 상에 로직 반도체 칩(30)을 고정시킴으로써 로직 반도체 칩(30)의 깨짐 등을 방지할 수 있다. 제1 언더필(52)은 예를 들어, EMC(epoxy molding compound) 등과 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
반도체 칩 스택(100, 200, 300, 400)은 고대역폭 메모리(HBM; High Bandwidth Memory)와 같은 멀티 칩 반도체 패키지를 구성할 수 있다. 몇몇 실시예에서, 인터포저(20)와 반도체 칩 스택(100, 200, 300, 400) 사이에 버퍼 반도체 칩(40)이 개재될 수 있다. 버퍼 반도체 칩(40)은 인터포저(20)와 반도체 칩 스택(100, 200, 300, 400) 간의 연결 및 로직 반도체 칩(30)과 반도체 칩 스택(100, 200, 300, 400) 간의 연결을 용이하게 하는데 이용될 수 있다.
버퍼 반도체 칩(40)은 예를 들어, CPU(Central Processing Unit), GPU(Graphic Processing Unit), FPGA(Field-Programmable Gate Array), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러, ASIC(Application-Specific IC) 등의 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 제한되는 것은 아니다.
버퍼 반도체 칩(40)은 로직 반도체 칩(30)으로부터 이격되어 인터포저(20)의 상면 상에 실장될 수 있다. 예를 들어, 버퍼 반도체 칩(40)의 하면 상에 제2 칩 패드(42)가 형성될 수 있다. 또한, 제2 인터포저 패드(24) 및 제2 칩 패드(42)는 제3 접속 부재(45)를 통해 상호 연결될 수 있다. 제3 접속 부재(45)는 예를 들어, 마이크로 범프(micro bump), UBM(under bump metallurgy) 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 제3 접속 부재(45)는 예를 들어, 주석(Sn) 등의 금속을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 인터포저(20)와 버퍼 반도체 칩(40) 사이에 제2 언더필(54)이 형성될 수 있다. 제2 언더필(54)은 인터포저(20)와 버퍼 반도체 칩(40) 사이의 공간을 채울 수 잇다. 또한, 제2 언더필(54)은 제3 접속 부재(45)를 덮을 수 있다. 제2 언더필(54)은 인터포저(20) 상에 버퍼 반도체 칩(40)을 고정시킴으로써 버퍼 반도체 칩(40)의 깨짐 등을 방지할 수 있다. 제2 언더필(54)은 예를 들어, EMC(epoxy molding compound) 등과 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몰딩 부재(50)는 인터포저(20)의 상면 상에 형성될 수 있다. 몰딩 부재(50)는 로직 반도체 칩(30)의 적어도 일부 및 반도체 칩 스택(100, 200, 300, 400)의 적어도 일부를 덮을 수 있다. 예를 들어, 몰딩 부재(50)는 로직 반도체 칩(30)의 측면 및 반도체 칩 스택(100, 200, 300, 400)의 측면을 덮을 수 있다. 몰딩 부재(50)는 로직 반도체 칩(30)의 상면 및 반도체 칩 스택(100, 200, 300, 400)의 상면을 노출시키는 것만이 도시되었으나 이는 예시적인 것일 뿐이며, 몰딩 부재(50)는 로직 반도체 칩(30)의 상면 및 반도체 칩 스택(100, 200, 300, 400)의 상면을 덮을 수도 있음은 물론이다.
몰딩 부재(50)는 예를 들어, EMC와 같은 절연성 고분자 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제1 언더필(52) 및 제2 언더필(54)은 몰딩 부재(50)와 다른 물질을 포함할 수 있다. 예를 들어, 제1 언더필(52) 및 제2 언더필(54)은 각각 몰딩 부재(50)보다 유동성(fluidity)이 우수한 절연 물질을 포함할 수 있다. 이를 통해, 제1 언더필(52) 및 제2 언더필(54)은 인터포저(20)와 로직 반도체 칩(30) 사이 및/또는 인터포저(20)와 반도체 칩 스택(100, 200, 300, 400) 사이의 협소한 공간을 효율적으로 채울 수 있다.
이하에서, 도 1 내지 도 23을 참조하여, 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 설명한다.
도 11 내지 도 20은 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 10을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 11을 참조하면, 제1 반도체 기판(110) 상에 제1 관통 비아(115), 제1 반도체 소자층(120), 제1 배선 구조체(130), 제1 연결 패드(142), 제1 테스트 패드(144) 및 제1 패시베이션막(152)을 형성한다.
예를 들어, 제1 면(110a) 및 제2 면(110b)을 포함하는 제1 반도체 기판(110)이 제공될 수 있다. 제1 반도체 소자층(120)은 제1 반도체 기판(110)의 제1 면(110a) 상에 형성될 수 있다. 제1 관통 비아(115)는 제1 반도체 기판(110) 및 제1 반도체 소자층(120) 내에 형성될 수 있다. 제1 배선 구조체(130)는 제1 반도체 소자층(120) 상에 형성될 수 있다. 제1 연결 패드(142) 및 제1 테스트 패드(144)는 서로 이격되어 제1 배선 구조체(130) 상에 형성될 수 있다.
이어서, 제1 배선 구조체(130), 제1 연결 패드(142) 및 제1 테스트 패드(144) 상에 제1 패시베이션막(152)이 형성될 수 있다. 제1 패시베이션막(152)은 제1 배선 구조체(130), 제1 연결 패드(142) 및 제1 테스트 패드(144)의 프로파일을 따라 컨포멀하게 연장될 수 있다. 제1 패시베이션막(152)은 예를 들어, HDP CVD(high density plasma chemical vapor deposition) 공정에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다.
도 12를 참조하면, 제1 패시베이션막(152) 상에 제1 층간 절연막(154) 및 제1 라이너막(162)을 차례로 형성한다.
예를 들어, 제1 패시베이션막(152)을 덮는 제1 층간 절연막(154)이 형성될 수 있다. 제1 층간 절연막(154)은 예를 들어, 플라즈마 화학 기상 증착법(Plasma Enhanced Chemical Vapor Deposition; PECVD), 저온 화학 기상 증착법(Low Temperature Chemical Vapor Deposition; LT CVD) 또는 원자층 증착법(Atomic Layer Deposition; ALD)에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다.
제1 층간 절연막(154)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 일례로, 제1 층간 절연막(154)은 TEOS(tetraethyl orthosilicate)를 포함할 수 있다.
이어서, 제1 층간 절연막(154)을 덮는 제1 라이너막(162)이 형성될 수 있다. 몇몇 실시예에서, 제1 라이너막(162)을 형성하기 전에, 제1 층간 절연막(154)에 대한 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정은 예를 들어, 화학적 기계적 연마(Chemical Mechanical Polishing; CMP) 공정을 포함할 수 있으나, 이에 제한되는 것은 아니다. 이를 통해, 제1 라이너막(162)은 제1 층간 절연막(154)의 평탄화된 상면을 따라 연장될 수 있다.
제1 라이너막(162)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 일례로, 제1 라이너막(162)은 SiN막을 포함할 수 있다.
도 13을 참조하면, 제1 층간 절연막(154) 및 제1 라이너막(162) 내에 테스트 패드 개구(174t)를 형성한다.
예를 들어, 제1 테스트 패드(144)의 상면의 적어도 일부를 노출시키는 식각 공정이 수행될 수 있다. 상기 식각 공정은 제1 층간 절연막(154) 및 제1 라이너막(162)에 대한 건식 식각 공정을 포함할 수 있으나, 이에 제한되는 것은 아니다. 이를 통해, 제1 층간 절연막(154) 및 제1 라이너막(162)을 관통하여 제1 테스트 패드(144)의 상면의 적어도 일부를 노출시키는 테스트 패드 개구(174t)가 형성될 수 있다.
도 14를 참조하면, 테스트 패드 개구(174t)를 이용하여 제1 테스트 패드(144)에 대한 테스트 공정을 수행한다.
상기 테스트 공정은 제1 반도체 칩(100)의 기능 및 전기적 연결을 검사하기 위해 수행될 수 있다. 예를 들어, 탐침(TP)을 포함하는 테스트 장비가 제공될 수 있다. 상기 테스트 장비는 탐침(TP)을 제1 테스트 패드(144)에 물리적으로 접촉시킴으로써 테스트 공정을 수행할 수 있다. 이러한 접촉식 테스트 공정은 비접촉식 테스트 공정에 비해 상대적으로 높은 성능을 가질 수 있다.
몇몇 실시예에서, 제1 테스트 패드(144)에 홈(144h)이 형성될 수 있다. 예를 들어, 상기 테스트 공정에서 탐침(TP)이 제1 테스트 패드(144)에 물리적으로 접촉함에 따라, 제1 테스트 패드(144)의 상면에 홈(144h)이 형성될 수 있다.
도 15를 참조하면, 제1 라이너막(162) 상에 제2 층간 절연막(156) 및 제2 라이너막(164)을 차례로 형성한다.
예를 들어, 제1 라이너막(162)을 덮는 제2 층간 절연막(156)이 형성될 수 있다. 제2 층간 절연막(156)은 예를 들어, 플라즈마 화학 기상 증착법(PECVD), 저온 화학 기상 증착법(LT CVD) 또는 원자층 증착법(ALD)에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다.
제2 층간 절연막(156)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 일례로, 제2 층간 절연막(156)은 TEOS(tetraethyl orthosilicate)를 포함할 수 있다.
몇몇 실시예에서, 제2 층간 절연막(156)은 도 14의 테스트 패드 개구(174t)를 채울 수 있다. 이를 통해, 제2 층간 절연막(156)의 일부는 제1 테스트 패드(144)와 접촉할 수 있다.
이어서, 제2 층간 절연막(156)을 덮는 제2 라이너막(164)이 형성될 수 있다. 몇몇 실시예에서, 제2 라이너막(164)을 형성하기 전에, 제2 층간 절연막(156)에 대한 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정은 예를 들어, 화학적 기계적 연마(CMP) 공정을 포함할 수 있으나, 이에 제한되는 것은 아니다. 이를 통해, 제2 라이너막(164)은 제2 층간 절연막(156)의 평탄화된 상면을 따라 연장될 수 있다.
제2 라이너막(164)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 일례로, 제2 라이너막(164)은 SiCN막을 포함할 수 있다.
도 16을 참조하면, 제1 연결 패드(142)와 접속되는 제1 전면 본딩 패드(172)를 형성한다.
예를 들어, 제1 패시베이션막(152), 제1 층간 절연막(154), 제1 라이너막(162), 제2 층간 절연막(156) 및 제2 라이너막(164)을 관통하여 제1 연결 패드(142)의 상면의 적어도 일부를 노출시키는 개구(예컨대, 도 2a 및 도 2b의 연결 패드 개구(172t))가 형성될 수 있다. 이어서, 제2 라이너막(164) 상에 상기 개구를 채우는 도전막이 형성될 수 있다. 상기 도전막을 형성하는 것은 예를 들어, 다마신(damascene) 공정에 의해 수행될 수 있으나, 이에 제한되는 것은 아니다.
이어서, 상기 도전막에 대한 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정은 예를 들어, 화학적 기계적 연마(CMP) 공정을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제2 라이너막(164)은 상기 평탄화 공정에서 식각 저지막으로 이용될 수 있다. 이를 통해, 그 상면이 제2 라이너막(164)의 상면과 공면 상에 배치되는 제1 전면 본딩 패드(172)가 형성될 수 있다.
제1 전면 본딩 패드(172)는 예를 들어, 텅스텐(W), 알루미늄(Al), 및 구리(Cu) 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는, 제1 전면 본딩 패드(172)는 구리(Cu)를 포함할 수 있다.
도 17을 참조하면, 제1 반도체 기판(110)의 제2 면(110b)에 대한 리세스 공정을 수행한다.
예를 들어, 제1 반도체 기판(110)의 제2 면(110b)에 대한 백그라인딩(back grinding) 공정이 수행될 수 있다. 상기 리세스 공정을 통해, 제1 관통 비아(115)의 일부가 노출될 수 있다. 예를 들어, 도시된 것처럼, 상기 리세스 공정은 제1 반도체 기판(110)의 제2 면(110b)이 제1 관통 비아(115)의 상면보다 낮아질 때까지 수행될 수 있다. 이러한 경우에, 제1 반도체 기판(110)의 제2 면(110b)보다 돌출된 돌출 부분을 포함하는 제1 관통 비아(115)가 형성될 수 있다.
도 18을 참조하면, 제1 반도체 기판(110)의 제2 면(110b) 상에 제1 후면 절연막(190)을 형성한다.
예를 들어, 제1 관통 비아(115)에 대한 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정은 예를 들어, 화학적 기계적 연마(CMP) 공정을 포함할 수 있으나, 이에 제한되는 것은 아니다. 이를 통해, 제1 관통 비아(115)의 돌출 부분은 제거될 수 있다. 이어서, 평탄화된 제1 반도체 기판(110)의 제2 면(110b) 및 제1 관통 비아(115)를 덮는 제1 후면 절연막(190)이 형성될 수 있다. 제1 후면 절연막(190)은 예를 들어, 화학 기상 증착법(Chemical Vapor Deposition; CVD에 의해 형성될 수 있으나, 이에 제한되는 것은 아니다.
도 19를 참조하면, 제1 관통 비아(115)와 접속되는 제1 후면 본딩 패드(195)를 형성한다.
예를 들어, 제1 후면 절연막(190)을 관통하여 제1 관통 비아(115)의 상면의 적어도 일부를 노출시키는 개구가 형성될 수 있다. 이어서, 상기 개구를 채우는 도전막이 형성될 수 있다. 상기 도전막을 형성하는 것은 예를 들어, 다마신(damascene) 공정에 의해 수행될 수 있으나, 이에 제한되는 것은 아니다.
이어서, 상기 도전막에 대한 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정은 예를 들어, 화학적 기계적 연마(CMP) 공정을 포함할 수 있으나, 이에 제한되는 것은 아니다. 이를 통해, 그 상면이 제1 후면 절연막(190)의 상면과 공면 상에 배치되는 제1 후면 본딩 패드(195)가 형성될 수 있다.
제1 후면 본딩 패드(195)는 예를 들어, 텅스텐(W), 알루미늄(Al), 및 구리(Cu) 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는, 제1 후면 본딩 패드(195)는 구리(Cu)를 포함할 수 있다.
이를 통해, 도 1을 이용하여 상술한 제1 반도체 칩(100)이 제조될 수 있다.
도 20을 참조하면, 제1 반도체 칩(100)과 제2 반도체 칩(200)을 본딩한다. 제2 반도체 칩(200)은 제1 반도체 칩(100)과 유사하게 제조될 수 있으므로, 이하에서 자세한 설명은 생략한다.
제1 반도체 칩(100)과 제2 반도체 칩(200)은 D2W(Die to Wafer) 방식에 의해 본딩될 수 있다. 예를 들어, 제1 반도체 칩(100)의 제1 전면 본딩 패드(172)는 제2 반도체 칩(200)의 제2 후면 본딩 패드(295)와 본딩될 수 있다. 이를 통해, 제1 반도체 칩(100)과 제2 반도체 칩(200)은 전기적으로 연결될 수 있다.
도 21 내지 도 23은 몇몇 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 20을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 참고적으로, 도 21은 도 14 이후의 단계를 설명하기 위한 중간 단계 도면이다.
도 21을 참조하면, 제1 테스트 패드(144)와 접속되는 제1 더미 패드(174)를 형성한다.
예를 들어, 도 14의 테스트 패드 개구(174t)를 채우는 도전막이 형성될 수 있다. 상기 도전막을 형성하는 것은 예를 들어, 다마신(damascene) 공정에 의해 수행될 수 있으나, 이에 제한되는 것은 아니다.
이어서, 상기 도전막에 대한 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정은 예를 들어, 화학적 기계적 연마(CMP) 공정을 포함할 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 제1 라이너막(162)은 상기 평탄화 공정에서 식각 저지막으로 이용될 수 있다. 이를 통해, 그 상면이 제1 라이너막(162)의 상면과 공면 상에 배치되는 제1 더미 패드(174)가 형성될 수 있다.
제1 더미 패드(174)는 예를 들어, 텅스텐(W), 알루미늄(Al), 및 구리(Cu) 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는, 제1 더미 패드(174)는 구리(Cu)를 포함할 수 있다.
도 22를 참조하면, 제1 라이너막(162) 및 제1 더미 패드(174) 상에 제2 층간 절연막(156) 및 제2 라이너막(164)을 차례로 형성한다. 제2 층간 절연막(156) 및 제2 라이너막(164)을 형성하는 것은 도 15를 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.
도 23을 참조하면, 제1 연결 패드(142)와 접속되는 제1 전면 본딩 패드(172)를 형성한다. 제1 전면 본딩 패드(172)를 형성하는 것은 도 16을 이용하여 상술한 것과 유사하므로, 이하에서 자세한 설명은 생략한다.
이어서, 도 17 내지 도 20을 이용하여 상술한 단계가 수행될 수 있다. 이를 통해, 도 4 내지 도 6을 이용하여 상술한 반도체 패키지가 제조될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제1 반도체 칩 110: 제1 반도체 기판
115: 제1 관통 비아 120: 제1 반도체 소자층
130: 제1 배선 구조체 132: 제1 배선간 절연막
134: 제1 배선 패턴 142: 제1 연결 패드
144: 제1 테스트 패드 152: 제1 패시베이션막
154: 제1 층간 절연막 156: 제2 층간 절연막
162: 제1 라이너막 164: 제2 라이너막
172: 제1 전면 본딩 패드 174: 제1 더미 패드
190: 제2 후면 절연막 195: 제1 후면 본딩 패드
200: 제2 반도체 칩 220: 제2 반도체 기판
225: 제2 관통 비아 220: 제2 반도체 소자층
230: 제2 배선 구조체 232: 제2 배선간 절연막
234: 제2 배선 패턴 242: 제2 연결 패드
244: 제2 테스트 패드 252: 제2 패시베이션막
254: 제3 층간 절연막 256: 제4 층간 절연막
262: 제3 라이너막 264: 제4 라이너막
272: 제2 전면 본딩 패드 274: 제2 더미 패드
290: 제2 후면 절연막 295: 제2 후면 본딩 패드

Claims (20)

  1. 서로 본딩되는 제1 반도체 칩 및 제2 반도체 칩을 포함하는 반도체 패키지로,
    상기 제1 반도체 칩은,
    서로 반대되는 제1 면 및 제2 면을 포함하는 제1 반도체 기판;
    상기 제1 반도체 기판의 상기 제1 면 상에 차례로 적층되는 제1 반도체 소자층 및 제1 배선 구조체;
    상기 제1 배선 구조체 상에, 상기 제1 배선 구조체와 각각 연결되는 제1 연결 패드 및 제1 테스트 패드; 및
    상기 제1 연결 패드와 접속되는 제1 전면 본딩 패드를 포함하고,
    상기 제2 반도체 칩은,
    제3 면 및 상기 제3 면과 반대되며 상기 제1 면과 대향하는 제4 면을 포함하는 제2 반도체 기판;
    상기 제2 반도체 기판의 상기 제3 면 상에 차례로 적층되는 제2 반도체 소자층 및 제2 배선 구조체; 및
    상기 제2 반도체 기판의 상기 제4 면 상에, 상기 제1 전면 본딩 패드와 본딩되는 제1 후면 본딩 패드를 포함하고,
    상기 제1 테스트 패드는 상기 제2 반도체 칩과 전기적으로 비연결되는, 반도체 패키지.
  2. 제 1항에 있어서,
    상기 제1 반도체 칩은, 상기 제1 배선 구조체 상에 차례로 적층되는 제1 층간 절연막, 제1 라이너막, 제2 층간 절연막 및 제2 라이너막을 더 포함하고,
    상기 제1 전면 본딩 패드는 상기 제1 층간 절연막, 상기 제1 라이너막, 상기 제2 층간 절연막 및 상기 제2 라이너막을 관통하여 상기 제1 연결 패드와 접속되는, 반도체 패키지.
  3. 제 2항에 있어서,
    상기 제2 반도체 칩은, 상기 제2 반도체 기판의 상기 제4 면 상에 상기 제2 라이너막과 본딩되는 후면 절연막을 더 포함하는, 반도체 패키지.
  4. 제 2항에 있어서,
    상기 제1 층간 절연막 및 상기 제2 층간 절연막은 각각 실리콘 산화막을 포함하고,
    상기 제1 라이너막 및 상기 제2 라이너막은 각각 실리콘 질화막을 포함하는, 반도체 패키지.
  5. 제 2항에 있어서,
    상기 제2 층간 절연막의 일부는 상기 제1 층간 절연막 및 상기 제1 라이너막을 관통하여 상기 제1 테스트 패드와 접촉하는, 반도체 패키지.
  6. 제 1항에 있어서,
    상기 제1 반도체 칩은, 상기 제1 테스트 패드와 접속되는 더미 패드를 더 포함하고,
    상기 제1 전면 본딩 패드의 상면의 높이는 상기 더미 패드의 상면의 높이보다 높은, 반도체 패키지.
  7. 제 1항에 있어서,
    상기 제1 반도체 칩은,
    상기 제1 반도체 기판의 상기 제2 면 상의 제2 후면 본딩 패드; 및
    상기 제1 반도체 기판을 관통하여 상기 제1 배선 구조체와 상기 제2 후면 본딩 패드를 연결하는 관통 비아를 더 포함하는, 반도체 패키지.
  8. 제 1항에 있어서,
    상기 제2 반도체 칩은, 상기 제2 반도체 기판을 관통하여 상기 제2 배선 구조체와 상기 제1 후면 본딩 패드를 연결하는 관통 비아를 더 포함하는, 반도체 패키지.
  9. 서로 반대되는 제1 면 및 제2 면을 포함하는 반도체 기판;
    상기 반도체 기판의 상기 제1 면 상에 차례로 적층되는 반도체 소자층 및 배선 구조체;
    상기 배선 구조체의 상면 상에, 상기 배선 구조체와 연결되는 연결 패드;
    상기 배선 구조체의 상면 상에, 상기 연결 패드로부터 이격되며 상기 배선 구조체와 연결되는 테스트 패드;
    상기 배선 구조체의 상면 상에 차례로 적층되는 제1 라이너막 및 제2 라이너막;
    상기 제1 라이너막 및 상기 제2 라이너막을 관통하여 상기 연결 패드를 노출시키는 연결 패드 개구;
    상기 제1 라이너막을 관통하여 상기 테스트 패드를 노출시키며, 상기 제2 라이너막을 비관통하는 테스트 패드 개구; 및
    상기 연결 패드 개구 내에 상기 연결 패드와 접속되는 전면 본딩 패드를 포함하는, 반도체 패키지.
  10. 제 9항에 있어서,
    상기 배선 구조체와 상기 제1 라이너막 사이에 개재되는 제1 층간 절연막; 및
    상기 제1 라이너막과 상기 제2 라이너막 사이에 개재되는 제2 층간 절연막을 더 포함하되,
    상기 제1 층간 절연막 및 상기 제2 층간 절연막은 각각 실리콘 산화막을 포함하고,
    상기 제1 라이너막 및 상기 제2 라이너막은 각각 실리콘 질화막을 포함하는, 반도체 패키지.
  11. 제 10항에 있어서,
    상기 제1 라이너막은 SiN막을 포함하고,
    상기 제2 라이너막은 SiCN막을 포함하는, 반도체 패키지.
  12. 제 9항에 있어서,
    상기 연결 패드 및 상기 테스트 패드는 각각 알루미늄(Al)을 포함하고,
    상기 전면 본딩 패드는 구리(Cu)를 포함하는, 반도체 패키지.
  13. 제 9항에 있어서,
    상기 전면 본딩 패드의 상면은 상기 제2 라이너막의 상면과 공면 상에 배치되는, 반도체 패키지.
  14. 제 9항에 있어서,
    상기 테스트 패드 개구 내에 상기 테스트 패드와 접속되는 더미 패드를 더 포함하되,
    상기 더미 패드의 상면은 상기 제1 라이너막의 상면과 공면 상에 배치되는, 반도체 패키지.
  15. 제 9항에 있어서,
    상기 반도체 기판의 상기 제2 면을 덮는 후면 절연막;
    상기 반도체 기판의 상기 제2 면 상에, 상기 후면 절연막으로부터 노출되는 후면 본딩 패드; 및
    상기 반도체 기판을 관통하여 상기 배선 구조체와 상기 후면 본딩 패드를 연결하는 관통 비아를 더 포함하는, 반도체 패키지.
  16. 제 9항에 있어서,
    상기 테스트 패드의 폭은 상기 연결 패드의 폭보다 큰, 반도체 패키지.
  17. 제 9항에 있어서,
    상기 테스트 패드의 상면은 홈을 포함하는, 반도체 패키지.
  18. 베이스 기판; 및
    상기 베이스 기판 상에 차례로 적층되는 복수의 반도체 칩들을 포함하되,
    각각의 상기 반도체 칩들은,
    상기 베이스 기판의 상면과 대향하는 제1 면 및 상기 제1 면과 반대되는 제2 면을 포함하는 반도체 기판과,
    상기 반도체 기판의 상기 제1 면 상에 차례로 적층되는 반도체 소자층 및 배선 구조체와,
    상기 배선 구조체와 각각 연결되며, 상기 배선 구조체로부터 각각 노출되는 연결 패드 및 테스트 패드와,
    상기 연결 패드와 접속되며 상기 테스트 패드와 비접속되는 전면 본딩 패드와,
    상기 반도체 기판의 상기 제2 면 상의 후면 본딩 패드와,
    상기 반도체 기판을 관통하여 상기 배선 구조체와 상기 후면 본딩 패드를 연결하는 관통 비아를 포함하는, 반도체 패키지.
  19. 제 18항에 있어서,
    상기 복수의 반도체 칩들은 서로 본딩되는 제1 반도체 칩 및 제2 반도체 칩을 포함하고,
    상기 제1 반도체 칩의 상기 전면 본딩 패드는 상기 제2 반도체 칩의 상기 후면 본딩 패드와 본딩되고,
    상기 제1 반도체 칩의 상기 테스트 패드는 상기 제2 반도체 칩과 전기적으로 비연결되는, 반도체 패키지.
  20. 서로 반대되는 제1 면 및 제2 면을 포함하는 제1 반도체 기판을 제공하고,
    상기 제1 반도체 기판의 상기 제1 면 상에, 제1 반도체 소자층 및 제1 배선 구조체를 차례로 형성하고,
    상기 제1 배선 구조체 상에, 상기 제1 배선 구조체와 각각 연결되는 제1 연결 패드 및 제1 테스트 패드를 형성하고,
    상기 제1 배선 구조체, 상기 제1 연결 패드 및 상기 제1 테스트 패드 상에 제1 라이너막을 형성하고,
    상기 제1 라이너막을 관통하여 상기 제1 테스트 패드를 노출시키는 테스트 패드 개구를 형성하고,
    상기 제1 라이너막 상에 제2 라이너막을 형성하고,
    상기 제1 라이너막 및 상기 제2 라이너막을 관통하여 상기 제1 연결 패드와 접속되는 전면 본딩 패드를 형성하는 것을 포함하는, 반도체 패키지의 제조 방법.
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