KR102495587B1 - 관통 비아 구조체를 갖는 반도체 소자 - Google Patents

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Abstract

관통 비아 구조체를 갖는 반도체 소자를 제공한다. 이 반도체 소자는 서로 대향하는 제1 면 및 제2 면을 갖는 반도체 기판, 상기 반도체 기판의 제1 면 상의 전면 절연 층, 상기 반도체 기판의 상기 제2 면 상의 후면 절연 층, 상기 후면 절연 층, 상기 반도체 기판 및 상기 전면 절연 층을 관통하는 관통 비아 구조체, 상기 관통 비아 구조체의 측면 상의 비아 절연 층, 및 상기 전면 절연 층을 관통하는 콘택 구조체를 포함한다. 상기 관통 비아 구조체는 제1 영역 및 상기 제1 영역 상의 제2 영역을 포함하고, 상기 제2 영역은 상기 제1 영역 보다 제1 원소를 더 포함한다.

Description

관통 비아 구조체를 갖는 반도체 소자{Semiconductor Device Having a Through Via Structure}
본 발명의 기술적 사상은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히 관통 비아 구조체를 갖는 반도체 소자에 관한 것이다.
복수의 반도체 칩들을 적층시키는 3차원 패키징 기술을 이용하여 반도체 패키지를 개발하고 있다. 복수의 반도체 칩들을 적층시키기 위하여 TSV(Throgh-Silicon-Via)를 이용하는 방법이 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 관통 비아 구조체를 갖는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 신뢰성을 향상시킬 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 관통 비아 구조체를 형성하면서 발생하는 콘택 구조체의 오염 문제를 해결할 수 있는 방법 및 이러한 방법에 의해 형성된 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 전기적으로 절연되며 서로 인접하는 콘택 구조체와 배선 구조체 사이의 누설전류를 방지할 수 있는 반도체 소자를 제공하는데 있다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 양태에 따른 반도체 소자를 제공한다. 이 반도체 소자는 서로 대향하는 제1 면 및 제2 면을 갖는 반도체 기판, 상기 반도체 기판의 제1 면 상의 전면 절연 층, 상기 반도체 기판의 상기 제2 면 상의 후면 절연 층, 상기 후면 절연 층, 상기 반도체 기판 및 상기 전면 절연 층을 관통하는 관통 비아 구조체, 상기 관통 비아 구조체의 측면 상의 비아 절연 층, 및 상기 전면 절연 층을 관통하는 콘택 구조체를 포함한다. 상기 관통 비아 구조체는 제1 영역 및 상기 제1 영역 상의 제2 영역을 포함하고, 상기 제2 영역은 상기 제1 영역 보다 제1 원소를 더 포함한다.
일 실시 예에서, 상기 전면 절연 층 상의 금속간 절연 층; 상기 금속간 절연 층을 관통하며 상기 관통 비아 구조체와 전기적으로 연결되는 비아 패드; 및 상기 금속간 절연 층을 관통하며 상기 콘택 구조체와 전기적으로 연결되는 배선 구조체를 더 포함할 수 있다.
일 실시 예에서, 상기 비아 패드 및 상기 배선 구조체는 동일한 물질로 형성되고, 상기 비아 패드 및 상기 배선 구조체의 상부면들은 동일 평면에 배치될 수 있다.
일 실시 예에서, 상기 비아 패드는 상기 관통 비아 구조체와 중첩하는 부분과 상기 관통 비아 구조체와 중첩하지 않는 부분을 포함하고, 상기 관통 비아 구조체와 중첩하지 않는 부분의 하부면은 상기 전면 하부 절연 층의 상부면 보다 낮은 레벨에 배치될 수 있다.
일 실시 예에서, 상기 비아 패드는 상기 관통 비아 구조체의 상부면 전체를 덮을 수 있다.
일 실시 예에서, 상기 비아 패드는 라인 부분들, 및 상기 라인 부분들의 끝 부분들을 연결하는 연결 부분을 포함하되, 상기 비아 패드의 상기 라인 부분들은 상기 관통 비아 구조체의 상부면을 가로지르며 상기 전면 하부 절연 층 상으로 연장되고, 상기 비아 패드의 상기 연결 부분은 상기 전면 하부 절연 층 상에 배치될 수 있다.
일 실시 예에서, 상기 비아 패드 상의 연결 배선을 더 포함하되, 상기 연결 배선은 상기 비아 패드의 상기 연결 부분과 전기적으로 연결될 수 있다.
일 실시 예에서, 상기 배선 구조체는 상기 콘택 구조체의 상부면과 중첩하는 측면과 상기 콘택 구조체의 상부면과 중첩하지 않는 측면을 가질 수 있다.
일 실시 예에서, 상기 금속간 절연 층과 상기 전면 절연 층 사이의 중간 절연 층을 더 포함할 수 있다.
일 실시 예에서, 상기 도우프트 영역은 제2 원소 및 제3 원소를 더 포함하되, 상기 제1 원소는 "Si(silicon)" 원소이고, 상기 제2 원소는 "N(nitrogen)" 원소이고, 상기 제3 원소는 "O(oxgen)" 원소일 수 있다.
일 실시 예에서, 상기 관통 비아 구조체의 상부면은 상기 전면 하부 절연 층의 하부면 보다 높을 수 있다.
본 발명의 기술적 사상의 다른 양태에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판의 제1 면 상의 전면 하부 절연 층, 상기 반도체 기판 및 상기 전면 하부 절연 층을 관통하는 관통 비아 구조체, 및 상기 관통 비아 구조체의 측면 상의 비아 절연 층을 포함한다. 상기 관통 비아 구조체는 제1 영역 및 상기 제1 영역 상의 제2 영역을 포함하고, 상기 관통 비아 구조체의 상기 제2 영역은 상기 반도체 기판의 상기 제1 면 보다 높은 레벨에 배치되면서 상기 제1 영역 보다 제1 원소를 더 포함한다.
일 실시 예에서, 상기 제2 영역은 상기 제1 영역 보다 제2 원소 및 제3 원소를 더 포함하되, 상기 제1 원소는 "Si(silicon)" 원소이고, 상기 제2 원소는 "N(nitrogen)" 원소이고, 상기 제3 원소는 "O(oxgen)" 원소일 수 있다.
일 실시 예에서, 상기 제2 영역 내에서 상기 "O" 원소의 함량은 상기 "N" 원소의 함량 보다 높을 수 있다.
일 실시 예에서, 상기 전면 절연 층을 관통하는 콘택 구조체; 상기 전면 절연 층 상의 금속간 절연 층; 상기 금속간 절연 층을 관통하며 상기 관통 비아 구조체와 전기적으로 연결되는 비아 패드; 및 상기 금속간 절연 층을 관통하며 상기 콘택 구조체와 전기적으로 연결되는 배선 구조체를 더 포함하되,상기 비아 패드는 상기 관통 비아 구조체의 상부면과 접촉하며 상기 관통 비아 구조체의 상부 영역의 측면을 덮을 수 있다.
본 발명의 기술적 사상의 또 다른 양태에 따른 반도체 소자를 제공한다. 이 반도체 소자는 서로 대향하는 제1 면 및 제2 면을 갖는 반도체 기판, 상기 반도체 기판의 상기 제1 면 상의 전면 하부 절연 층, 상기 반도체 기판의 상기 제2 면 상의 후면 절연 층, 상기 반도체 기판, 상기 전면 하부 절연 층 및 상기 후면 절연 층을 관통하는 관통 비아 구조체, 상기 관통 비아 구조체의 측면 상의 비아 절연 층, 상기 반도체 기판의 상기 제1 면 상에 배치되며 상기 전면 하부 절연 층 내에 배치되는 콘택 구조체, 상기 전면 하부 절연 층 상의 금속간 절연 층, 상기 금속간 절연 층을 관통하며 상기 관통 비아 구조체와 전기적으로 연결되는 비아 패드, 상기 금속간 절연 층을 관통하며 상기 콘택 구조체와 전기적으로 연결되는 배선 구조체를 포함한다. 상기 관통 비아 구조체는 제1 영역 및 상기 제1 영역 상의 제2 영역을 갖고, 상기 관통 비아 구조체의 상기 제2 영역은 상기 제1 영역 보다 제1 원소를 더 포함한다.
일 실시 예에서, 상기 배선 구조체는 상기 콘택 구조체의 상부면과 접촉하면서 상기 콘택 구조체의 상부 영역의 측면과 접촉할 수 있다.
일 실시 예에서, 상기 비아 패드는 상기 관통 비아 구조체의 상부면 및 상기 관통 비아 구조체의 상부 영역의 측면과 접촉할 수 있다.
일 실시 예에서, 상기 관통 비아 구조체는 상기 제1 영역 하부의 제3 영역을 더 포함하되, 상기 관통 비아 구조체의 상기 제3 영역은 상기 제1 영역을 구성하는 원소들과 다른 원소를 더 포함할 수 있다.
일 실시 예에서, 상기 반도체 기판의 상기 제1 면 상의 콘택 영역을 더 포함하되, 상기 콘택 구조체는 상기 콘택 영역과 전기적으로 연결될 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 실시 예들에 따르면, 관통 비아 구조체의 상부 표면 내에 도전성의 도우프트 영역을 형성할 수 있다. 이러한 관통 비아 구조체의 상부 표면 내의 도우프트 영역은 상기 관통 비아 구조체 내의 금속 물질이 다른 영역으로 확산되는 것을 방지하는 역할을 할 수 있다. 예를 들어, 상기 관통 비아 구조체를 구리 물질을 이용하여 형성하는 경우에, 상기 관통 비아 구조체의 상부 표면 내의 도우프트 영역은 상기 관통 비아 구조체 내의 구리 물질의 확산을 방지하는 역할을 할 수 있다.
본 발명의 기술적 사상의 실시 예들에 따르면, 관통 비아 구조체를 형성하면서 발생하는 콘택 구조체의 오염 문제를 해결할 수 있는 방법 및 이러한 방법에 의해 형성된 반도체 소자를 제공할 수 있다.
또한, 본 발명의 기술적 사상의 실시 예들에 따르면, 관통 비아 구조체를 채택하는 반도체 소자에서, 전기적으로 절연되며 서로 인접하는 콘택 구조체와 배선 구조체 사이의 누설전류를 방지할 수 있는 방법 및 이러한 방법에 의해 형성된 반도체 소자를 제공할 수 있다.
따라서, 반도체 소자의 신뢰성 및 수율을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 일 예를 나타낸 단면도이다.
도 2는 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 일부를 나타낸 부분 확대도이다.
도 3은 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 일부를 나타낸 탑 뷰이다.
도 4는 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 다른 예를 나타낸 단면도이다.
도 5는 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 단면도이다.
도 6은 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 단면도이다.
도 7은 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 단면도이다.
도 8은 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 단면도이다.
도 9는 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 단면도이다.
도 10은 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 단면도이다.
도 11은 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 단면도이다.
도 12는 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 일부를 나타낸 탑뷰이다.
도 13은 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 단면도이다.
도 14는 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 단면도이다.
도 15는 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 단면도이다.
도 16a 내지 도 16k는 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자 형성 방법의 일 예를 나타낸 단면도들이다.
도 17a 내지 도 17j는 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자 형성 방법의 다른 예를 나타낸 단면도들이다.
도 18a 내지 도 18d는 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자 형성 방법의 또 다른 예를 나타낸 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 기술적 사상의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
또한, "상부", "중간" 및 "하부" 등과 같은 용어는 구성요소들 사이에 있어서 상대적인 위치를 구별하기 위해 사용되는 것으로써, 이들 용어들에 의하여 본 발명의 기술적 사상이 한정되는 것은 아니다. 따라서, 이들 "상부", "중간" 및 "하부" 등과 같은 용어는 다른 용어, 예를 들어 "제1", "제2" 및 "제3" 등의 용어로 대체되어 명세서의 구성요소들을 설명하기 위하여 사용될 수도 있다.
"제1", "제2" 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 "제1 구성요소"는 "제2 구성요소"로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명의 기술적 사상을 한정하려는 의도가 아니다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 기술적 사상이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1 내지 도 11을 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 설명하기로 한다. 도 1, 및 도 4 내지 도 11에서, "TA"로 표시된 영역은 관통 비아 영역을 나타낼 수 있고, "MC1"으로 표시된 영역은 제1 회로 영역을 나타낼 수 있고, "MC2"로 표시된 영역은 제2 회로 영역을 나타낼 수 있다.
우선, 도 1, 도 2 및 도 3을 참조하여 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 일 예를 설명하기로 한다. 도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타낸 단면도이고, 도 2는 도 1에 도시된 관통 비아 구조체(45)의 일부분을 확대하여 나타낸 부분 확대도이고, 도 3은 도 1에 도시된 관통 비아 구조체(45)와 비아 패드(56)를 나타낸 탑 뷰(top view)이다.
도 1, 도 2 및 도 3을 참조하면, 제1 면(FS) 및 제2 면(BS)을 갖는 반도체 기판(3)이 제공될 수 있다. 상기 반도체 기판(3)은 실리콘 등과 같은 반도체 물질로 형성될 수 있다. 상기 반도체 기판(3)의 상기 제1 면(FS)은 전면일 수 있고, 상기 반도체 기판(3)의 상기 제2 면(BS)은 후면일 수 있다.
상기 반도체 기판(3)의 상기 제1 면(FS)에 제1 및 제2 콘택 영역들(9a, 9b)이 배치될 수 있다. 상기 제1 콘택 영역들(9a)은 상기 제1 회로 영역(MC1) 내에 배치될 수 있고, 상기 제2 콘택 영역(9b)은 상기 제2 회로 영역(MC2) 내에 배치될 수 있다.
일 예에서, 상기 제1 및 제2 콘택 영역들(9a, 9b)은 내부 회로를 구성하는 소자들의 콘택 영역들일 수 있다. 예를 들어, 상기 제1 및 제2 콘택 영역들(9a, 9b)은 트랜지스터들의 소스/드레인 영역들 및/또는 바디 콘택 영역들일 수 있고, 이러한 상기 제1 및 제2 콘택 영역들(9a, 9b)은 트렌치 소자분리 영역(6)에 의해 한정되는 반도체 기판의 활성 영역 내에 배치될 수 있다.
상기 반도체 기판(3)의 상기 제1 면(FS) 상에 전면 하부 절연 층(12)이 배치될 수 있다. 상기 전면 하부 절연 층(12)은 실리콘 산화물 계열의 절연성 물질로 형성될 수 있다. 상기 반도체 기판(3)의 상기 제2 면(BS) 상에 후면 절연 층(84)이 배치될 수 있다. 상기 후면 절연 층(84)은 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 관통 비아 영역(TA)에서, 상기 반도체 기판(3), 상기 전면 하부 절연 층(12) 및 상기 후면 절연 층(84)을 관통하는 비아 홀(27) 내에 비아 절연 층(30) 및 관통 비아 구조체(45)가 배치될 수 있다.
상기 비아 절연 층(30)은 상기 관통 비아 구조체(45)의 측면 상에 배치될 수 있다. 상기 비아 절연 층(30)은 실리콘 산화물 계열의 절연성 물질로 형성될 수 있다.
상기 관통 비아 구조체(45)의 상부면은 상기 전면 하부 절연 층(12)의 상부면과 다른 평면에 배치될 수 있다. 예를 들어, 상기 반도체 기판(3)의 상기 제1 면(FS)을 기준으로 하였을 때, 상기 관통 비아 구조체(45)의 상부면은 상기 전면 하부 절연 층(12)의 상부면 보다 높은 레벨에 배치될 수 있다.
상기 관통 비아 구조체(45)의 상부면은 상기 비아 절연 층(30)의 상부면과 다른 평면에 배치될 수 있고, 상기 관통 비아 구조체(45)의 하부면은 상기 비아 절연 층(30)의 하부면과 동일 평면에 배치될 수 있다. 상기 반도체 기판(3)의 상기 제1 면(FS)을 기준으로 하였을 때, 상기 관통 비아 구조체(45)의 상부면은 상기 비아 절연 층(30)의 상부면 보다 높을 수 있다.
상기 관통 비아 구조체(45)는 비아 도전성 패턴(39), 상기 비아 도전성 패턴(39)의 측면 상의 비아 배리어 패턴(33), 및 상기 비아 도전성 패턴(39)와 상기 비아 배리어 패턴(33) 사이의 비아 씨드 패턴(36)을 포함할 수 있다.
상기 관통 비아 구조체(45)는 상부 표면 내에 "A" 원소가 도핑되어 형성된 도우프트 영역을 포함할 수 있다. 상기 관통 비아 구조체(45)에서, 상기 "A" 원소가 도핑되지 않은 영역을 제1 영역(40)으로 명명하고, 상기 "A" 원소가 도핑되어 형성된 도우프트 영역을 제2 영역(45a)으로 명명할 수 있다. 상기 제2 영역(45a)은 상기 제1 영역(40) 상에 배치되며 상기 제1 영역(40) 보다 상기 "A" 원소를 더 포함할 수 있다.
일 예에서, 상기 "A" 원소는 제1 원소, 제2 원소 또는 제3 원소 중 어느 하나의 원소 또는 둘 이상의 원소들을 포함할 수 있다. 예를 들어, 상기 제1 원소는 "Si(silicon)"원소일 수 있고, 상기 제2 원소는 "O(oxygen)" 원소일 수 있고, 상기 제3 원소는 "N(nitrogen)" 원소일 수 있다.
상기 관통 비아 구조체(45)의 상기 제1 영역(40)은 상기 제1 비아 도전성 패턴(39), 상기 비아 배리어 패턴(33) 및 상기 비아 씨드 패턴(36)이 상기 "A" 원소로 도핑되지 않은 영역일 수 있다. 그리고, 상기 관통 비아 구조체(45)의 상기 제2 영역(45a)은 상기 제1 비아 도전성 패턴(39), 상기 비아 배리어 패턴(33) 및 상기 비아 씨드 패턴(36)이 상기 "A" 원소로 도핑되어 형성되는 도우프트 영역(39a, 33a, 36a)을 포함할 수 있다.
상기 비아 도전성 패턴(39)은 제1 금속 물질로 형성될 수 있고, 상기 비아 도전성 패턴(39)의 도우프트 영역(39a)은 상기 제1 금속 물질 내에 상기 "A" 원소가 도핑되어 형성된 물질로 형성될 수 있다. 예를 들어, 상기 비아 도전성 패턴(39)는 Cu 물질로 형성될 수 있고, 상기 비아 도전성 패턴(39)의 상기 도우프트 영역(39a)은 Cu 물질 내에 "Si(silicon)", "O(oxygen)" 또는 "N(nitrogen)" 중 어느 하나의 원소 또는 둘 이상의 원소가 도핑되어 형성될 수 있다. 예를 들어, 상기 비아 도전성 패턴(39)의 상기 도우프트 영역(39a)은 Cu 물질 내에 "Si" 및 "O"이 도핑된 도전성 물질로 형성되거나, Cu 물질 내에 "Si" 및 "N"이 도핑된 도전성 물질로 형성되거나, 또는 Cu 물질 내에 "Si", "N" 및 "O"이 도핑된 물질로 형성될 수 있다. 예를 들어, 상기 비아 도전성 패턴(39)의 상기 도우프트 영역(39a)은 CuSiO 물질, CuSiN, 또는 CuSiON 물질 중 어느 하나 또는 둘 이상의 물질로 형성될 수 있다.
일 예에서, 상기 비아 도전성 패턴(39)의 상기 도우프트 영역(39a) 내에서 "산소(O)" 원소는 "질소(N)" 원소 보다 많을 수 있다.
상기 관통 비아 구조체(45)의 상기 제2 영역(45a), 즉 도우프트 영역은 상기 비아 도전성 패턴(39)의 구리 물질이 다른 영역으로 확산되는 것을 방지하는 역할을 할 수 있다.
상기 비아 배리어 패턴(33)은 Ta, TaN, Ru, Co, Mn, TiN, Ti/TiN, WN, Ni 또는 NiB 중 어느 하나 또는 이들의 조합으로 형성될 수 있다. 상기 비아 씨드 패턴(36)은 상기 비아 도전성 패턴(39)를 전해 도금 방법으로 형성할 때 이용할 수 있는 씨드 물질로 형성될 수 있다. 예를 들어, 상기 비아 씨드 패턴(36)은 구리 씨드 층으로 형성될 수 있다.
일 예에서, 상기 전면 하부 절연 층(12)은 상부 표면 내에 배치된 절연성의 도우프트 영역(12a)을 포함할 수 있다. 상기 전면 하부 절연 층(12)은 실리콘 산화 물질(silicon oxide material)로 형성될 수 있고, 상기 절연성의 도우프트 영역(12a)은 SiON 물질(SiON material)로 형성될 수 있다.
상기 전면 하부 절연 층(12)을 관통하는 제1 및 제2 콘택 구조체들(19, 20)이 배치될 수 있다. 상기 제1 콘택 구조체들(19)은 상기 제1 회로 영역(MC1) 내에 배치되며 상기 제1 콘택 영역들(9a)과 전기적으로 연결 수 있다. 상기 제2 콘택 구조체(20)는 상기 제2 회로 영역(MC2) 내에 배치되며 상기 제2 콘택 영역(9b)과 전기적으로 연결 수 있다.
상기 제1 및 제2 콘택 구조체들(19, 20)의 각각은 콘택 플러그(15) 및 상기 콘택 플러그(15)의 바닥면 및 측면을 덮는 콘택 배리어 층(14)을 포함할 수 있다. 상기 콘택 배리어 층(14)은 금속 질화물(예를 들어, TiN 등)로 형성될 수 있고, 상기 콘택 플러그(15)는 금속 물질(예를 들어, W 등)로 형성될 수 있다.
일 예에서, 상기 관통 비아 구조체(45)은 상기 제1 및 제2 콘택 구조체들(19, 20)과 다른 종류의 금속 물질을 포함할 수 있다. 예를 들어, 상기 관통 비아 구조체(45)의 상기 비아 도전성 패턴(39)은 구리 물질로 형성될 수 있고, 상기 제1 및 제2 콘택 구조체들(19, 20)의 상기 콘택 플러그들(15)은 텅스텐 물질로 형성될 수 있다.
일 예에서, 상기 제1 및 제2 콘택 구조체들(19, 20)의 각각은 상부 표면 내에 형성되는 도우프트 영역(19a)을 포함할 수 있다. 상기 제1 및 제2 콘택 구조체들(19, 20)의 상기 도우프트 영역(19)은 상기 콘택 플러그(15) 및 상기 콘택 배리어 층(14)이 상기 "A" 원소가 도핑되어 형성된 영역일 수 있다. 예를 들어, 상기 제1 및 제2 콘택 구조체들(19, 20)의 상기 도우프트 영역(19)은 실리콘 및/또는 질소 등과 같은 원소로 도핑되어 형성된 영역일 수 있다.
상기 전면 하부 절연 층(12) 상에 제1 금속간 절연 층(47)이 배치될 수 있다. 상기 제1 금속간 절연 층(47)은 실리콘 산화물 계열의 절연성 물질, 예를 들어 실리콘 산화물로 형성될 수 있다. 상기 제1 금속간 절연 층(45)은 상기 전면 하부 절연 층(12)과 접촉할 수 있다. 상기 제1 금속간 절연 층(45)은 상기 전면 하부 절연 층(12)의 상기 도우프트 영역(12a)과 접촉할 수 있다.
상기 제1 금속간 절연 층(47)을 관통하는 비아 패드(56) 및 배선 구조체들(58, 59, 60)이 배치될 수 있다. 상기 비아 패드(56) 및 상기 배선 구조체들(58, 59, 60)은 동일한 물질로 형성될 수 있으며, 동일 평면에 배치되는 상부면들을 가질 수 있다.
일 예에서, 상기 비아 패드(56), 및 상기 배선 구조체들(58, 59, 60)은 상기 전면 하부 절연 층(12) 내의 상기 절연성의 도우프트 영역(12a)을 관통할 수 있다. 상기 비아 패드(56), 및 상기 배선 구조체들(58, 59, 60)의 각각은 도전성 물질 층(55b) 및 상기 도전성 물질 층(55b)의 바닥면 및 측면을 덮는 도전성 배리어 층(55a)을 포함할 수 있다.
상기 비아 패드(56)는 상기 관통 비아 구조체(45)와 전기적으로 연결될 수 있다. 상기 비아 패드(56)는 상기 관통 비아 구조체(45) 보다 큰 폭을 가질 수 있다.
일 예에서, 상기 비아 패드(56)는 상기 관통 비아 구조체(45)의 상부면 전체를 덮으면서 상기 관통 비아 구조체(45)의 상부 영역의 측면을 덮을 수 있다. 상기 비아 패드(56)는 상기 관통 비아 구조체(45)의 상부면과 접촉하면서 상기 관통 비아 구조체(45)의 상부 영역의 측면과 접촉할 수 있다. 상기 비아 패드(56)는 상기 관통 비아 구조체(45)의 상기 제2 영역(45a)의 상부면 및 측면을 덮으면서 상기 관통 비아 구조체(45)의 상기 제1 영역(40)의 상부 측면을 덮을 수 있다.
상기 비아 패드(56)는 상기 관통 비아 구조체(45)와 중첩하는 부분과 상기 관통 비아 구조체와 중첩하지 않는 부분을 포함할 수 있다. 상기 비아 패드(56)에서, 상기 관통 비아 구조체(56)와 중첩하지 않는 부분의 하부면은 상기 전면 하부 절연 층(12)의 상부면 보다 낮은 레벨에 배치될 수 있다. 상기 비아 패드(56)에서, 상기 관통 비아 구조체(45)의 상부 측면을 덮는 부분의 바닥은 상기 전면 하부 절연 층(12)의 상부면 보다 상기 반도체 기판(1)의 상기 제1 면(FS)에 가까울 수 있다. 상기 비아 패드(56)의 가장자리 부분의 하부면은 상기 전면 하부 절연 층(12)의 상부면 보다 낮은 레벨에 배치될 수 있다. 상기 비아 패드(56)의 가장자리 부분의 하부면은 상기 제1 및 제2 콘택 구조체들(19, 20)의 상부면 보다 낮은 레벨에 배치될 수 있다.
상기 배선 구조체들(58, 59, 60)은 상기 제1 콘택 구조체들(19)과 전기적으로 연결되는 한 쌍의 제1 배선 구조체들(58)과, 상기 한 쌍의 배선 구조체들(58) 사이를 지나며 상기 제1 콘택 구조체들(19)과 전기적으로 절연되는 중간 배선 구조체(59)를 포함할 수 있다. 또한, 상기 배선 구조체들(58, 59, 60)은 상기 제2 콘택 구조체(20)와 전기적으로 연결될 수 있는 제2 배선 구조체(60)를 포함할 수 있다.
상기 제1 배선 구조체들(58)은 상기 제1 콘택 구조체들(19)의 측면들과 수직 정렬되지 않는 측면들을 가질 수 있다. 예를 들어, 상기 제1 배선 구조체들(58)은 상기 제1 콘택 구조체들(19)의 상부면과 중첩하는 측면과 상기 제1 콘택 구조체들(19)의 상부면과 중첩하지 않는 측면을 가질 수 있다. 상기 제2 배선 구조체(60)는 상기 제2 콘택 구조체(19) 보다 큰 폭을 가지면서 상기 제2 콘택 구조체(19)의 상부면을 덮고 상기 제2 콘택 구조체(19)의 측면 일부를 덮을 수 있다.
상기 전면 하부 절연 층(12)과 상기 제1 금속간 절연 층(47)은 산화물 계열의 물질로 형성될 수 있기 때문에 안정적인 접촉을 할 수 있다. 이에 따라, 상기 제1 콘택 구조체들(19)과 상기 중간 배선 구조체(59) 사이에서의 유전체 브레이크 다운(dielectric breakdown) 열화를 방지할 수 있다. 따라서, 상기 제1 콘택 구조체들(19)과 상기 중간 배선 구조체(59) 사이에서 발생할 수 있는 누설을 방지할 수 있으므로, 반도체 소자의 신뢰성을 향상시킬 수 있다.
상기 비아 패드(56), 상기 배선 구조체들(58, 59, 60), 및 상기 제1 금속간 절연 층(47) 상에 차례로 적층된 제1 절연성 배리어 층(62) 및 제2 금속간 절연 층(64)이 배치될 수 있다. 상기 제2 금속간 절연 층(64)은 실리콘 산화물 계열의 절연성 물질로 형성될 수 있다.
상기 제1 절연성 배리어 층(62)은 실리콘 질화물, 실리콘 탄소 질화물 또는 SiCON 으로 형성될 수 있다. 상기 제1 절연성 배리어 층(62)은 상기 도전성 물질 층(55b)을 구리 물질로 형성하는 경우에, 상기 도전성 물질 층(55b)의 구리 물질이 다른 영역으로 확산되는 것을 방지하는 역할을 할 수 있다.
상기 제2 금속간 절연 층(64) 내에 듀얼 다마신 배선 구조의 연결 배선들(67, 68)이 배치될 수 있다. 상기 연결 배선들(67, 68)은 상기 제1 절연성 배리어 층(62)을 관통하며 상기 비아 패드(56)와 상기 배선 구조체들(58, 59, 60)을 전기적으로 연결할 수 있다. 예를 들어, 상기 연결 배선들(67, 68) 중 어느 하나의 연결 배선(67)은 상기 비아 패드(56)와 상기 제1 배선 구조체(58)를 전기적으로 연결할 수 있다.
상기 연결 배선들(67, 68)의 각각은 배선 물질 층(66b) 및 상기 배선 물질 층(66b)의 하부면 및 측면을 덮는 배선 배리어 층(66a)을 포함할 수 있다. 상기 배선 물질 층(66b)은 텅스텐 또는 구리 등과 같은 금속 물질로 형성될 수 있고, 상기 배선 배리어 층(66a)은 TiN 또는 TaN 등과 같은 금속 질화물로 형성될 수 있다.
상기 연결 배선들(67, 68) 및 상기 제2 금속간 절연 층(64) 상에 차례로 적층된 제2 절연성 배리어 층(70) 및 전면 상부 절연 층(72)이 배치될 수 있다. 상기 제2 절연성 배리어 층(70)은 실리콘 질화물, 실리콘 탄소 질화물 또는 SiCON 으로 형성될 수 있다. 상기 제2 절연성 배리어 층(70)은 상기 배선 물질 층(66b)을 구리 물질로 형성하는 경우에, 상기 도전성 물질 층(66b)의 구리 물질이 다른 영역으로 확산되는 것을 방지하는 역할을 할 수 있다. 상기 전면 상부 절연 층(72)은 실리콘 산화물 계열의 절연성 물질로 형성될 수 있다.
상기 전면 상부 절연 층(72) 및 상기 제2 절연성 배리어 층(70)을 관통하며 상기 연결 배선(67)과 전기적으로 연결되는 콘택 플러그(74)가 배치될 수 있다. 상기 콘택 플러그(74) 상에 전면 패드(76)가 배치될 수 있다.
상기 전면 패드(76) 및 상기 전면 상부 절연 층(72)을 덮는 전면 보호 층(78)이 배치될 수 있다. 상기 전면 보호 층(78)은 폴리 이미드 또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 전면 보호 층(78)을 관통하며 상기 전면 패드(76)와 전기적으로 연결되는 전면 도전성 패턴(81)이 배치될 수 있다.
상기 전면 도전성 패턴(81)은 제1 전면 도전성 패턴(80a) 및 상기 제1 전면 도전성 패턴(80a) 상의 제2 전면 도전성 패턴(80b)을 포함할 수 있다.
일 예에서, 상기 전면 도전성 패턴(81)은 전면 범프 또는 전면 솔더 볼을 포함할 수 있다.
상기 반도체 기판(3)의 상기 제2 면(BS)으로부터 돌출된 상기 관통 비아 구조체(45)를 덮는 후면 도전성 패턴(96)이 배치될 수 있다.
상기 후면 도전성 패턴(96)은 상기 관통 비아 구조체(45) 보다 큰 폭을 가지면서 상기 관통 비아 구조체(45)의 하부면을 덮을 수 있다. 상기 후면 도전성 패턴(96)은 제1 후면 도전성 패턴(95a) 및 상기 제1 후면 도전성 패턴(95a) 상의 제2 후면 도전성 패턴(95b)을 포함할 수 있다. 상기 후면 도전성 패턴(96)은 후면 범프일 수 있다.
다음으로, 도 4를 참조하여 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 다른 예를 설명하기로 한다.
도 4를 참조하면, 도 1을 참조하여 설명한 것과 같은 상기 반도체 기판(3), 상기 전면 하부 절연 층(12), 상기 후면 절연 층(84), 상기 관통 비아 구조체(45) 및 상기 제1 및 제2 콘택 구조체들(19, 20)이 배치될 수 있다.
상기 전면 하부 절연 층(12) 상에 제1 금속간 절연 층(47)이 배치될 수 있다. 상기 제1 금속간 절연 층(47)은 실리콘 산화물 계열의 절연성 물질로 형성될 수 있다.
상기 제1 금속간 절연 층(47)을 관통하는 상기 비아 패드(56), 상기 제1 배선 구조체들(58), 상기 제2 배선 구조체(60)이 배치될 수 있다.
상기 비아 패드(56), 및 상기 배선 구조체들(58, 59, 60)의 각각은, 도 1을 참조하여 설명한 것과 같은, 상기 도전성 물질 층(55b) 및 상기 도전성 물질 층(55b)의 바닥면 및 측면을 덮는 상기 도전성 배리어 층(55a)을 포함할 수 있다. 도 1에서 설명한 것과 같이, 상기 비아 패드(56)는 상기 관통 비아 구조체(45)와 전기적으로 연결될 수 있고, 상기 제1 배선 구조체들(58)은 상기 제1 콘택 구조체들(19)과 전기적으로 연결될 수 있고, 상기 중간 배선 구조체(59)는 상기 제1 배선 구조체들(58) 사이에 배치될 수 있고, 상기 제2 배선 구조체(60)는 상기 제2 콘택 구조체(19)와 전기적으로 연결될 수 있다.
상기 비아 패드(56), 및 상기 배선 구조체들(58, 59, 60)은 서로 동일한 금속 물질로 형성될 수 있고, 이러한 금속 물질의 상부 표면 내에 "Si(silicon)", "O(oxygen)" 또는 "N(nitrogen)" 중 어느 하나 또는 둘 이상의 원소가 도핑된 도전성의 도우프트 영역(57)을 포함할 수 있다. 예를 들어, 상기 비아 패드(56), 및 상기 배선 구조체들(58, 59, 60)은 구리 물질로 형성되는 상기 도전성 물질 층(55b)의 상부 표면 내에 "Si(silicon)", "O(oxygen)" 또는 "N(nitrogen)" 중 어느 하나 또는 둘 이상의 원소가 도핑된 상기 도우프트 영역(57)을 포함할 수 있다.
상기 제1 금속간 절연 층(47)은 상부 표면 내에 형성된 절연성의 도우프트 영역(47a)을 포함할 수 있다. 상기 제1 금속간 절연 층(47)은 실리콘 산화물로 형성될 수 있고, 상기 제1 금속간 절연 층(47)의 상기 도우프트 영역(47a)은 SiON 물질로 형성될 수 있다.
상기비아 패드(56), 상기 배선 구조체들(58, 59, 60), 및 상기 제1 금속간 절연 층(47) 상에 제2 금속간 절연 층(64)이 배치될 수 있다. 상기 제2 금속간 절연 층(64)은 실리콘 산화물 계열의 절연성 물질로 형성될 수 있다.
상기 제2 금속간 절연 층(64) 내에 듀얼 다마신 배선 구조의 연결 배선들(67, 68)이 배치될 수 있다. 상기 연결 배선들(67, 68)은 상기 제1 절연성 배리어 층(62)을 관통하며 상기 비아 패드(56), 상기 배선 구조체들(58, 59, 60)을 전기적으로 연결할 수 있다.
상기 연결 배선들(67, 68)의 각각은 배선 물질 층(66b) 및 상기 배선 물질 층(66b)의 하부면 및 측면을 덮는 배선 배리어 층(66a)을 포함할 수 있다. 상기 배선 물질 층(66b)은 텅스텐 또는 구리 등과 같은 금속 물질로 형성될 수 있고, 상기 배선 배리어 층(66a)은 TiN 또는 TaN 등과 같은 금속 질화물로 형성될 수 있다.
상기 연결 배선들(67, 68)은 상부 표면 내에 "Si(silicon)", "O(oxygen)" 또는 "N(nitrogen)" 중 어느 하나 또는 둘 이상의 원소가 도핑되어 형성된 도전성의 도우프트 영역들(69)을 포함할 수 있다. 상기 제2 금속간 절연 층(64)은 상부 표면 내에 절연성의 도우프트 영역(64a)을 포함할 수 있다. 상기 제2 금속간 절연 층(64)은 실리콘 산화물로 형성될 수 있고, 상기 제2 금속간 절연 층(64)의 상기 도우프트 영역(64a)은 SiON 물질로 형성될 수 있다.
상기 연결 배선들(67, 68) 및 상기 제2 금속간 절연 층(64) 상에 도 1을 참조하여 설명한 것과 같은 상기 전면 상부 절연 층(72), 상기 콘택 플러그(74), 상기 전면 패드(76), 상기 전면 보호 층(78) 및 상기 전면 도전성 패턴(81)이 배치될 수 있다. 또한, 도 1을 참조하여 설명한 것과 같은 상기 후면 도전성 패턴(96)이 배치될 수 있다.
다음으로, 도 5를 참조하여 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 또 다른 예를 설명하기로 한다.
도 5를 참조하면, 서로 대향하는 제1 면(FS) 및 제2 면(BS)을 갖는 반도체 기판(103)이 제공될 수 있다. 상기 반도체 기판(103)의 상기 제1 면(FS) 상에 콘택 영역들(109)이 배치될 수 있다.
일 예에서, 상기 콘택 영역들(109)은 내부 회로를 구성하는 소자들의 콘택 영역일 수 있다. 예를 들어, 상기 콘택 영역들(109)은 소스/드레인 영역 또는 바디 콘택 영역일 수 있고, 이러한 콘택 영역들(109)은 상기 반도체 기판(3)의 상기 제1 면(FS)에 형성되는 소자분리 영역(106)에 의해 한정되는 활성 영역들 내에 배치될 수 있다.
상기 반도체 기판(103)의 상기 제1 면(FS) 상에 전면 하부 절연 층(112)이 배치될 수 있고, 상기 반도체 기판(103)의 상기 제2 면(BS) 상에 후면 절연 층(184)이 배치될 수 있다.
상기 반도체 기판(103)을 관통하면서 상기 전면 하부 절연 층(112) 및 상기 후면 절연 층(184)을 관통하는 비아 홀(127) 내에 관통 비아 구조체(145) 및 비아 절연 층(130)이 배치될 수 있다. 상기 비아 절연 층(130)은 실리콘 산화물로 형성될 수 있고, 상기 관통 비아 구조체(145)의 측면을 둘러쌀 수 있다.
상기 관통 비아 구조체(145)는 비아 도전성 패턴(139) 및 상기 비아 도전성 패턴(139)의 측면 상의 비아 배리어 패턴(133)을 포함할 수 있다. 상기 관통 비아 구조체(145)는 상기 비아 도전성 패턴(139)와 상기 비아 배리어 패턴(133) 사이의 비아 씨드 패턴(136)을 포함할 수 있다. 상기 비아 도전성 패턴(139), 상기 비아 씨드 패턴(136) 및 상기 비아 배리어 패턴(133)은 도 1 및 도 2에서 설명한 상기 비아 도전성 패턴(39), 상기 비아 씨드 패턴(36) 및 상기 비아 배리어 패턴(33)과 동일한 물질로 형성될 수 있다.
상기 관통 비아 구조체(145)는 상부 표면 및/또는 하부 표면 내에 "A" 원소가 도핑되어 형성된 도전성의 도우프트 영역을 포함할 수 있다. 예를 들어, 상기 관통 비아 구조체(145)는 상기 "A" 원소가 도핑되지 않은 제1 영역(140), 상부 표면 내에 상기 "A" 원소가 도핑되어 형성된 제2 영역(145a), 및 하부 표면 내에 상기 "A" 원소가 도핑되어 형성된 제3 영역(145b)을 포함할 수 있다. 상기 "A" 원소는 "Si(silicon)", "O(oxygen)" 또는 "N(nitrogen)" 중 어느 하나 또는 둘 이상일 수 있다.
상기 관통 비아 구조체(145)에서, 상기 제2 영역(145a)은 상기 반도체 기판(3)의 상기 제1 면(FS)으로부터 돌출된 부분의 표면, 즉 상부 표면 내에 배치될 수 있고, 상기 제3 영역(145b)은 상기 반도체 기판(103)의 상기 제2 면(BS)으로부터 돌출된 부분의 표면, 즉 하부 표면 내에 배치될 수 있다.
상기 관통 비아 구조체(145)의 상기 제1 영역(140)은 도 1 및 도 2를 참조하여 설명한 상기 관통 비아 구조체(145)의 상기 제1 영역(40)과 동일한 금속 물질로 형성될 수 있고, 상기 관통 비아 구조체(145)의 상기 제2 영역(145a) 및/또는 상기 제3 영역(145b)은 도 1 및 도 2를 참조하여 설명한 상기 관통 비아 구조체(45)의 상기 제2 영역(45a)과 동일한 원소가 도핑된 금속 물질로 형성될 수 있다. 예를 들어, 상기 관통 비아 구조체(145)에서, 상기 제1 영역(140)은 구리 물질을 포함할 수 있고, 상기 제2 및 제3 영역들(145a, 145b)은 CuSiO 물질, CuSiN, 또는 CuSiON 물질 중 어느 하나 또는 둘 이상의 물질을 포함할 수 있다.
상기 전면 하부 절연 층(112)은 상기 반도체 기판(103)의 상기 제1 면(FS)으로부터 멀리 떨어진 상부 표면 내에 질소 및/또는 실리콘이 도핑된 절연성의 도우프트 영역(112a)을 포함할 수 있고, 상기 후면 하부 절연 층(184)은 상기 반도체 기판(103)의 상기 제2 면(BS)으로부터 멀리 떨어진 하부 표면 내에 질소 및/도는 실리콘이 도핑된 절연성의 도우프트 영역(184a)을 포함할 수 있다.
상기 전면 하부 절연 층(112)을 관통하며 상기 콘택 영역들(109)과 전기적으로 연결되는 콘택 구조체들(120)이 배치될 수 있다.
상기 콘택 구조체들(120)의 각각은 콘택 플러그(115), 상기 콘택 플러그(115)의 바닥면 및 측면을 덮는 콘택 배리어 층(114)을 포함할 수 있다. 상기 콘택 배리어 층(114)은 금속 질화물(예를 들어, TiN 등)로 형성될 수 있고, 상기 콘택 플러그(115)는 금속 물질(예를 들어, W 등)로 형성될 수 있다. 상기 콘택 구조체들(120)은, 상기 관통 비아 구조체(145)와 마찬가지로, 상부 표면 내에 상기 "A" 원소가 도핑된 도우프트 영역들(119a)을 포함할 수 있다.
상기 전면 하부 절연 층(112) 상에 제1 금속간 절연 층(147)이 배치될 수 있다. 상기 제1 금속간 절연 층(147)을 관통하는 비아 패드(156) 및 배선 구조체들(158, 159)이 배치될 수 있다. 상기 비아 패드(156) 및 상기 배선 구조체들(158, 159)의 각각은 도전성 물질 층(155b) 및 상기 도전성 물질 층(155b)의 바닥면 및 측면을 덮는 도전성 배리어 층(155a)을 포함할 수 있다.
상기 비아 패드(156)는 상기 관통 비아 구조체(145)와 전기적으로 연결될 수 있다. 상기 비아 패드(156)는 상기 관통 비아 구조체(145) 보다 큰 폭을 가질 수 있다. 상기 비아 패드(156)는 상기 관통 비아 구조체(145)의 상부면을 덮으면서 상기 관통 비아 구조체(145)의 상부 측면을 덮을 수 있다. 상기 비아 패드(156)는 상기 관통 비아 구조체(145)의 상기 제2 영역(145a)의 상부면 및 측면을 덮으면서 상기 관통 비아 구조체(145)의 상기 제1 영역(140)의 상부 측면을 덮을 수 있다. 상기 비아 패드(156)에서, 상기 관통 비아 구조체(145)의 상부 측면을 덮는 부분의 바닥은 상기 전면 하부 절연 층(12)의 상부면 보다 상기 반도체 기판(3)의 상기 제1 면(FS)에 가까울 수 있다. 상기 비아 패드(156)의 가장자리 부분의 하부면은 상기 전면 하부 절연 층(112)의 상부면 보다 낮은 레벨에 배치될 수 있다. 상기 비아 패드(156)의 가장자리 부분의 하부면은 상기 제1 및 제2 콘택 구조체들(119, 20)의 상부면 보다 낮은 레벨에 배치될 수 있다.
상기 배선 구조체들(158, 159)은 상기 콘택 구조체들(120)과 전기적으로 연결되는 한 쌍의 배선 구조체들(158)과, 상기 한 쌍의 배선 구조체들(158) 사이를 지나며 상기 콘택 구조체들(120)과 이격된 중간 배선 구조체(159)를 포함할 수 있다.
상기비아 패드(156), 상기 배선 구조체들(158, 159), 및 상기 제1 금속간 절연 층(147) 상에 차례로 적층된 제1 절연성 배리어 층(162) 및 제2 금속간 절연 층(164)이 배치될 수 있다. 상기 제1 절연성 배리어 층(162)은 실리콘 질화물로 형성될 수 있다. 상기 제2 금속간 절연 층(164)은 실리콘 산화물 계열의 절연성 물질로 형성될 수 있다.
상기 제2 금속간 절연 층(164) 내에 듀얼 다마신 배선 구조의 연결 배선(167)이 배치될 수 있다. 상기 연결 배선(167)은 상기 제1 절연성 배리어 층(162)을 관통하며 상기 비아 패드(156), 상기 배선 구조체들(158, 159)을 전기적으로 연결할 수 있다. 상기 연결 배선(168)은 배선 물질 층(166b) 및 상기 배선 물질 층(166b)의 하부면 및 측면을 덮는 배선 배리어 층(166a)을 포함할 수 있다.
상기 연결 배선(167) 및 상기 제2 금속간 절연 층(164) 상에 차례로 적층된 제2 절연성 배리어 층(170) 및 제3 금속간 절연 층(172)이 배치될 수 있고, 상기 제3 금속간 절연 층(172) 내에 배치되며 상기 제2 절연성 배리어 층(170)을 관통하며 상기 연결 배선(168)과 전기적으로 연결되는 듀얼 다마신 배선 구조의 상부 배선(173)이 배치될 수 있다.
상기 제3 금속간 절연 층(164) 및 상기 상부 배선(173) 상에 제3 절연성 배리어 층(174) 및 전면 상부 절연 층(175)이 배치될 수 있다. 상기 전면 상부 절연 층(175) 및 상기 제3 절연성 배리어 층(174)을 관통하며 상기 상부 배선(173)과 전기적으로 연결되는 콘택 플러그(176)가 배치될 수 있다. 상기 콘택 플러그(176) 상에 전면 패드(177)가 배치될 수 있다.
상기 전면 패드(177) 및 상기 전면 상부 절연 층(175)을 덮는 전면 보호 층(178)이 배치될 수 있다. 상기 전면 보호 층(178)은 폴리 이미드 또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다. 상기 전면 보호 층(178)을 관통하며 상기 전면 패드(177)와 전기적으로 연결되는 전면 도전성 패턴(181)이 배치될 수 있다. 상기 전면 도전성 패턴(181)은 제1 전면 도전성 패턴(180a) 및 상기 제1 전면 도전성 패턴(180a) 상의 제2 전면 도전성 패턴(180b)을 포함할 수 있다.
상기 반도체 기판(103)의 상기 제2 면(BS)의 상기 후면 절연 층(184) 상에 후면 금속간 절연 층(186)이 배치될 수 있다. 상기 후면 금속간 절연 층(186)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 후면 금속간 절연 층(186) 내에 상기 관통 비아 구조체(145)의 상기 제3 영역(145b)과 전기적으로 연결되는 후면 재배선 구조체(189)가 배치될 수 있다. 상기 후면 재배선 구조체(189)은 다마신 배선 구조로 형성될 수 있다. 상기 후면 재배선 구조체(189)는 도전성 물질 층(188b) 및 상기 도전성 물질 층(188b)의 바닥면 및 측면을 덮는 도전성 배리어 층(188a)을 포함할 수 있다.
상기 후면 금속간 절연 층(186) 상에 후면 절연성 배리어 층(191) 및 후면 보호 층(193)이 배치될 수 있다. 상기 절연성 배리어 층(191)은 실리콘 질화물 등과 같은 물질로 형성될 수 있다.
상기 후면 절연 층(184), 상기 후면 금속간 절연 층(186), 상기 후면 절연성 배리어 층(191) 및 상기 후면 보호 층(193)은 상기 반도체 기판(103)의 상기 제2 면(BS)으로부터 차례로 멀어지도록 배치될 수 있다.
상기 후면 보호 층(193) 및 상기 후면 절연성 배리어 층(191)을 관통하며 상기 후면 재배선 구조체(189)와 전기적으로 연결되는 후면 도전성 패턴(196)이 배치될 수 있다.
상기 후면 도전성 패턴(196)은 제1 후면 도전성 패턴(195a) 및 상기 제1 후면 도전성 패턴(195a) 상의 제2 후면 도전성 패턴(195b)을 포함할 수 있다. 상기 후면 도전성 패턴(196)은 후면 범프일 수 있다.
다음으로, 도 6을 참조하여 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 또 다른 예를 설명하기로 한다. 도 6은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 또 다른 예를 나타낸 단면도이다. 도 6에서, "TA"로 표시된 영역은 관통 비아 영역을 나타낼 수 있고, "MC1"으로 표시된 영역은 제1 회로 영역을 나타낼 수 있고, "MC2"로 표시된 영역은 제2 회로 영역을 나타낼 수 있다
도 6을 참조하면, 도 1을 참조하여 설명한 것과 같은 상기 제1 면(FS) 및 상기 제2 면(BS)을 갖는 상기 반도체 기판(3)을 준비할 수 있다. 상기 반도체 기판(3)의 상기 제1 면(FS) 상에 도 1을 참조하여 설명한 것과 같은 상기 제1 및 제2 콘택 영역들(9a, 9b)이 배치될 수 있고, 이러한 콘택 영역들(9)은 상기 반도체 기판(3)의 상기 제1 면(FS)에 형성되는 소자분리 영역(6)에 의해 한정되는 활성 영역들 내에 배치될 수 있다. 또한, 도 1에서 설명한 것과 마찬가지로, 상기 반도체 기판(3)의 상기 제1 면(FS) 상에 전면 하부 절연 층(12)이 배치될 수 있고, 상기 반도체 기판(3)의 상기 제2 면(BS) 상에 후면 절연 층(84)이 배치될 수 있다.
상기 반도체 기판(3)을 관통하면서 상기 전면 하부 절연 층(12) 및 상기 후면 절연 층(84)을 관통하는 비아 홀(218)이 배치될 수 있다.
상기 비아 홀(218) 내에 관통 비아 구조체(45)가 배치될 수 있다. 상기 비아 홀(218) 내에 배치되며 상기 관통 비아 구조체(45)의 측면을 둘러싸는 비아 절연 층(220a)이 배치될 수 있다.
상기 관통 비아 구조체(45)는 도 1, 도 2a 및 도 2b를 참조하여 설명한 상기 관통 비아 구조체(45)와 동일한 물질 및 동일한 구조로 형성될 수 있다.
상기 전면 하부 절연 층(12) 상에 중간 절연 층(220b)이 배치될 수 있다. 상기 비아 절연 층(220a) 및 상기 중간 절연 층(220b)은 동일한 물질, 예를 들어 실리콘 산화물 계열의 절연성 물질을 포함할 수 있다.
상기 중간 절연 층(220b)은 상기 중간 절연 층(220b)의 상부 표면 내에 배치되는 절연성의 도우프트 영역(221)을 포함할 수 있다. 상기 중간 절연 층(220b)은 실리콘 산화 물질(silicon oxide material)로 형성될 수 있고, 상기 도우프트 영역(221)은 SiON 물질(SiON material)로 형성될 수 있다.
상기 중간 절연 층(220b)의 상부면은 상기 관통 비아 구조체(45)의 상부면과 동일 평면에 배치될 수 있다.
상기 전면 하부 절연 층(12) 및 상기 중간 절연 층(220b)을 관통하는 제1 및 제2 콘택 구조체들(237, 238)이 배치될 수 있다. 상기 제1 콘택 구조체들(237)은 상기 제1 회로 영역(MC1) 내에 배치되며 상기 제1 콘택 영역들(9a)과 전기적으로 연결 수 있다. 상기 제2 콘택 구조체(238)는 상기 제2 회로 영역(MC2) 내에 배치되며 상기 제2 콘택 영역(9b)과 전기적으로 연결 수 있다.
상기 제1 및 제2 콘택 구조체들(237, 238)의 각각은 콘택 플러그(236) 및 상기 콘택 플러그(236)의 바닥면 및 측면을 덮는 콘택 배리어 층(235)을 포함할 수 있다. 상기 콘택 배리어 층(235)은 금속 질화물(예를 들어, TiN 등)로 형성될 수 있고, 상기 콘택 플러그(236)는 금속 물질(예를 들어, W 등)로 형성될 수 있다.
일 예에서, 상기 관통 비아 구조체(45)은 상기 제1 및 제2 콘택 구조체들(237, 238)과 다른 종류의 금속 물질을 포함할 수 있다. 예를 들어, 상기 관통 비아 구조체(45)의 상기 비아 도전성 패턴(39)은 구리 물질로 형성될 수 있고, 상기 제1 및 제2 콘택 구조체들(237, 238)의 상기 콘택 플러그들(236)은 텅스텐 물질로 형성될 수 있다.
일 예에서, 상기 관통 비아 구조체(45)은 상부 표면 내에 도 1에서 설명한 것과 같은 상기 "A" 원소로 도핑된 도우프트 영역(45a)을 포함할 수 있고, 상기 제1 및 제2 콘택 구조체들(237, 238)의 상부 표면은 상기 "A" 원소로 도핑되지 않을 수 있다.
일 예에서, 상기 관통 비아 구조체(45)의 상부면은 상기 제1 및 제2 콘택 구조체들(237, 238)의 상부면들과 동일 평면에 배치될 수 있다.
상기 중간 절연 층(220b) 상에 도 1을 참조하여 설명한 것과 같은 상기 제1 금속간 절연 층(47)이 배치될 수 있다.
도 1을 참조하여 설명한 것과 같은 비아 패드(56)가 배치될 수 있다. 상기 비아 패드(56)는 상기 관통 비아 구조체(45)와 전기적으로 연결될 수 있으며 상기 비아 구조체(45) 보다 큰 폭을 가지며 상기 비아 구조체(45)의 상부면을 덮을 수 있다.
상기 제1 콘택 구조체들(237)과 전기적으로 연결될 수 있는 상기 제1 배선 구조체들(248), 상기 제1 배선 구조체들(248) 사이에 배치되며 상기 제1 콘택 구조체들(237)과 이격되는 중간 배선 구조체(249), 및 상기 제2 콘택 구조체(238)과 전기적으로 연결될 수 있는 상기 제2 배선 구조체(250)가 배치될 수 있다. 상기 비아 패드(56), 상기 제1 배선 구조체들(248), 상기 중간 배선 구조체(249) 및 상기 제2 배선 구조체(250)는 동일한 물질로 형성되며 상기 제1 금속간 절연 층(47) 및 상기 중간 절연 층(220b)을 관통할 수 있다.
상기 비아 패드(56), 상기 제1 배선 구조체들(248), 상기 중간 배선 구조체(249) 및 상기 제2 배선 구조체(250)의 각각은 도 1을 참조하여 설명한 것과 같은, 상기 도전성 물질 층(55b) 및 상기 도전성 물질 층(55b)의 바닥면 및 측면을 덮는 상기 도전성 배리어 층(55a)을 포함할 수 있다.
상기비아 패드(56), 상기 배선 구조체들(248, 249, 250), 및 상기 제1 금속간 절연 층(47) 상에, 도 1을 참조하여 설명한 것과 같은, 상기 제1 절연성 배리어 층(62), 상기 제2 금속간 절연 층(64), 상기 연결 배선들(67, 68), 상기 제2 절연성 배리어 층(70), 상기 전면 상부 절연 층(72), 상기 콘택 플러그(74), 상기 전면 패드(76), 상기 전면 보호 층(78) 및 상기 전면 도전성 패턴(81)이 배치될 수 있다. 또한, 도 1을 참조하여 설명한 것과 같은 상기 후면 도전성 패턴(96)이 배치될 수 있다.
다음으로, 도 7을 참조하여 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 또 다른 예를 설명하기로 한다.
도 7을 참조하면, 도 6을 참조하여 설명한 것과 같은 상기 반도체 기판(3), 상기 전면 하부 절연 층(12), 상기 후면 절연 층(84), 상기 관통 비아 구조체(45), 상기 비아 절연 층(220a), 상기 제1 및 제2 콘택 구조체들(237, 238) 및 상기 중간 절연 층(220b)이 배치될 수 있다.
상기 중간 절연 층(220b) 상에 제1 금속간 절연 층(47)이 배치될 수 있다. 상기 제1 금속간 절연 층(47)은 실리콘 산화물 계열의 절연성 물질로 형성될 수 있다.
도 4를 참조하여 설명한 것과 같은 상기 비아 패드(56) 및 상기 배선 구조체들(248, 249, 250)이 배치될 수 있다. 상기 비아 패드(56), 및 상기 배선 구조체들(248, 249, 250)의 각각은, 도 6에서 설명한 것과 같이, 상기 도전성 물질 층(55b) 및 상기 도전성 물질 층(55b)의 바닥면 및 측면을 덮는 상기 도전성 배리어 층(55a)을 포함할 수 있다. 상기 비아 패드(56), 및 상기 배선 구조체들(248, 249, 250)은 서로 동일한 금속 물질로 형성될 수 있고, 이러한 금속 물질의 상부 표면 내에 "Si(silicon)", "O(oxygen)" 또는 "N(nitrogen)" 중 어느 하나 또는 둘 이상의 원소가 도핑된 도전성의 도우프트 영역(57)을 포함할 수 있다.
상기 제1 금속간 절연 층(47)은, 도 4를 참조하여 설명한 것과 같이, 상부 표면 내에 형성된 절연성의 도우프트 영역(47a)을 포함할 수 있다. 상기 제1 금속간 절연 층(47)은 실리콘 산화물로 형성될 수 있고, 상기 제1 금속간 절연 층(47)의 상기 도우프트 영역(47a)은 SiON 물질로 형성될 수 있다.
상기 비아 패드(56), 및 상기 배선 구조체들(248, 249, 250)은 도 6을 참조하여 설명한 것과 같이, 상기 제1 금속간 절연 층(47) 및 상기 중간 절연 층(220b)을 관통하며 상기 전면 하부 절연 층(12) 내로 연장될 수 있다.
상기비아 패드(56), 상기 배선 구조체들(248, 249, 250), 및 상기 제1 금속간 절연 층(47) 상에, 도 4를 참조하여 설명한 것과 같은, 상기 절연성의 도우프트 영역(64a)을 포함하는 상기 제2 금속간 절연 층(64), 상기 도전성의 도우프트 영역(69)을 포함하는 상기 연결 배선들(67, 68), 상기 전면 상부 절연 층(72), 상기 콘택 플러그(74), 상기 전면 패드(76), 상기 전면 보호 층(78) 및 상기 전면 도전성 패턴(81)이 배치될 수 있다. 또한, 도 1을 참조하여 설명한 것과 같은 상기 후면 도전성 패턴(96)이 배치될 수 있다.
다음으로, 도 8을 참조하여 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 또 다른 예를 설명하기로 한다.
도 8을 참조하면, 도 5를 참조하여 설명한 것과 같은 상기 제1 면(FS) 및 상기 제2 면(BS)을 갖는 반도체 기판(103)이 제공될 수 있다. 상기 반도체 기판(103)의 상기 제1 면(FS) 상에, 도 5를 참조하여 설명한 것과 같은, 상기 콘택 영역들(109)이 배치될 수 있다.
상기 반도체 기판(103)의 상기 제1 면(FS) 상에 전면 하부 절연 층(112)이 배치될 수 있다. 상기 전면 하부 절연 층(112) 상에 중간 절연 층(320b)이 배치될 수 있다.
상기 반도체 기판(103)의 상기 제2 면(BS) 상에, 도 5를 참조하여 설명한 것과 같은, 상기 절연성의 도우프트 영역(184a)을 포함하는 상기 후면 절연 층(184)이 배치될 수 있다.
상기 반도체 기판(103)을 관통하면서 상기 전면 하부 절연 층(112), 상기 중간 절연 층(320b) 및 상기 후면 절연 층(184)을 관통하는 비아 홀(328)이 배치될 수 있다.
상기 비아 홀(328) 내에 도 5를 참조하여 설명한 것과 같은 상기 관통 비아 구조체(145)가 배치될 수 있다. 상기 비아 홀(328) 내에 상기 관통 비아 구조체(145)의 측면을 둘러싸는 비아 절연 층(320a)이 배치될 수 있다.
상기 비아 절연 층(320a) 및 상기 중간 절연 층(320b)은 동일한 물질, 예를 들어 실리콘 산화물 계열의 절연성 물질을 포함할 수 있다. 상기 중간 절연 층(320b)은 상기 중간 절연 층(320b)의 상부 표면 내에 배치되는 절연성의 도우프트 영역(321)을 포함할 수 있다. 상기 중간 절연 층(320b)은 실리콘 산화 물질(silicon oxide material)로 형성될 수 있고, 상기 중간 절연 층(320b)의 상부 표면 내의 상기 도우프트 영역(321)은 SiON 물질(SiON material)로 형성될 수 있다.
상기 관통 비아 구조체(145)의 상부면은 상기 중간 절연 층(320b)의 상기 도우프트 영역(321)의 상부면과 동일 평면에 배치될 수 있다.
상기 전면 하부 절연 층(112) 및 상기 중간 절연 층(320b)을 관통하며 상기 콘택 영역들(109)과 전기적으로 연결되는 콘택 구조체들(337)이 배치될 수 있다.
상기 콘택 구조체들(337)의 각각은 콘택 플러그(336), 상기 콘택 플러그(336)의 바닥면 및 측면을 덮는 콘택 배리어 층(335)을 포함할 수 있다. 상기 콘택 배리어 층(335)은 금속 질화물(예를 들어, TiN 등)로 형성될 수 있고, 상기 콘택 플러그(336)는 금속 물질(예를 들어, W 등)로 형성될 수 있다.
상기 관통 비아 구조체(145)의 상부 표면은, 도 5를 참조하여 설명한 것과 같이, 상기 "A" 원소로 도핑될 수 있다. 상기 콘택 구조체들(337)의 상부 표면은 상기 "A" 원소로 도핑되지 않을 수 있다. 상기 관통 비아 구조체(145)의 상부면은 상기 콘택 구조체들(337)의 상부면들과 동일 평면에 배치될 수 있다.
상기 관통 비아 구조체(145) 및 상기 중간 절연 층(320b) 상에, 도 5를 참조하여 설명한 것과 같은, 상기 제1 금속간 절연 층(147), 상기 비아 패드(156), 상기 배선 구조체들(158, 159), 상기 제1 절연성 배리어 층(162), 상기 제2 금속간 절연 층(164), 상기 연결 배선(167), 상기 제2 절연성 배리어 층(170), 상기 제3 금속간 절연 층(164), 상기 상부 배선(173), 상기 제3 절연성 배리어 층(174), 상기 전면 상부 절연 층(175), 상기 콘택 플러그(176), 상기 전면 패드(177), 상기 전면 보호 층(178) 및 상기 전면 도전성 패턴(181)이 배치될 수 있다.
상기 반도체 기판(103)의 상기 제2 면(BS)의 상기 후면 절연 층(184) 상에, 도 5를 참조하여 설명한 것과 같은, 상기 후면 금속간 절연 층(186), 상기 후면 재배선 구조체(189), 상기 후면 절연성 배리어 층(191), 상기 후면 보호 층(193) 및 상기 후면 도전성 패턴(196)이 배치될 수 있다.
다음으로, 도 9를 참조하여 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 또 다른 예를 설명하기로 한다.
도 9를 참조하면, 도 1을 참조하여 설명한 것과 같은 상기 제1 면(FS) 및 상기 제2 면(BS)을 갖는 상기 반도체 기판(3)을 준비할 수 있다. 또한, 도 1에 설명한 것과 같은 상기 반도체 기판(3)의 상기 제1 면(FS) 상에 도 1을 참조하여 설명한 것과 같은 상기 제1 및 제2 콘택 영역들(9a, 9b)이 배치될 수 있고, 이러한 콘택 영역들(9)은 상기 반도체 기판(3)의 상기 제1 면(FS)에 형성되는 소자분리 영역(6)에 의해 한정되는 활성 영역들 내에 배치될 수 있다. 상기 반도체 기판(3)의 상기 제1 면(FS) 상에 전면 하부 절연 층(12)이 배치될 수 있다.
상기 전면 하부 절연 층(12)을 관통하는 제1 및 제2 콘택 구조체들(18a, 48b)이 배치될 수 있다. 상기 제1 콘택 구조체들(18a)은 상기 제1 회로 영역(MC1) 내에 배치되며 상기 제1 콘택 영역들(9a)과 전기적으로 연결 수 있다. 상기 제2 콘택 구조체(18b)는 상기 제2 회로 영역(MC2) 내에 배치되며 상기 제2 콘택 영역(9b)과 전기적으로 연결 수 있다.
상기 제1 및 제2 콘택 구조체들(18a, 18b)의 각각은 콘택 플러그(15) 및 상기 콘택 플러그(15)의 바닥면 및 측면을 덮는 콘택 배리어 층(14)을 포함할 수 있다. 상기 콘택 배리어 층(14)은 금속 질화물(예를 들어, TiN 등)로 형성될 수 있고, 상기 콘택 플러그(15)는 금속 물질(예를 들어, W 등)로 형성될 수 있다.
상기 전면 하부 절연 층(12) 상에 중간 절연 층(21)이 배치될 수 있다. 상기 전면 하부 절연 층(12)은 실리콘 산화물로 형성될 수 있고, 상기 중간 절연 층(21)은 상기 전면 하부 절연 층(12)과 다른 절연성 물질, 예를 들어 실리콘 질화물로 형성될 수 있다.
상기 반도체 기판(3)의 상기 제2 면(BS) 상에, 도 1을 참조하여 설명한 것과 같은 상기 후면 절연 층(84)이 배치될 수 있다.
도 1을 참조하여 설명한 것과 같은 상기 관통 비아 구조체(45) 및 상기 비아 절연 층(30)이 배치될 수 있다. 상기 관통 비아 구조체(45) 및 상기 비아 절연 층(30)은 상기 반도체 기판(3)을 관통하면서 상기 전면 하부 절연 층(412), 상기 중간 절연 층(21) 및 상기 후면 절연 층(84)을 관통하는 비아 홀(27) 내에 배치될 수 있다.
상기 중간 절연 층(21) 상에 도 1을 참조하여 설명한 것과 같은 상기 제1 금속간 절연 층(47)이 배치될 수 있다. 도 1을 참조하여 설명한 것과 같은, 상기 관통 비아 구조체(45)와 전기적으로 연결될 수 있는 상기 비아 패드(56), 상기 제1 콘택 구조체들(18a)과 전기적으로 연결될 수 있는 상기 제1 배선 구조체들(58), 및 상기 제2 콘택 구조체들(18b)과 전기적으로 연결될 수 있는 상기 제2 배선 구조체(60)가 배치될 수 있다. 상기 비아 패드(56), 상기 제1 배선 구조체들(58), 및 상기 제2 배선 구조체(60)는 상기 제1 금속간 절연 층(47) 및 상기 중간 절연 층(21)을 관통할 수 있다.
상기 중간 절연 층(21), 상기 비아 패드(56), 상기 제1 배선 구조체들(58) 및 상기 제2 배선 구조체(60) 상에, 도 1을 참조하여 설명한 것과 같은, 상기 제1 절연성 배리어 층(62), 상기 제2 금속간 절연 층(64), 상기 연결 배선들(67, 68), 상기 제2 절연성 배리어 층(70), 상기 전면 상부 절연 층(72), 상기 콘택 플러그(74), 상기 전면 패드(76), 상기 전면 보호 층(78) 및 상기 전면 도전성 패턴(81)이 배치될 수 있다.
또한, 상기 후면 절연 층(84) 상에, 도 1을 참조하여 설명한 것과 같은, 상기 후면 도전성 패턴(96)이 배치될 수 있다.
다음으로, 도 10을 참조하여 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 또 다른 예를 설명하기로 한다.
도 10을 참조하면, 도 9를 참조하여 설명한 것과 같은 상기 반도체 기판(3), 상기 전면 하부 절연 층(12), 상기 제1 및 제2 콘택 구조체들(18a, 18b), 상기 중간 절연 층(21), 상기 후면 절연 층(84), 상기 후면 도전성 패턴(96), 상기 관통 비아 구조체(45), 상기 비아 절연 층(30)이 배치될 수 있다.
상기 중간 절연 층(21) 상에 제1 금속간 절연 층(47)이 배치될 수 있다. 상기 제1 금속간 절연 층(47)은 실리콘 산화물 계열의 절연성 물질로 형성될 수 있다.
도 4를 참조하여 설명한 것과 같이 상기 비아 패드(56), 상기 배선 구조체들(58, 59, 60)이 배치될 수 있다. 상기 비아 패드(56), 및 상기 배선 구조체들(58, 59, 60)의 각각은, 도 4에서 설명한 것과 같이, 상기 도전성 물질 층(55b) 및 상기 도전성 물질 층(55b)의 바닥면 및 측면을 덮는 상기 도전성 배리어 층(55a)을 포함할 수 있다. 상기 비아 패드(56), 및 상기 배선 구조체들(58, 59, 60)은 도 4를 참조하여 설명한 것과 같은 상기 도우프트 영역(57)을 포함할 수 있다. 상기 제1 금속간 절연 층(47)은, 도 4를 참조하여 설명한 것과 같이, 상부 표면 내에 형성된 절연성의 도우프트 영역(47a)을 포함할 수 있다.
상기 비아 패드(56), 및 상기 배선 구조체들(58, 59, 60)은 도 9를 참조하여 설명한 것과 같이, 상기 제1 금속간 절연 층(47) 및 상기 중간 절연 층(21)을 관통하며 상기 전면 하부 절연 층(12) 내로 연장될 수 있다. 상기 비아 패드(56)는 상기 관통 비아 구조체(45)와 전기적으로 연결될 수 있고, 상기 제1 배선 구조체들(58)은 상기 제1 콘택 구조체들(18a)과 전기적으로 연결될 수 있고, 상기 중간 배선 구조체(59)는 상기 제1 배선 구조체들(58) 사이에 배치될 수 있고, 상기 제2 배선 구조체(60)는 상기 제2 콘택 구조체(18b)와 전기적으로 연결될 수 있다.
상기비아 패드(56), 상기 배선 구조체들(58, 59, 60), 및 상기 제1 금속간 절연 층(47) 상에, 도 4를 참조하여 설명한 것과 같은, 상기 절연성의 도우프트 영역(64a)을 포함하는 상기 제2 금속간 절연 층(64), 상기 도전성의 도우프트 영역(69)을 포함하는 상기 연결 배선들(67, 68), 상기 전면 상부 절연 층(72), 상기 콘택 플러그(74), 상기 전면 패드(76), 상기 전면 보호 층(78) 및 상기 전면 도전성 패턴(81)이 배치될 수 있다. 또한, 도 4를 참조하여 설명한 것과 같은 상기 후면 도전성 패턴(96)이 배치될 수 있다.
다음으로, 도 11을 참조하여 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 또 다른 예를 설명하기로 한다.
도 11을 참조하면, 도 5를 참조하여 설명한 것과 같은 상기 제1 면(FS) 및 상기 제2 면(BS)을 갖는 반도체 기판(103)이 제공될 수 있다. 상기 반도체 기판(103)의 상기 제1 면(FS) 상에, 도 5를 참조하여 설명한 것과 같은, 상기 콘택 영역들(109)이 배치될 수 있다.
상기 반도체 기판(103)의 상기 제1 면(FS) 상에 전면 하부 절연 층(112)이 배치될 수 있다.
상기 전면 하부 절연 층(112)을 관통하며 상기 콘택 영역들(109)과 전기적으로 연결되는 콘택 구조체들(518)이 배치될 수 있다. 상기 콘택 구조체들(518)의 각각은 콘택 플러그(515), 상기 콘택 플러그(515)의 바닥면 및 측면을 덮는 콘택 배리어 층(514)을 포함할 수 있다. 상기 콘택 배리어 층(514)은 금속 질화물(예를 들어, TiN 등)로 형성될 수 있고, 상기 콘택 플러그(515)는 금속 물질(예를 들어, W 등)로 형성될 수 있다.
상기 전면 하부 절연 층(112) 및 상기 콘택 구조체들(518) 상에 중간 절연 층(521)이 배치될 수 있다. 상기 전면 하부 절연 층(112)은 실리콘 산화물로 형성될 수 있고, 상기 중간 절연 층(521)은 상기 전면 하부 절연 층(112)과 다른 절연성 물질, 예를 들어 실리콘 질화물로 형성될 수 있다.
상기 반도체 기판(103)의 상기 제2 면(BS) 상에, 도 5를 참조하여 설명한 것과 같은, 상기 절연성의 도우프트 영역(184a)을 포함하는 상기 후면 절연 층(184)이 배치될 수 있다.
상기 반도체 기판(103)을 관통하면서 상기 전면 하부 절연 층(112), 상기 중간 절연 층(521) 및 상기 후면 절연 층(184)을 관통하는 비아 홀(528)이 배치될 수 있다.
상기 비아 홀(528) 내에 도 5를 참조하여 설명한 것과 같은 상기 관통 비아 구조체(145)가 배치될 수 있다. 상기 관통 비아 구조체(145)의 상부면은 상기 중간 절연 층(521)의 상부면과 동일 평면에 배치될 수 있다.
상기 비아 홀(528) 내에 상기 관통 비아 구조체(145)의 측면을 둘러싸는 비아 절연 층(130)이 배치될 수 있다. 상기 비아 절연 층(130)은 실리콘 산화물로 형성될 수 있고, 상기 중간 절연 층(521)은 상기 비아 절연 층(130)과 다른 절연성 물질, 예를 들어 실리콘 질화물로 형성될 수 있다.
상기 관통 비아 구조체(145) 및 상기 중간 절연 층(521) 상에, 도 5를 참조하여 설명한 것과 같은, 상기 제1 금속간 절연 층(147), 상기 비아 패드(156), 상기 배선 구조체들(158, 159), 상기 제1 절연성 배리어 층(162), 상기 제2 금속간 절연 층(164), 상기 연결 배선(167), 상기 제2 절연성 배리어 층(170), 상기 제3 금속간 절연 층(164), 상기 상부 배선(173), 상기 제3 절연성 배리어 층(174), 상기 전면 상부 절연 층(175), 상기 콘택 플러그(176), 상기 전면 패드(177), 상기 전면 보호 층(178) 및 상기 전면 도전성 패턴(181)이 배치될 수 있다.
상기 반도체 기판(103)의 상기 제2 면(BS)의 상기 후면 절연 층(184) 상에, 도 5를 참조하여 설명한 것과 같은, 상기 후면 금속간 절연 층(186), 상기 후면 재배선 구조체(189), 상기 후면 절연성 배리어 층(191), 상기 후면 보호 층(193) 및 상기 후면 도전성 패턴(196)이 배치될 수 있다.
본 발명의 기술적 사상의 실시예들에 따른 상기 반도체 소자들에서, 상기 비아 패드는 도 3을 참조하여 설명한 것과 같이 상기 관통 비아 구조체의 상부면 전체를 덮을 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 비아 패드는 관통 비아 구조체의 상부면의 일부와 중첩 또는 접촉하는 부분을 가질 수 있다.
이하에서, 도 12 내지 도 15를 참조하여 관통 비아 구조체의 상부면의 일부와 중첩 또는 접촉하는 부분을 갖는 비아 패드를 포함하는 반도체 소자에 대하여 설명하기로 한다. 도 12는 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 또 다른 예의 관통 비아 구조체 및 비아 패드의 일 예를 나타낸 탑 뷰이고, 도 13, 도 14 및 도 15는 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 또 다른 예들를 설명하기 위한 단면도들이다. 도 13, 도 14 및 도 15에서, "TA_I"으로 표시된 영역은 도 12의 I-I'선을 따라 취해진 영역을 나타낼 수 있고, "TA_II"로 표시된 영역은 도 12의 II-II'선을 따라 취해진 영역을 나타낼 수 있고, "MC1"으로 표시된 영역은 도 1의 "MC1"으로 표시된 영역과 동일할 수 있다. 또한, 도 13, 도 14 및 도 15에서, "MC1"으로 표시된 영역에 형성되는 구성요소들은 도 1의 "MC1"에 표시된 영역에 형성되는 구성요소들과 동일한 구조 및 동일한 물질로 형성될 수 있으므로, 여기서 자세한 설명은 생략하기로 한다.
우선, 도 12 및 도 13을 참조하여 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 또 다른 예를 설명하기로 한다.
도 12 및 도 13을 참조하면, 도 1을 참조하여 설명한 것과 같은 상기 반도체 기판(3), 상기 콘택 영역들(9a), 상기 전면 하부 절연 층(12), 상기 후면 절연 층(84) 및 상기 관통 비아 구조체(45)가 배치될 수 있다.
상기 전면 하부 절연 층(12)은 도 1에서 설명한 것과 같은 절연성의 상기 도우프트 영역(12a)을 포함할 수 있다.
상기 관통 비아 구조체(45) 및 상기 비아 절연 층(30)의 상부면들은, 도 1을 참조하여 설명한 것과 마찬가지로, 상기 전면 하부 절연 층(12)의 상부면과 다른 평면에 배치될 수 있다. 상기 반도체 기판(3)의 상기 제1 면(FS)을 기준으로 보았을 때, 상기 관통 비아 구조체(45)의 상부면은 상기 전면 하부 절연 층(12)의 상부면 보다 높은 레벨에 배치될 수 있다.
도 1을 참조하여 설명한 것과 같은 도전성의 상기 도우프트 영역(19a)을 갖는 상기 콘택 구조체들(19)이 배치될 수 있다. 상기 콘택 구조체들(19)은 상기 전면 하부 절연 층(12)을 관통하면서 상기 콘택 영역들(9a)과 전기적으로 연결될 수 있다. 상기 콘택 구조체들(19)의 각각은 콘택 플러그(15) 및 상기 콘택 플러그(15)의 바닥면 및 측면을 덮는 콘택 배리어 층(14)을 포함할 수 있다.
상기 전면 하부 절연 층(12) 및 상기 관통 비아 구조체(45) 상에 제1 금속간 절연 층(47)이 배치될 수 있다. 상기 제1 금속간 절연 층(47)은 실리콘 산화물 계열의 절연성 물질로 형성될 수 있다.
상기 제1 금속간 절연 층(47)을 관통하는 비아 패드(656) 및 배선 구조체들(658, 659)가 배치될 수 있다. 상기 배선 구조체들(658, 659)은 상기 콘택 구조체들(19)과 전기적으로 연결되는 한 쌍의 제1 배선 구조체들(658)과, 상기 한 쌍의 배선 구조체들(658) 사이를 지나며 상기 콘택 구조체들(19)과 전기적으로 절연되는 중간 배선 구조체(659)를 포함할 수 있다.
탑 뷰에서, 상기 비아 패드(656)는 복수의 라인 부분들(656a) 및 복수의 라인 부분들(656a)의 끝 부분들을 서로 연결하는 연결 부분(656b)을 포함할 수 있다.
상기 복수의 라인 부분들(656a)은 상기 관통 비아 구조체(45)의 상부면을 가로지나며 상기 전면 하부 절연 층(12) 상으로 연장될 수 있다.
상기 연결 부분은(656b)은 상기 관통 비아 구조체(45)와 중첩하지 않으며 상기 전면 하부 절연 층(12) 상에 배치될 수 있다. 상기 관통 비아 구조체(45)의 상부면은 상기 복수의 라인 부분들(665a) 및 상기 제1 금속간 절연 층(47)과 직접적으로 접촉 및/또는 중첩할 수 있다.
상기비아 패드(656), 상기 배선 구조체들(658, 659), 및 상기 제1 금속간 절연 층(47) 상에 차례로 적층된 제1 절연성 배리어 층(62) 및 제2 금속간 절연 층(64)이 배치될 수 있다. 상기 제1 절연성 배리어 층(62)은 실리콘 질화물로 형성될 수 있다. 상기 제2 금속간 절연 층(64)은 실리콘 산화물 계열의 절연성 물질로 형성될 수 있다.
상기 제2 금속간 절연 층(64) 내에 듀얼 다마신 배선 구조의 연결 배선(667)이 배치될 수 있다. 상기 연결 배선(667)은 배선 물질 층(665b) 및 상기 배선 물질 층(665b)의 하부면 및 측면을 덮는 배선 배리어 층(665a)을 포함할 수 있다. 상기 배선 물질 층(665b)은 텅스텐 또는 구리 등과 같은 금속 물질로 형성될 수 있고, 상기 배선 배리어 층(665a)은 TiN 또는 TaN 등과 같은 금속 질화물로 형성될 수 있다.
상기 연결 배선(667)은 상기 제1 절연성 배리어 층(62)을 관통하며 상기 비아 패드(656)와 상기 배선 구조체들(658, 659)을 전기적으로 연결할 수 있다. 상기 연결 배선(667)은 상기 제1 절연성 배리어 층(62)을 관통하며 상기 비아 패드(656)의 상기 연결 부분(656b)과 중첩 및/또는 접촉하며 상기 비아 패드(656)과 전기적으로 연결될 수 있다.
상기 연결 배선(667) 및 상기 제2 금속간 절연 층(64) 상에 도 1을 참조하여 설명한 것과 같은 상기 제2 절연성 배리어 층(70), 상기 전면 상부 절연 층(72), 상기 콘택 플러그(74), 상기 전면 패드(76), 상기 전면 보호 층(78), 상기 전면 도전성 패턴(81) 및 상기 후면 도전성 패턴(96)이 배치될 수 있다.
다음으로, 도 14를 참조하여 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 또 다른 예를 설명하기로 한다.
도 12 및 도 14를 참조하면, 도 6을 참조하여 설명한 것과 같은 상기 제1 면(FS) 및 상기 제2 면(BS)을 갖는 상기 반도체 기판(3) 및 상기 반도체 기판(3)의 상기 제1 면(FS) 상의 콘택 영역들(9a), 상기 반도체 기판(3)의 상기 제1 면(FS) 상에 전면 하부 절연 층(12), 및 상기 반도체 기판(3)의 상기 제2 면(BS) 상에 후면 절연 층(84)이 배치될 수 있다.
도 6을 참조하여 설명한 것과 같은 상기 반도체 기판(3)을 관통하면서 상기 전면 하부 절연 층(12) 및 상기 후면 절연 층(84)을 관통하는 비아 홀(218)이 배치될 수 있다. 상기 관통 비아 구조체(45)는 상기 비아 홀(218) 내에 배치될 수 있다.
상기 비아 홀(218) 내에 배치되며 상기 관통 비아 구조체(45)의 측면을 둘러싸는 비아 절연 층(220a), 및 상기 전면 하부 절연 층(12) 상에 중간 절연 층(220b)이 배치될 수 있다. 상기 비아 절연 층(220a) 및 상기 중간 절연 층(220b)은 연속적으로 이어질 수 있고, 동일한 물질, 예를 들어 실리콘 산화물 계열의 절연성 물질을 포함할 수 있다. 상기 비아 절연 층(220a) 및 상기 중간 절연 층(220b)의 상부면은 상기 관통 비아 구조체(45)의 상부면과 동일 평면에 배치될 수 있다.
상기 비아 절연 층(220a) 및 상기 중간 절연 층(220b)은 상부 표면 내에 배치되는 절연성의 도우프트 영역(221)을 포함할 수 있다. 상기 중간 절연 층(220b)은 실리콘 산화 물질(silicon oxide material)로 형성될 수 있고, 상기 도우프트 영역(221)은 SiON 물질(SiON material)로 형성될 수 있다.
상기 전면 하부 절연 층(12) 및 상기 중간 절연 층(220b)을 관통하는 콘택 구조체들(237)이 배치될 수 있다. 상기 콘택 구조체들(237)의 각각은 콘택 플러그(236) 및 상기 콘택 플러그(236)의 바닥면 및 측면을 덮는 콘택 배리어 층(235)을 포함할 수 있다.
상기 중간 절연 층(220b) 및 상기 관통 비아 구조체(45) 상에 도 12 및 도 13을 참조하여 설명한 것과 같은 상기비아 패드(656), 상기 배선 구조체들(658, 659), 및 상기 제1 금속간 절연 층(47), 상기 제1 절연성 배리어 층(62), 상기 제2 금속간 절연 층(64), 상기 연결 배선(667), 상기 제2 절연성 배리어 층(70), 상기 전면 상부 절연 층(72), 상기 콘택 플러그(74), 상기 전면 패드(76), 상기 전면 보호 층(78) 및 상기 전면 도전성 패턴(81) 및 상기 후면 도전성 패턴(96)이 배치될 수 있다.
다음으로, 도 15를 참조하여 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자의 또 다른 예를 설명하기로 한다.
도 12 및 도 15를 참조하면, 도 9를 참조하여 설명한 것과 같은 상기 제1 면(FS) 및 상기 제2 면(BS)을 갖는 상기 반도체 기판(3) 및 상기 반도체 기판(3)의 상기 제1 면(FS) 상의 콘택 영역들(9a), 상기 반도체 기판(3)의 상기 제1 면(FS) 상의 상기 전면 하부 절연 층(12), 상기 전면 하부 절연 층(12)을 관통하는 상기 콘택 구조체들(18a), 상기 전면 하부 절연 층(12) 상의 상기 중간 절연 층(21), 및 상기 반도체 기판(3)의 상기 제2 면(BS) 상의 후면 절연 층(84)이 배치될 수 있다. 또한, 도 9를 참조하여 설명한 것과 같은 상기 관통 비아 구조체(45) 및 상기 비아 절연 층(30)이 배치될 수 있다. 상기 관통 비아 구조체(45)의 상부면은 상기 중간 절연 층(21)의 상부면과 동일 평면에 위치하며 상기 콘택 구조체들(18a)의 상부면 보다 높은 레벨에 위치할 수 있다.
상기 중간 절연 층(21) 및 상기 관통 비아 구조체(45) 상에 도 12 및 도 13을 참조하여 설명한 것과 같은 상기비아 패드(656), 상기 배선 구조체들(658, 659), 및 상기 제1 금속간 절연 층(47), 상기 제1 절연성 배리어 층(62), 상기 제2 금속간 절연 층(64), 상기 연결 배선(667), 상기 제2 절연성 배리어 층(70), 상기 전면 상부 절연 층(72), 상기 콘택 플러그(74), 상기 전면 패드(76), 상기 전면 보호 층(78) 및 상기 전면 도전성 패턴(81) 및 상기 후면 도전성 패턴(96)이 배치될 수 있다.
다음으로, 본 발명의 기술적 사상의 일 실예에 따른 반도체 소자 형성 방법들에 대하여 설명하기로 한다.
우선, 도 16a 내지 도 16k를 참조하여 본 발명의 기술적 사상의 일 실예에 따른 반도체 소자 형성 방법의 일 예에 대하여 설명하기로 한다.
도 16a를 참조하면, 관통 비아 영역(TA), 제1 회로 영역(MC1) 및 제2 회로 영역(MC2)을 갖는 반도체 기판(3)을 준비할 수 있다.
상기 반도체 기판(3) 상에 콘택 영역들(9a, 9b)을 형성할 수 있다. 상기 제1 및 제2 콘택 영역들(9a, 9b)은 내부 회로를 구성하는 소자들의 콘택 영역들일 수 있다. 예를 들어, 상기 제1 및 제2 콘택 영역들(9a, 9b)은 트랜지스터들의 소스/드레인 영역들일 수 있다. 이러한 상기 제1 및 제2 콘택 영역들(9a, 9b)은 트렌치 소자분리 영역(6)에 의해 한정되는 반도체 기판의 활성 영역 내에 형성될 수 있다. 상기 제1 콘택 영역들(9a)은 상기 제1 회로 영역(MC1) 내에 형성될 수 있고, 상기 제2 콘택 영역(9b)은 상기 제2 회로 영역(MC2) 내에 형성될 수 있다.
상기 반도체 기판(3) 상에 전면 하부 절연 층(12)을 형성할 수 있다. 상기 전면 하부 절연 층(12)은 실리콘 산화물 계열의 절연성 물질로 형성될 수 있다.
상기 전면 하부 절연 층(12)을 관통하는 제1 및 제2 콘택 구조체들(19, 20)을 형성할 수 있다. 상기 제1 콘택 구조체들(19)은 상기 제1 회로 영역(MC1) 내에 형성되며 상기 제1 콘택 영역들(9a)과 전기적으로 연결 수 있다. 상기 제2 콘택 구조체(20)는 상기 제2 회로 영역(MC2) 내에 형성되며 상기 제2 콘택 영역(9b)과 전기적으로 연결 수 있다. 상기 제1 및 제2 콘택 구조체들(19, 20)의 각각은 콘택 플러그(15), 상기 콘택 플러그(15)의 바닥면 및 측면을 덮는 콘택 배리어 층(14)을 포함할 수 있다. 상기 콘택 배리어 층(14)은 금속 질화물(예를 들어, TiN 등)로 형성될 수 있고, 상기 콘택 플러그(15)는 금속 물질(예를 들어, Cu 등)로 형성될 수 있다.
상기 전면 하부 절연 층(12), 및 상기 제1 및 제2 콘택 구조체들(19, 20) 상에 평탄화 정지 층(21)을 형성할 수 있다. 상기 평탄화 정지 층(21)은 실리콘 질화물로 형성될 수 있다.
상기 평탄화 정지 층(21) 상에 차례로 적층된 하드 마스크(23) 및 포토레지스트 패턴(24)을 형성할 수 있다.
도 16b를 참조하면, 상기 하드 마스크(23) 및 상기 포토레지스트 패턴(24)을 식각 마스크로 이용하여 상기 평탄화 정지 층(21), 상기 전면 하부 절연 층(12) 및 상기 반도체 기판(3)을 식각하여 비아 홀(27)을 형성할 수 있다.
상기 비아 홀(27)은 상기 평탄화 정지 층(21) 및 상기 전면 하부 절연 층(12)을 관통하면서 상기 반도체 기판(3)의 소정 깊이까지 형성되며 상기 반도체 기판(3)을 관통하지 않을 수 있다.
도 16c를 참조하면, 상기 포토레지스트 패턴(24) 및 상기 하드 마스크(23)을 제거하여 상기 평탄화 정지 층(21)을 노출시킬 수 있다. 이어서, 세정 공정을 진행할 수 있다.
도 16d를 참조하면, 상기 비아 홀(27)의 내벽 및 상기 평탄화 정지 층(21)의 상부면을 덮는 비아 절연 층(30)을 형성할 수 있다. 상기 비아 절연 층(30)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 비아 절연 층(30) 상에 비아 배리어 층(32), 비아 씨드 층(35) 및 비아 도전 층(38)을 차례로 형성할 수 있다. 상기 비아 배리어 층(32)은 Ta, TaN, Ru, Co, Mn, TiN, Ti/TiN, WN, Ni 또는 NiB 중 어느 하나 또는 이들의 조합으로 형성될 수 있다.
상기 비아 도전 층(38)은 상기 비아 씨드 층(35)을 씨드(seed)로 이용하는 전해 도금 방법을 이용하여 형성할 수 있다. 예를 들어, 상기 비아 도전 층(38)은 전행 도금 방법을 이용하여 형성할 수 있는 구리 물질로 형성할 수 있고, 상기 비아 씨드 층(35)은 구리 씨드 물질로 형성할 수 있다. 그렇지만, 본 발명의 기술적 사상은 상기 비아 도전 층(38)을 전해 도금 방법을 이용하여 구리 물질로 형성하는 것에 한정되지 않는다. 예를 들어, 상기 비아 도전 층(38)은 텅스텐(W) 물질로 형성할 수도 있다.
도 16e를 참조하면, 상기 평탄화 정지 층(21)이 노출될 때까지 상기 비아 도전 층(38), 상기 비아 씨드 층(35) 및 상기 비아 배리어 층(32)을 평탄화하는 공정을 진행하여 비아 도전성 패턴(39), 비아 씨드 패턴(36) 및 비아 배리어 패턴(33)을 형성할 수 있다. 상기 평탄화를 진행하는 동안에, 상기 비아 절연 층(30)도 같이 평탄화될 수 있다. 상기 평탄화 공정에 의해서 상기 평탄화 정지 층(21)의 두께가 감소할 수 있다.
도 16f 참조하면, 상기 평탄화 정지 층(21)을 제거할 수 있다. 상기 비아 도전성 패턴(39), 상기 비아 씨드 패턴(36), 상기 비아 배리어 패턴(33) 및 상기 비아 절연 층(30)은 상기 제거된 상기 평탄화 정지 층(21)의 두께 만큼 상기 전면 하부 절연 층(12)으로부터 돌출될 수 있다.
도 16g 참조하면, 플라즈마 처리 공정(42)을 진행하여 상기 비아 도전성 패턴(39), 상기 비아 씨드 패턴(36), 상기 비아 배리어 패턴(33), 상기 제1 및 제2 콘택 구조체들(도 16f의 19, 20), 상기 비아 절연 층(30) 및 상기 전면 하부 절연 층(12)의 노출된 표면들을 플라즈마 처리할 수 있다.
일 예에서, 상기 플라즈마 처리 공정(42)은 "A 원소"를 도핑시킬 수 있는 플라즈마 도핑 공정일 수 있다.
상기 플라즈마 처리 공정(42)을 진행하여 상기 비아 도전성 패턴(39), 상기 비아 씨드 패턴(36), 상기 비아 배리어 패턴(33)의 노출된 상부 표면 내에 "A 원소"를 도핑시키어 도전성의 도우프트 영역(45a)을 형성할 수 있다.
일 예에서, 상기 "A 원소"는 Si(silicon) 원소일 수 있다. 예를 들어, 상기 플라즈마 처리 공정(42)은 SiH4 등과 같은 Si 소스 물질을 이용하는 플라즈마 도핑 공정일 수 있다.
일 예에서, 상기 "A 원소"는 N(nitrogen) 원소일 수 있다. 예를 들어, 상기 플라즈마 처리 공정(42)은 N2O 또는 NH3 등과 같은 N 소스 물질을 이용하는 플라즈마 도핑 공정일 수 있다.
일 예에서, 상기 "A 원소"는 Si 원소 및 N 원소를 모두 포함하는 플라즈마 공정일 수 있다. 예를 들어, 상기 플라즈마 처리 공정(42)은 SiH4 등과 같은 Si 소스 물질과, N2O 또는 NH3 등과 같은 N 소스 물질을 모두 포함하는 플라즈마 도핑 공정일 수 있다.
상기 비아 도전성 패턴(39), 상기 비아 씨드 패턴(36), 상기 비아 배리어 패턴(33) 및 상기 도우프트 영역(45a)은 관통 비아 구조체(45)를 구성할 수 있다.
상기 관통 비아 구조체(45)의 상기 도우프트 영역(45a)은 상기 비아 도전성 패턴(39)의 구리 물질이 다른 영역으로 확산되는 것을 방지하는 역할을 할 수 있다.
상기 제1 및 제2 콘택 구조체들(도 16f의 19, 20)의 노출된 표면들 내에 도우프트 영역(19a)을 형성하여 도우프트 영역(19a)을 포함하는 제1 및 제2 콘택 구조체들(19, 20)을 형성할 수 있다.
상기 비아 절연 층(30)의 노출된 표면 내에 절연성의 도우프트 영역(30a)이 형성될 수 있고, 상기 전면 하부 절연 층(12)의 노출된 표면 내에 절연성의 도우프트 영역(12a)이 형성될 수 있다.
도 16h를 참조하면, 상기 플라즈마 처리 공정(도 16g의 42)이 진행된 반도체 기판(3) 상에 제1 금속간 절연 층(47)을 형성할 수 있다. 상기 제1 금속간 절연 층(47)은 실리콘 소스 물질 및 산소 소스 물질을 이용하는 증착 공정을 이용하여 실리콘 산화물로 형성할 수 있다.
일 예에서, 상기 제1 금속간 절연 층(47)을 형성하는 동안 또는 상기 제1 금속간 절연 층(47)을 형성한 후에 열 분위기를 조성하여 상기 관통 비아 구조체(45)의 상기 도우프트 영역(45a) 내로 "O(oxygen)" 원소를 도핑시킬 수 있다. 예를 들어, 상기 도우프트 영역(45a) 내로 도핑되는 상기 "O" 원소는 상기 제1 금속간 절연 층(47)을 형성하기 위한 산소 소스 물질로부터 공급될 수 있다. 또는, 상기 제1 금속간 절연 층(47)을 구성하는 산화물 내의 "O" 원소가 상기 도우프트 영역(45a) 내로 확산되어 상기 도우프트 영역(45a) 내에 "O" 원소가 도핑될 수 있다.
도 16i를 참조하면, 상기 제1 금속간 절연 층(47)을 패터닝하여 비아 개구부(49), 제1 배선 개구부들(51), 상기 제1 배선 개구부들(51) 사이의 중간 배선 개구부(52) 및 제2 배선 개구부(53)를 형성할 수 있다.
일 예에서, 상기 제1 금속간 절연 층(47)을 패터닝하면서 상기 비아 절연 층(30) 및 상기 전면 하부 절연 층(12)의 일부를 식각할 수 있다.
상기 비아 개구부(49)는 상기 관통 비아 구조체(45)의 상기 도우프트 영역(45a)의 상부면을 노출시키면서 상기 관통 비아 구조체(45)의 측면의 일부를 노출시킬 수 있다.
상기 제1 배선 개구부들(51)은 상기 제1 콘택 구조체들(19)을 노출시킬 수 있다. 상기 제1 콘택 구조체들(19)을 노출시키는 상기 제1 배선 개구부들(51)은 상기 제1 콘택 구조체들(19)의 측면들과 수직방향으로 정렬되지 않을 수 있다. 상기 제1 콘택 구조체들(19)은 상기 제1 배선 개구부들(51)에 의해서 상부면 및 측면의 일부가 노출될 수 있다.
상기 중간 개구부(52)는 상기 제1 배선 개구부들(51) 사이에 배치되면서 상기 제1 콘택 구조체들(19)과 이격될 수 있다.
상기 제2 배선 개구부(51)는 상기 제2 콘택 구조체(20)를 노출시키는 개구부는 상기 제2 콘택 개구부(20) 보다 큰 폭을 가지면서 상기 제2 콘택 구조체(20)의 상부면 및 상부 측면을 노출시킬 수 있다.
도 16j를 참조하면, 상기 비아 개구부(49) 내의 비아 패드(56), 상기 제1 배선 개구부들(51) 내의 제1 배선 구조체들(58), 및 상기 중간 배선 개구부(52) 내의 중간 배선 구조체(59), 및 상기 제2 배선 개구부(53) 내의 제2 배선 구조체(60)를 형성할 수 있다.
상기 비아 패드(56), 상기 배선 구조체들(58, 59, 60)의 각각은 도전성 배리어 층(55a) 및 도전성 물질 층(55b)을 포함할 수 있다. 상기 도전성 배리어 층(55a)은 상기 도전성 물질 층(55b)의 측면 및 바닥면을 덮을 수 있다. 상기 도전성 배리어 층(55a)은 TiN 또는 TaN 등과 같은 도전성 물질로 형성될 수 있고, 상기 도전성 물질 층(55b)은 W 또는 Cu 등과 같은 도전성 물질로 형성될 수 있다.
상기 비아 패드(56), 상기 배선 구조체들(58, 59, 60)을 형성하는 것은 상기 비아 개구부(49) 내의 비아 패드(56), 상기 배선 개구부들(51, 52, 53)을 갖는 반도체 기판 상에 도전성 배리어 층 및 도전성 물질 층을 차례로 형성하고, 상기 제1 금속간 절연 층(47)이 노출될 때까지 상기 도전성 배리어 층 및 상기 도전성 물질 층을 평탄화하는 것을 포함할 수 있다.
도 16k를 참조하면, 상기 비아 패드(56), 상기 배선 구조체들(58, 59, 60)을 갖는 반도체 기판 상에 제1 절연성 배리어 층(62) 및 제2 금속간 절연 층(64)을 차례로 형성할 수 있다. 상기 제1 절연성 배리어 층(62)은 실리콘 질화물로 형성할 수 있고, 상기 제2 금속간 절연 층(64)은 실리콘 산화물로 형성할 수 있다.
듀얼 다마신 공정을 진행하여 상기 제2 금속간 절연 층(64) 내에 듀얼 다마신 배선 구조의 연결 배선들(67, 68)을 형성할 수 있다. 상기 연결 배선들(67, 68)은 상기 제1 절연성 배리어 층(62)을 관통하며 상기 비아 패드(56), 상기 배선 구조체들(58, 59, 60)을 전기적으로 연결할 수 있다.
상기 연결 배선들(67, 68)의 각각은 배선 물질 층(66b) 및 상기 배선 물질 층(66b)의 하부면 및 측면을 덮는 배선 배리어 층(66a)으로 형성될 수 있다. 상기 배선 물질 층(66b)은 텅스텐 또는 구리 등과 같은 금속 물질로 형성될 수 있고, 상기 배선 배리어 층(66a)은 TiN 또는 TaN 등과 같은 금속 질화물로 형성될 수 있다.
상기 연결 배선들(67, 68) 및 상기 제2 금속간 절연 층(64) 상에 차례로 적층된 제2 절연성 배리어 층(70) 및 전면 상부 절연 층(72)을 형성할 수 있다. 상기 제2 절연성 배리어 층(70)은 실리콘 질화물로 형성될 수 있다. 상기 전면 상부 절연 층(72)은 실리콘 산화물 계열의 절연성 물질로 형성될 수 있다.
상기 전면 상부 절연 층(72) 및 상기 제2 절연성 배리어 층(70)을 관통하며 상기 연결 배선(67)과 전기적으로 연결되는 콘택 플러그(74)를 형성할 수 있다. 상기 콘택 플러그(74) 상에 전면 패드(76)를 형성할 수 있다.
상기 전면 패드(76) 및 상기 전면 상부 절연 층(72)을 덮는 전면 보호 층(78)을 형성할 수 있다. 상기 전면 보호 층(78)은 폴리 이미드 또는 실리콘 질화물 등과 같은 절연성 물질로 형성될 수 있다. 상기 전면 보호 층(78)을 관통하며 상기 전면 패드(76)와 전기적으로 연결되는 전면 도전성 패턴(81)을 형성할 수 있다.
상기 전면 도전성 패턴(81)은 제1 전면 도전성 패턴(80a) 및 상기 제1 전면 도전성 패턴(80a) 상의 제2 전면 도전성 패턴(80b)을 포함할 수 있다. 상기 제2 전면 도전성 패턴(80b)은 솔더 볼 등과 같은 솔더 물질로 형성될 수 있다.
다시, 도 1을 참조하면, 상기 반도체 기판(3)의 후면(BS)을 평탄화 및 식각하여 상기 관통 비아 구조체(45)가 상기 반도체 기판(3)으로부터 돌출되도록 형성할 수 있다. 이어서 상기 반도체 기판(3)의 후면(BS) 상에 후면 절연 층(84)을 형성하고, 상기 후면 절연 층(84)을 평탄화하여 상기 관통 비아 구조체(45)를 노출시킬 수 있다.
이어서, 상기 반도체 기판(3)의 상기 후면(BS) 상에 후면 도전성 패턴(96)을 형성할 수 있다. 상기 후면 도전성 패턴(96)은 상기 관통 비아 구조체(45) 보다 큰 폭을 가지면서 상기 관통 비아 구조체(45)의 하부면을 덮을 수 있다. 상기 후면 도전성 패턴(96)은 제1 후면 도전성 패턴(95a) 및 상기 제1 후면 도전성 패턴(95a) 상의 제2 후면 도전성 패턴(95b)을 포함할 수 있다. 상기 후면 도전성 패턴(96)은 후면 범프일 수 있다.
다음으로, 도 17a 내지 17j를 참조하여 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법의 다른 예에 대하여 설명하기로 한다.
도 17a를 참조하면, 도 16a를 참조하여 설명한 것과 같은 상기 반도체 기판(3)을 준비할 수 있다. 또한, 상기 반도체 기판(3) 상에, 상기 도 16a를 참조하여 설명한 것과 같은, 상기 제1 및 제2 콘택 영역들(9a, 9b) 및 상기 전면 하부 절연 층(12)을 형성할 수 있다. 상기 전면 하부 절연 층(12) 상에 차례로 적층된 하드 마스크(213) 및 포토레지스트 패턴(215)을 형성할 수 있다.
상기 하드 마스크(23) 및 상기 포토레지스트 패턴(24)을 식각 마스크로 이용하여 상기 전면 하부 절연 층(12) 및 상기 반도체 기판(3)을 식각하여 비아 홀(218)을 형성할 수 있다. 상기 비아 홀(218)은 상기 전면 하부 절연 층(12)을 관통하면서 상기 반도체 기판(3)의 소정 깊이까지 형성되며 상기 반도체 기판(3)을 관통하지 않을 수 있다.
도 17b를 참조하면, 상기 하드 마스크(23) 및 상기 포토레지스트 패턴(24)을 선택적으로 제거할 수 있다. 따라서, 상기 전면 하부 절연 층(12)을 상부면을 노출시킬 수 있다.
도 17c를 참조하면, 상기 비아 홀(218) 및 상부면이 노출되는 상기 전면 하부 절연 층(12)을 갖는 반도체 기판 상에 비아 절연 층(220)을 콘포멀하게 형성할 수 있다. 상기 비아 절연 층(220)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 비아 절연 층(220) 상에, 도 16d를 참조하여 설명한 것과 같은, 상기 비아 절연 층(30), 상기 비아 배리어 층(32), 상기 비아 씨드 층(35) 및 상기 비아 도전 층(38)을 차례로 형성할 수 있다.
도 17d를 참조하면, 상기 비아 절연 층(220)이 노출될 때까지 상기 비아 도전 층(38), 상기 비아 씨드 층(35) 및 상기 비아 배리어 층(32)을 평탄화하는 공정을 진행할 수 있다. 따라서, 도 16e를 참조하여 설명한 것과 같은 상기 비아 도전성 패턴(39), 상기 비아 씨드 패턴(36) 및 상기 비아 배리어 패턴(33)이 형성될 수 있다.
상기 평탄화 공정에 의해서 상기 전면 하부 절연 층(12) 상부에 위치하는 상기 비아 절연 층(220)의 두께가 감소될 수 있다.
상기 비아 절연 층(220)에서, 상기 전면 하부 절연 층(12) 상부에 위치하는 부분은 중간 절연 층(220b)으로 명명될 수 있고, 나머지 부분은 비아 절연 층(220a)으로 명명할 수 있다.
도 17e를 참조하면, 도 16g를 참조하여 설명한 것과 같은 상기 플라즈마 처리 공정(42)을 진행할 수 있다. 상기 플라즈마 처리 공정(42)에 의해 상기 비아 도전성 패턴(39), 상기 비아 씨드 패턴(36), 상기 비아 배리어 패턴(33)의 노출된 표면 내에 "A 원소"가 도핑되어 도전성의 도우프트 영역(45a)이 형성될 수 있다. 상기 "A" 원소는 Si 및/또는 N 원소일 수 있다.
상기 비아 도전성 패턴(39), 상기 비아 씨드 패턴(36), 상기 비아 배리어 패턴(33) 및 상기 도우프트 영역(45a)은, 도 16g에서 설명한 것과 같이, 상기 관통 비아 구조체(45)를 구성할 수 있다. 상기 관통 비아 구조체(45)의 상기 도우프트 영역(45a)은 상기 비아 도전성 패턴(39)의 구리 물질이 다른 영역으로 확산되는 것을 방지하는 역할을 할 수 있다.
상기 플라즈마 처리 공정(42)을 진행하는 동안에, 상기 중간 절연 층(220b)의 노출된 표면 내에 상기 "A 원소"가 도핑되어 절연성의 도우프트 영역(220a)이 형성될 수 있다.
도 17f를 참조하면, 상기 전면 하부 절연 층(12)을 관통하는 제1 및 제2 콘택 구조체들(237, 238)을 형성할 수 있다. 상기 제1 콘택 구조체들(237)은 상기 제1 회로 영역(MC1) 내에 형성되며 상기 제1 콘택 영역들(9a)과 전기적으로 연결 수 있다. 상기 제2 콘택 구조체(238)는 상기 제2 회로 영역(MC2) 내에 형성되며 상기 제2 콘택 영역(9b)과 전기적으로 연결 수 있다. 상기 제1 및 제2 콘택 구조체들(237, 238)의 각각은 콘택 플러그(236), 상기 콘택 플러그(236)의 바닥면 및 측면을 덮는 콘택 배리어 층(235)을 포함할 수 있다. 상기 콘택 배리어 층(235)은 금속 질화물(예를 들어, TiN 등)로 형성될 수 있고, 상기 콘택 플러그(236)는 금속 물질(예를 들어, Cu 등)로 형성될 수 있다.
도 17g를 참조하면, 도 16h를 참조하여 설명한 것과 같은 상기 제1 금속간 절연 층(47)을 형성할 수 있다. 상기 제1 금속간 절연 층(47)은 상기 전면 하부 절연 층(12) 상에 형성되며 상기 제1 및 제2 콘택 구조체들(237, 238) 및 상기 관통 비아 구조체(45)를 덮을 수 있다. 상기 제1 금속간 절연 층(47)은 실리콘 소스 물질 및 산소 소스 물질을 이용하는 증착 공정을 이용하여 실리콘 산화물로 형성할 수 있다.
일 예에서, 도 16h에서 설명한 것과 같이, 상기 관통 비아 구조체(45)의 상기 도우프트 영역(45a) 내에 "산소(O)" 원소가 도핑될 수 있다.
도 17h를 참조하면, 상기 제1 금속간 절연 층(47)을 패터닝하여 비아 개구부(242), 제1 배선 개구부들(243), 중간 배선 개구부(244) 및 제2 배선 개구부(245)를 형성할 수 있다.
일 예에서, 상기 비아 절연 층(220) 및 상기 전면 하부 절연 층(12)의 일부가 식각될 수 있다.
상기 비아 개구부(242)는 상기 관통 비아 구조체(45)의 상기 도우프트 영역(45a)의 상부면을 노출시키면서 상기 관통 비아 구조체(45)의 측면의 일부를 노출시킬 수 있다.
상기 제1 배선 개구부들(243)은 상기 제1 콘택 구조체들(237)을 노출시킬 수 있고, 상기 중간 배선 개구부(244)는 상기 제1 배선 개구부들(243) 사이에 배치될 수 있고, 상기 제2 배선 개구부(245)는 상기 제2 콘택 구조체(238)를 노출시킬 수 있다. 상기 제1 콘택 구조체들(19)을 노출시키는 상기 제1 배선 개구부들(51)은 상기 제1 콘택 구조체들(19)의 측면들과 수직방향으로 정렬되지 않을 수 있다. 상기 제2 배선 개구부(245)는 상기 제2 콘택 구조체(20) 보다 큰 폭을 가지면서 상기 제2 콘택 구조체(20)의 상부면 및 상부 측면을 노출시킬 수 있다.
도 17i를 참조하면, 도 16j를 참조하여 설명한 것과 같은 상기 비아 패드(56), 상기 배선 구조체들(58, 59, 60)을 형성할 수 있다. 상기 비아 패드(56)는 상기 비아 개구부(242) 내에 형성될 수 있고, 상기 제1 배선 구조체들(58)은 상기 제1 배선 개구부들(243) 내에 형성될 수 있고, 상기 중간 배선 구조체(59)는 상기 중간 배선 개구부(244) 내에 형성될 수 있고, 상기 제2 배선 구조체(60)는 상기 제2 배선 개구부(245) 내에 형성될 수 있다.
도 17j를 참조하면, 상기 16k를 참조하여 설명한 것과 같은 상기 제1 절연성 배리어 층(62), 상기 제2 금속간 절연 층(64), 상기 연결 배선들(67, 68), 상기 제2 절연성 배리어 층(70), 상기 전면 상부 절연 층(72), 상기 콘택 플러그(74), 상기 전면 패드(76), 상기 전면 보호 층(78) 및 상기 전면 도전성 패턴(81)을 차례로 형성할 수 있다.
다시, 도 6을 참조하면, 상기 반도체 기판(3)의 후면(BS)을 평탄화 및 식각하여 상기 관통 비아 구조체(45)가 상기 반도체 기판(3)으로부터 돌출되도록 형성할 수 있다. 이어서 상기 반도체 기판(3)의 후면(BS) 상에 후면 절연 층(84)을 형성하고, 상기 후면 절연 층(84)을 평탄화하여 상기 관통 비아 구조체(45)를 노출시킬 수 있다. 이어서, 상기 반도체 기판(3)의 상기 후면(BS) 상에 후면 도전성 패턴(96)을 형성할 수 있다.
다음으로, 도 18a 내지 18d를 참조하여 본 발명의 기술적 사상의 일 실예에 따른 반도체 소자 형성 방법의 또 다른 예에 대하여 설명하기로 한다.
도 18a를 참조하면, 도 16a를 참조하여 설명한 것과 같은 상기 반도체 기판(3)을 준비할 수 있다.
상기 반도체 기판(3) 상에, 상기 도 16a를 참조하여 설명한 것과 같은, 상기 제1 및 제2 콘택 영역들(9a, 9b), 상기 전면 하부 절연 층(12), 상기 제1 및 제2 콘택 구조체들(18a, 18b) 및 상기 평탄화 정지 층(21)을 차례로 형성할 수 있다.
도 16b 및 도 16c를 참조하여 설명한 것과 같은 상기 비아 홀(27)을 형성하고, 도 16d 및 도 16e를 참조하여 설명한 것과 같은 상기 비아 절연 층(30), 상기 비아 도전성 패턴(39), 상기 비아 씨드 패턴(36) 및 상기 비아 배리어 패턴(33)을 형성하 수 있다.
도 16g를 참조하여 설명한 것과 같은 상기 플라즈마 처리 공정(42)을 진행할 수 있다.
상기 플라즈마 처리 공정(42)에 의해 상기 비아 도전성 패턴(39), 상기 비아 씨드 패턴(36), 상기 비아 배리어 패턴(33)의 노출된 표면 내에 "A 원소"가 도핑되어 도전성의 도우프트 영역(45a)이 형성될 수 있다. 상기 "A" 원소는 Si 및/또는 N 원소일 수 있다. 상기 관통 비아 구조체(45)의 상기 도우프트 영역(45a)은 상기 비아 도전성 패턴(39)의 구리 물질이 다른 영역으로 확산되는 것을 방지하는 역할을 할 수 있다.
상기 평탄화 정지 층(21)은 실리콘 질화 층(SiN layer) 또는 실리콘 산 질화 층(SiON layer)일 수 있다.
상기 제1 및 제2 콘택 구조체들(18a, 18b)은 상기 평탄화 정지 층(21)에 의해 상기 플라즈마 처리 공정(42)으로부터 보호될 수 있다.
도 18b를 참조하면, 상기 플라즈마 처리 공정(도 18a의 42)이 진행된 반도체 기판(3) 상에, 도 16h를 참조하여 설명한 것과 같은, 상기 제1 금속간 절연 층(47)을 형성할 수 있다. 상기 제1 금속간 절연 층(47)은 실리콘 소스 물질 및 산소 소스 물질을 이용하는 증착 공정을 이용하여 실리콘 산화물로 형성할 수 있다.
일 예에서, 도 16h에서 설명한 것과 같이, 상기 관통 비아 구조체(45)의 상기 도우프트 영역(45a) 내에 "산소(O)" 원소가 도핑될 수 있다.
상기 제1 금속간 절연 층(47) 및 상기 평탄화 정지 층(21)을 패터닝하여 비아 개구부(449), 제1 배선 개구부들(451), 중간 배선 개구부(452) 및 제2 배선 개구부(453)를 형성할 수 있다.
일 예에서, 상기 비아 절연 층(30) 및 상기 전면 하부 절연 층(12)의 일부가 식각될 수 있다.
상기 비아 개구부(449)는 상기 관통 비아 구조체(45)의 상기 도우프트 영역(45a)의 상부면을 노출시키면서 상기 관통 비아 구조체(45)의 측면의 일부를 노출시킬 수 있다.
상기 제1 배선 개구부들(451)은 상기 제1 콘택 구조체들(19)을 노출시킬 수 있고, 상기 중간 배선 개구부(452)는 상기 제1 배선 개구부들(451) 사이에 배치될 수 있고, 상기 제2 배선 개구부(453)는 상기 제2 콘택 구조체(20)를 노출시킬 수 있다. 상기 제1 콘택 구조체들(19)을 노출시키는 상기 제1 배선 개구부들(451)은 상기 제1 콘택 구조체들(19)의 측면들과 수직방향으로 정렬되지 않을 수 있다. 상기 제2 배선 개구부(451)는 상기 제2 콘택 구조체(20) 보다 큰 폭을 가지면서 상기 제2 콘택 구조체(20)의 상부면 및 상부 측면을 노출시킬 수 있다.
도 18c를 참조하면, 도 16j를 참조하여 설명한 것과 같은 상기 비아 패드(56), 상기 배선 구조체들(58, 59, 60)을 형성할 수 있다. 상기 비아 패드(56)는 상기 비아 개구부(449) 내에 형성될 수 있고, 상기 제1 배선 구조체들(58)은 상기 제1 배선 개구부들(451) 내에 형성될 수 있고, 상기 중간 배선 구조체(59)는 상기 중간 배선 개구부(452) 내에 형성될 수 있고, 상기 제2 배선 구조체(60)는 상기 제2 배선 개구부(453) 내에 형성될 수 있다.
도 18d를 참조하면, 상기 16k를 참조하여 설명한 것과 같은 상기 제1 절연성 배리어 층(62), 상기 제2 금속간 절연 층(64), 상기 연결 배선들(67, 68), 상기 제2 절연성 배리어 층(70), 상기 전면 상부 절연 층(72), 상기 콘택 플러그(74), 상기 전면 패드(76), 상기 전면 보호 층(78) 및 상기 전면 도전성 패턴(81)을 차례로 형성할 수 있다.
다시, 도 9를 참조하면, 상기 반도체 기판(3)의 후면(BS)을 평탄화 및 식각하여 상기 관통 비아 구조체(45)가 상기 반도체 기판(3)으로부터 돌출되도록 형성할 수 있다. 이어서 상기 반도체 기판(3)의 후면(BS) 상에 후면 절연 층(84)을 형성하고, 상기 후면 절연 층(84)을 평탄화하여 상기 관통 비아 구조체(45)를 노출시킬 수 있다. 이어서, 상기 반도체 기판(3)의 상기 후면(BS) 상에 후면 도전성 패턴(96)을 형성할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
3, 103 : 반도체 기판 6 : 소자분리 영역
9a, 9b, 109 : 제2 콘택 영역 12, 112 : 전면 하부 절연 층
12a : 도우프트 영역 18a, 18b, 19, 20 : 콘택 구조체
21 : 중간 절연 층 27 : 비아 홀
30 : 비아 절연 층 33 : 비아 배리어 패턴
36 : 비아 씨드 패턴 39 : 비아 도전성 패턴
40 : 제1 영역
45a, 145a : 도우프트 영역(=제2 영역)
45, 145 : 관통 비아 구조체 47 : 제1 금속간 절연 층
56 : 비아 패드 58, 59, 60 : 배선 구조체들
64 : 제2 금속간 절연 층 62, 70 : 절연성 배리어 층
72 : 전면 상부 절연 층 81 : 전면 도전성 패턴
84 : 후면 절연 층 96 : 후면 도전성 패턴

Claims (20)

  1. 서로 대향하는 제1 면 및 제2 면을 갖는 반도체 기판;
    상기 반도체 기판의 상기 제1 면 상의 전면 하부 절연 층;
    상기 반도체 기판의 상기 제2 면 상의 후면 절연 층;
    상기 후면 절연 층, 상기 반도체 기판 및 상기 전면 하부 절연 층을 관통하는 관통 비아 구조체, 상기 관통 비아 구조체는 제1 영역 및 상기 제1 영역 상의 제2 영역을 포함하고, 상기 제2 영역은 상기 제1 영역 보다 제1 원소를 더 포함하고;
    상기 관통 비아 구조체의 측면 상의 비아 절연 층; 및
    상기 전면 하부 절연 층을 관통하는 콘택 구조체를 포함하고,
    상기 관통 비아 구조체의 상기 제2 영역은 상기 제1 영역과 상기 전면 하부 절연층 사이에 개재되고, 상기 관통 비아 구조체의 상기 제2 영역은 상기 전면 하부 절연층과 이격된 반도체 소자.
  2. 제 1 항에 있어서,
    상기 전면 하부 절연 층 상의 금속간 절연 층;
    상기 금속간 절연 층을 관통하며 상기 관통 비아 구조체와 전기적으로 연결되는 비아 패드; 및
    상기 금속간 절연 층을 관통하며 상기 콘택 구조체와 전기적으로 연결되는 배선 구조체를 더 포함하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 비아 패드 및 상기 배선 구조체는 동일한 물질로 형성되고,
    상기 비아 패드 및 상기 배선 구조체의 상부면들은 서로 동일 평면에 배치되는 반도체 소자.
  4. 제 2 항에 있어서,
    상기 비아 패드는 상기 관통 비아 구조체와 수직적으로 중첩하는 부분과 상기 관통 비아 구조체와 수직적으로 중첩하지 않는 부분을 포함하고,
    상기 관통 비아 구조체와 중첩하지 않는 부분의 하부면은 상기 전면 하부 절연 층의 상부면 보다 낮은 레벨에 배치되고,
    상기 비아 패드는 상기 관통 비아 구조체의 상부면 전체를 덮는 반도체 소자.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 반도체 기판;
    상기 반도체 기판의 제1 면 상의 전면 하부 절연 층;
    상기 반도체 기판 및 상기 전면 하부 절연 층을 관통하는 관통 비아 구조체, 상기 관통 비아 구조체는 제1 영역 및 상기 제1 영역 상의 제2 영역을 포함하고, 상기 관통 비아 구조체의 상기 제2 영역은 상기 반도체 기판의 상기 제1 면 보다 높은 레벨에 배치되면서 상기 제1 영역 보다 제1 원소를 더 포함하고; 및
    상기 관통 비아 구조체의 측면 상의 비아 절연 층을 포함하고,
    상기 전면 하부 절연층은:
    상기 제1 원소를 포함하지 않는 하부; 및
    상기 반도체 기판 및 상기 하부 사이에 제공되고, 상기 제1 원소를 포함하는 상부를 포함하는 반도체 소자.
  13. 제 12 항에 있어서,
    상기 제2 영역은 상기 제1 영역 보다 제2 원소 및 제3 원소를 더 포함하되,
    상기 제1 원소는 "Si(silicon)" 원소이고, 상기 제2 원소는 "N(nitrogen)" 원소이고, 상기 제3 원소는 "O(oxgen)" 원소인 반도체 소자.
  14. 제 13 항에 있어서,
    상기 제2 영역에서 상기 "O" 원소의 함량은 상기 "N" 원소의 함량 보다 높은 반도체 소자.
  15. 삭제
  16. 서로 대향하는 제1 면 및 제2 면을 갖는 반도체 기판;
    상기 반도체 기판의 상기 제1 면 상의 전면 하부 절연 층;
    상기 반도체 기판의 상기 제2 면 상의 후면 절연 층;
    상기 반도체 기판, 상기 전면 하부 절연 층 및 상기 후면 절연 층을 관통하는 관통 비아 구조체, 상기 관통 비아 구조체는 제1 영역 및 상기 제1 영역 상의 제2 영역을 갖고, 상기 관통 비아 구조체의 상기 제2 영역은 상기 제1 영역 보다 제1 원소를 더 포함하고;
    상기 관통 비아 구조체의 측면 상의 비아 절연 층;
    상기 반도체 기판의 상기 제1 면 상에 배치되며 상기 전면 하부 절연 층 내에 배치되는 콘택 구조체;
    상기 전면 하부 절연 층 상의 금속간 절연 층;
    상기 금속간 절연 층을 관통하며 상기 관통 비아 구조체와 전기적으로 연결되는 비아 패드; 및
    상기 금속간 절연 층을 관통하며 상기 콘택 구조체와 전기적으로 연결되는 배선 구조체를 포함하고,
    상기 전면 하부 절연층은 상기 반도체 기판 및 상기 금속간 절연층 사이에 개재되고,
    상기 비아 패드는 상기 관통 비아 구조체의 상기 제2 영역과 접촉하는 반도체 소자.
  17. 삭제
  18. 제 16 항에 있어서,
    상기 비아 패드는 상기 관통 비아 구조체의 상부면 및 상기 관통 비아 구조체의 상부 영역의 측면과 접촉하는 반도체 소자.
  19. 제 16 항에 있어서,
    상기 관통 비아 구조체는 상기 제1 영역 하부의 제3 영역을 더 포함하되, 상기 관통 비아 구조체의 상기 제3 영역은 상기 제1 영역을 구성하는 원소들과 다른 원소를 더 포함하는 반도체 소자.
  20. 삭제
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