KR20150048388A - 반도체 장치 및 이의 제조 방법 - Google Patents

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KR20150048388A
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forming
protective film
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한준원
김혜륜
한훈
이동준
최정식
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Abstract

반도체 장치의 제조 방법에 있어서, 기판을 부분적으로 관통하는 관통 전극 구조물을 형성한다. 상기 기판을 부분적으로 제거하여 상기 관통 전극 구조물의 일부를 노출시킨다. 감광성 유기 절연물질을 포함하며 상기 노출된 관통 전극 구조물을 커버하는 보호막을 상기 기판 상에 형성한다. 상기 보호막을 경화시킨다. 상기 관통 전극 구조물이 노출될 때까지 상기 경화된 보호막을 평탄화한다. 상기 노출된 관통 전극 구조물과 접촉하는 패드 구조물을 형성한다. 이에 따라, 상기 보호막을 고가의 설비 없이도 용이하게 형성할 수 있고, 또한 단일막으로 형성할 수도 있다. 그러므로 상기 패드 구조물 형성 단계를 최소화할 수 있어 공정 단순화 및 공정 효율 상승의 장점을 가질 수 있다.

Description

반도체 장치 및 이의 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다. 보다 상세하게 본 발명은 관통 전극 구조물을 포함하는 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 장치의 고집적화 및 대용량화를 구현하기 위하여, 각 반도체 칩들을 복수 개 적층하여 패키지 구조를 형성할 수 있다. 이때, 상기 패키지 구조는 회로 패턴들이 형성된 기판을 관통하는 관통 전극 구조물을 형성하고, 상기 관통 전극 구조물과 접촉하는 패드 구조물을 상기 기판 상에 형성한 후, 상기 각 반도체 칩들을 적층하여 전기적으로 연결함으로써 형성할 수 있다. 그러나 상기 패드 구조물 형성 시, 보호막 형성 및 얼라인 패턴 형성 등 다수의 공정이 추가적으로 수행될 수 있으며, 이에 따라 상기 반도체 장치 제조 시 비용 증가 및 생산성 감소의 문제점이 발생할 수 있다.
본 발명의 일 목적은 생산성을 향상시킬 수 있는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 향상된 생산성을 갖는 반도체 장치를 제공하는 것이다.
본 발명의 일 목적을 달성하기 위한 예시적인 실시예들에 따른 반도체 장치의 제조 방법은, 기판을 부분적으로 관통하는 관통 전극 구조물을 형성한다. 상기 기판을 부분적으로 제거하여 상기 관통 전극 구조물의 일부를 노출시킨다. 감광성 유기 절연물질을 포함하며 상기 노출된 관통 전극 구조물을 커버하는 보호막을 상기 기판 상에 형성한다. 상기 보호막을 경화시킨다. 상기 관통 전극 구조물이 노출될 때까지 상기 경화된 보호막을 평탄화한다. 상기 노출된 관통 전극 구조물과 접촉하는 패드 구조물을 형성한다.
예시적인 실시예들에 있어서, 상기 보호막을 상기 기판 상에 형성할 때, 열경화성 유기 고분자 및 감광성 물질을 포함하는 화합물을 상기 기판 상에 도포하여 예비 보호막을 형성할 수 있다. 상기 예비 보호막이 형성된 상기 기판을 소프트-베이킹(soft-backing) 할 수 있다.
예시적인 실시예들에 있어서, 상기 예비 보호막은 가교제 및 경화 촉매를 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 보호막을 경화시키기 이전에, 상기 보호막에 얼라인 패턴용 트렌치를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 얼라인 패턴용 트렌치를 형성할 때, 노광 마스크를 사용하여 상기 보호막을 부분적으로 노광할 수 있다. 상기 노광된 보호막을 현상할 수 있다.
예시적인 실시예들에 있어서, 상기 관통 전극 구조물을 형성할 때, 상기 기판을 부분적으로 제거하여 리세스를 형성할 수 있다. 상기 리세스의 내벽 및 상기 기판 상에 절연막을 형성할 수 있다. 상기 절연막 상에 배리어막을 형성할 수 있다. 상기 리세스의 나머지 부분을 채우는 제1 도전막을 상기 배리어막 상에 형성할 수 있다. 상기 기판 상면이 노출될 때까지 상기 제1 도전막, 상기 배리어막 및 상기 절연막을 평탄화하여 상기 리세스 내에 순차적으로 형성된 절연막 패턴, 배리어막 패턴 및 제1 도전막 패턴을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 경화된 보호막을 평탄화할 때, 상기 제1 도전막 패턴이 노출될 때까지 상기 평탄화 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 패드 구조물을 형성하기 이전에, 상기 노출된 관통 전극 구조물 및 상기 보호막 상에 시드막을 형성할 수 있다. 상기 관통 전극 구조물에 오버랩되는 상기 시드막 부분을 노출시키는 개구를 갖는 포토레지스트 패턴을 상기 시드막 상에 형성할 수 있다. 상기 패드 구조물을 형성할 때, 상기 개구를 채우는 제2 도전막을 형성할 수 있다. 상기 포토레지스트 패턴을 제거하여 상기 시드막 일부를 노출시킬 수 있다. 상기 노출된 시드막 부분을 제거할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 도전막을 형성할 때, 도금 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 관통 전극 구조물을 형성하기 이전에, 상기 기판 상에 회로 패턴을 형성할 수 있다. 상기 회로 패턴을 커버하는 층간 절연막을 상기 기판 상에 형성할 수 있다. 상기 관통 전극 구조물은 상기 층간 절연막을 관통하도록 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 패드 구조물을 형성한 이후에, 상기 패드 구조물에 전기적으로 연결되는 반도체 칩을 적층할 수 있다.
본 발명의 다른 목적을 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는, 기판을 관통하며 일부가 상기 기판 외부로 노출된 관통 전극 구조물, 열경화성 유기 고분자 및 감광성 물질을 포함하며 상기 노출된 관통 전극 구조물 부분의 측벽을 감싸는 보호막 및 상기 노출된 관통 전극 구조물 부분의 상면에 접촉하는 패드 구조물을 포함한다.
예시적인 실시예들에 있어서, 상기 보호막을 얼라인 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 관통 전극 구조물은 제1 도전막 패턴 및 이의 측벽을 감싸는 배리어막 패턴을 포함하며, 상기 패드 구조물은 상기 제1 도전막 패턴과 적어도 부분적으로 직접 접촉할 수 있다.
예시적인 실시예들에 있어서, 상기 패드 구조물은 순차적으로 적층된 시드막 패턴 및 제2 도전막 패턴을 포함할 수 있다.
본 발명의 실시예들에 따르면, 패드 구조물 형성 시, 보호막을 감광성 유기 절연 물질을 포함하도록 형성함으로써 고가의 설비 없이도 상기 보호막을 용이하게 형성할 수 있고, 또한 상기 보호막을 단일막으로 형성할 수도 있다. 나아가, 상기 보호막이 감광 특성을 갖기 때문에, 상기 보호막 상에 별도의 마스크 패턴을 형성하지 않고 통상의 사진 식각 공정만을 통해 효과적으로 얼라인 패턴을 형성할 수 있다.
그러므로 상기 패드 구조물 형성 단계를 최소화할 수 있어 공정 단순화 및 공정 효율 상승의 장점을 가질 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2 내지 도 12는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 13은 예시적인 실시예들에 따른 적층형 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1을 참조하면, 상기 반도체 장치는 기판(100), 관통 전극 구조물(170), 보호막(205) 및 패드 구조물(260)을 포함할 수 있다.
기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘 온 인슐레이터(Silicon On Insulator: SOI) 기판, 게르마늄 온 인슐레이터(Germanium On Insulator: GOI) 기판 등일 수 있다.
기판(100)의 제1 면(101) 상에는 회로 패턴(110) 및 이를 커버하는 제1 층간 절연막(120)이 형성될 수 있다. 회로 패턴(110)은 트랜지스터, 다이오드 등을 포함할 수 있으며, 도 1에서는 회로 패턴(110)으로서 트랜지스터가 도시되어 있다. 이 경우, 기판(100)의 제1 면(101) 상에는 게이트 절연막 패턴 및 게이트 전극을 포함하는 게이트 구조물이 형성될 수 있고, 상기 게이트 구조물과 인접하는 기판(100)의 제1 면(101) 부분에는 불순물 영역(도시하지 않음)이 형성될 수 있다. 제1 층간 절연막(120)은 예를 들어, 비피에스지(BPSG), 유에스지(USG) 및 에스오지(SOG) 등과 같은 산화물을 포함할 수 있다.
한편, 콘택 플러그(130)는 제1 층간 절연막(120)을 관통하여 상기 불순물 영역과 접촉할 수 있다. 이에 따라, 콘택 플러그(130)는 회로 패턴(110)과 전기적으로 연결될 수 있다. 콘택 플러그(130)는 도전성 물질을 포함할 수 있으며, 예를 들어 금속 및/또는 도핑된 폴리실리콘을 포함할 수 있다.
제1 층간 절연막(120) 상에는 제1 및 제2 배선들(185, 187)을 포함하는 제2 층간 절연막(180)이 형성될 수 있고, 제2 층간 절연막(180) 상에는 제3 및 제4 배선들(195, 197)을 포함하는 제3 층간 절연막(190)이 형성될 수 있다. 이때, 각 배선들(185, 187, 195, 197)은 제2 또는 제3 층간 절연막(180, 190)을 관통할 수 있다. 제1 및 제2 배선들(185, 187)은 각각 콘택 플러그(130) 및 관통 전극 구조물(170)의 제1 도전막 패턴(160)과 적어도 부분적으로 직접 접촉할 수 있다. 그러므로 배선들(185, 195), 콘택 플러그(130) 및 회로 패턴(110)은 서로 전기적으로 연결될 수 있으며, 배선들(187, 197) 및 관통 전극 구조물(170)은 서로 전기적으로 연결될 수 있다.
한편, 도면에서는 제2 및 제3 층간 절연막들(180, 190) 및 제1 내지 제4 배선들(185, 187, 195, 197)만이 도시되었으나, 보다 많은 수의 층간 절연막들 및 배선들이 더 형성될 수 있음을 당업자에게 자명하다고 할 것이다.
관통 전극 구조물(170)은 기판(100) 및 제1 층간 절연막(120)을 관통할 수 있으며, 일부가 상기 기판(100) 외부로 노출되어 보호막(205)에 의해 측벽이 감싸질 수 있다. 관통 전극 구조물(170)은 제1 도전막 패턴(160) 및 이의 측벽을 감싸는 배리어막 패턴(150)을 포함할 수 있으며, 관통 전극 구조물(170)의 측벽은 절연막 패턴(140)에 의해 둘러싸일 수 있다. 제1 도전막 패턴(160)은 금속을 포함할 수 있으며, 예를 들어 구리(Cu) 또는 텅스텐(W)을 포함할 수 있다. 배리어막 패턴(150)은 금속 또는 금속 질화물을 포함할 수 있으며, 예를 들어 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 붕화물(NiB), 텅스텐 질화물(WN) 등을 포함할 수 있다. 절연막 패턴(140)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질을 포함할 수 있다.
보호막(205)은 회로 패턴(110)이 형성되지 않은 기판(100)의 제2 면(102) 상에 형성되어, 절연막 패턴(140)과 접촉하며 상기 노출된 관통 전극 구조물(170) 부분의 측벽을 감쌀 수 있다. 보호막(205)은 상기 반도체 장치, 상기 반도체 장치를 포함하는 적층형 반도체 장치 및/또는 이를 포함하는 패키지 소자 제조 시 얼라인 키(align key)로 사용될 수 있는 얼라인 패턴(215)을 포함할 수 있다.
보호막(205)은 감광성 유기 절연막일 수 있으며, 이에 따라 열경화성 유기 고분자 및 감광성 물질을 포함할 수 있다. 상기 열경화성 유기 고분자는 절연 특성을 갖는 열경화성 수지인 한 특별히 제한되지 않으며, 예를 들어 폴리이미드(polyimide), 노볼락(novolac), 폴리벤족사졸(polybenzoxazole), 벤조사이클로부텐(benzocyclobutene), 실리콘 고분자(Silicon Polymer), 에폭시 고분자(Epoxy Polymer) 및 아크릴레이트 고분자 (Acrylate Polymer) 등을 포함할 수 있다. 상기 감광성 물질은 포지티브형 감광성 물질일 수 있으며, 특별히 제한되지 않는다.
또한, 보호막(205)은 가교제 및 경화 촉매를 더 포함할 수 있다. 상기 가교제는 상기 열경화성 유기 고분자들을 가교하기 위한 것으로서, 특별히 제한되지 않으나 예를 들어 포르말린(formaline); 포르말린-알콜(formaline-alcohol); 멜라민 수지(melamine resin); 유레아 수지(urea resin); 적어도 둘 이상의 메틸롤(methylol) 혹은 알콕시메틸롤(alkoxymethylol)을 포함하는 페놀(phenol) 화합물; 및/또는 적어도 둘 이상의 에폭시 작용기를 포함하는 에폭시 화합물 등을 포함할 수 있다. 상기 경화 촉매는 상기 열경화성 유기 고분자들의 경화 반응을 일으키기 위한 것으로서, 특별히 제한되지 않으나 예를 들어 산무수물(acid anhydride)을 포함할 수 있다.
한편, 예시적인 실시예들에 있어서, 보호막(205)은 광산발생제를 더 포함할 수도 있으며, 이때 상기 광산발생제(photoacid generator, PAG)는 빛에 의하여 산을 발생시킬 수 있는 화합물이면 특별히 제한되지 않는다.
패드 구조물(260)은 보호막(205) 상에 형성되어 상기 노출된 관통 전극 구조물(170) 부분의 상면에 접촉할 수 있다. 패드 구조물(260)은 순차적으로 적층된 시드막 패턴(225), 제2 도전막 패턴(240) 및 제3 도전막 패턴(250)을 포함할 수 있으며, 시드막 패턴(225)은 관통 전극 구조물(170)의 제1 도전막 패턴(160)과 적어도 부분적으로 직접 접촉하여 전기적으로 연결될 수 있다. 시드막 패턴(225), 제2 도전막 패턴(240) 및 제3 도전막 패턴(250)은 금속을 포함할 수 있으며, 예시적인 실시예들에 있어서 각각 구리(Cu), 니켈(Ni) 및 금(Au)을 포함할 수 있다.
도 2 내지 도 12는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 2를 참조하면, 기판(100)의 제1 면(101) 상에 회로 패턴(110) 및 이를 커버하는 제1 층간 절연막(120)을 형성한다.
기판(100)은 실리콘 기판, 게르마늄 기판, 실리콘-게르마늄 기판, 실리콘 온 인슐레이터(Silicon On Insulator: SOI) 기판, 게르마늄 온 인슐레이터(Germanium On Insulator: GOI) 기판 등일 수 있다.
회로 패턴(110)은 예를 들어 트랜지스터, 다이오드 등을 포함할 수 있으며, 도 2에는 회로 패턴(110)으로서 트랜지스터가 도시되어 있다. 즉, 기판(100)의 제1 면(101) 상에는 게이트 절연막 패턴 및 게이트 전극을 포함하는 게이트 구조물이 형성될 수 있으며, 상기 게이트 구조물과 인접하는 기판(100)의 제1 면(101) 하부에는 불순물 영역(도시하지 않음)이 형성될 수 있다.
제1 층간 절연막(120)은 화학 기상 증착(Chemical Vapor Deposition, CVD) 공정 등을 통해 비피에스지(BPSG), 유에스지(USG) 및 에스오지(SOG) 등과 같은 산화물을 포함하도록 형성할 수 있다.
이후, 제1 층간 절연막(120)을 식각하여 기판(100)의 제1 면(101)을 부분적으로 노출시키는 콘택 홀(도시되지 않음)을 형성하고, 도전성 물질을 사용하여 상기 콘택 홀을 채움으로써 콘택 플러그(130)를 형성한다. 이에 따라, 콘택 플러그(130)는 제1 층간 절연막(120)을 관통하여 상기 불순물 영역과 접촉함으로써 회로 패턴(110)과 전기적으로 연결될 수 있다. 상기 도전성 물질은 예를 들어 금속 및/또는 도핑된 폴리실리콘을 포함할 수 있다.
도 3을 참조하면, 제1 층간 절연막(120) 및 콘택 플러그(130) 상에 하드 마스크(도시하지 않음)를 형성하고, 이를 식각 마스크로 사용하여 제1 층간 절연막(120) 및 기판(100)을 부분적으로 제거함으로써 리세스(도시되지 않음)를 형성한다. 이후, 상기 하드 마스크를 제거한 뒤, 상기 리세스를 채우는 관통 전극 구조물(170)을 형성한다. 이에 따라, 관통 전극 구조물(170)은 제1 층간 절연막(120) 및 기판(100)의 일부를 관통하도록 형성될 수 있다.
관통 전극 구조물(170)은 상기 리세스의 내벽, 제1 층간 절연막(120) 및 콘택 플러그(130) 상에 절연막을 형성하고, 상기 절연막 상에 배리어막을 형성하며, 상기 배리어막 상에 상기 리세스의 나머지 부분을 채우는 제1 도전막을 형성한 후, 상기 절연막, 상기 배리어막 및 상기 제1 도전막을 제1 층간 절연막(120)의 상면이 노출될 때까지 평탄화함으로써 형성할 수 있다. 따라서 상기 리세스 내부에 제1 도전막 패턴(160) 및 배리어막 패턴(150)을 포함하는 관통 전극 구조물(170)과 이의 측벽 및 저면을 감싸는 절연막 패턴(140)이 형성될 수 있다.
이때, 제1 도전막 패턴(160)은 전해 도금법을 통해 금속을 포함하도록 형성할 수 있으며, 예를 들어 구리(Cu) 또는 텅스텐(W)을 포함하도록 형성할 수 있다. 배리어막 패턴(150)은 금속 또는 금속 질화물을 포함하도록 형성할 수 있으며, 예를 들어 탄탈륨(Ta), 탄탈륨 질화물(TaN), 티타늄(Ti), 티타늄 질화물(TiN), 루테늄(Ru), 코발트(Co), 니켈(Ni), 니켈 붕화물(NiB), 텅스텐 질화물(WN) 등을 포함하도록 형성할 수 있다. 절연막 패턴(140)은 실리콘 산화물 또는 실리콘 질화물과 같은 절연 물질을 포함하도록 형성할 수 있다.
도 4를 참조하면, 이른 바 백 엔드(Back End Of Line: BEOL) 공정을 수행한다. 즉, 제1 층간 절연막(120) 상에 제2 층간 절연막(180)과 이를 관통하는 제1 및 제2 배선들(185, 187)을 형성하고, 제2 층간 절연막(180) 상에 제3 층간 절연막(190)과 이를 관통하는 제3 및 제4 배선들(195, 197)을 형성한다.
예시적인 실시예들에 있어서, 제1 및 제2 배선들(185, 187)은 제2 층간 절연막(180) 상에 제1 포토레지스트 패턴(도시하지 않음)을 형성하고, 이를 식각 마스크로 사용하여 제2 층간 절연막(180)을 식각함으로써 관통 전극 구조물(170)의 제1 도전막 패턴(160) 및 콘택 플러그(130)의 상면을 적어도 부분적으로 노출시키는 제1 개구들(도시되지 않음)을 형성한 후, 전해 도금법을 통해 상기 제1 개구들을 채움으로써 형성할 수 있다. 이에 따라, 제1 및 제2 배선들(185, 187)은 각각 콘택 플러그(130) 및 관통 전극 구조물(170)의 제1 도전막 패턴(160)과 적어도 부분적으로 직접 접촉하여 회로 패턴(110)과 전기적으로 연결될 수 있다.
예시적인 실시예들에 있어서, 제3 및 제4 배선들(195, 197)은 제3 층간 절연막(190) 상에 제2 포토레지스트 패턴(도시하지 않음)을 형성하고, 이를 식각 마스크로 사용하여 제3 층간 절연막(190)을 식각함으로써 제1 및 제2 배선들(185, 187)의 상면을 적어도 부분적으로 노출시키는 제2 개구들(도시되지 않음)을 형성한 후, 전해 도금법을 통해 상기 제2 개구들을 채움으로써 형성할 수 있다. 이에 따라, 제3 및 제4 배선들(195, 197)은 각각 제1 및 제2 배선들(185, 187)과 적어도 부분적으로 직접 접촉하여 전기적으로 연결될 수 있다.
즉, 배선들(185, 195), 콘택 플러그(130) 및 회로 패턴(110)은 서로 전기적으로 연결될 수 있으며, 배선들(187, 197) 및 관통 전극 구조물(170)은 서로 전기적으로 연결될 수 있다.
배선들(185, 187, 195, 197)은 예를 들어 구리(Cu), 텅스텐(W) 등의 금속을 포함하도록 형성될 수 있으며, 제2 및 제3 층간 절연막들(180, 190)은 예를 들어 실리콘 산화물 및 실리콘 질화물과 같은 절연물을 포함하도록 형성될 수 있다.
한편, 도면에서는 제2 및 제3 층간 절연막들(180, 190) 및 제1 내지 제4 배선들(185, 187, 195, 197)만이 도시되었으나, 보다 많은 수의 층간 절연막들 및 배선들이 더 형성될 수 있음을 당업자에게 자명하다고 할 것이다.
도 5를 참조하면, 기판(100)을 180ㅀ 회전시킨 뒤, 기판(100)을 부분적으로 제거하여 관통 전극 구조물(170)의 일부를 노출시킨다.
기판(100)은 회로 패턴(110)이 형성되지 않은 기판(100)의 제2 면(102)에 예를 들어, 에치 백(Etch Back) 공정을 수행함으로써 부분적으로 제거할 수 있다.
도 6을 참조하면, 감광성 유기 절연물질을 포함하며 상기 노출된 관통 전극 구조물(170)을 커버하는 보호막(200)을 기판(100)의 제2 면(102) 상에 형성한다.
보호막(200)은 상기 감광성 유기 절연 물질을 용매에 용해시켜 화합물을 형성하고, 상기 화합물을 예를 들어 스핀 온 코팅(spin on coating) 등과 같은 방법을 통해 기판(100)의 제2 면(102) 상에 도포하여 예비 보호막을 형성한 뒤, 상기 예비 보호막이 형성된 기판(100)을 소프트-베이킹(soft-backing) 함으로써 형성할 수 있다.
상기 화합물은 열경화성 유기 고분자 및 감광성 물질을 포함할 수 있다. 상기 열경화성 유기 고분자는 절연 특성을 갖는 열경화성 수지인 한 특별히 제한되지 않으며, 예를 들어 폴리이미드(polyimide), 노볼락(novolac), 폴리벤족사졸(polybenzoxazole), 벤조사이클로부텐(benzocyclobutene), 실리콘 고분자(Silicon Polymer), 에폭시 고분자(Epoxy Polymer) 및 아크릴레이트 고분자 (Acrylate Polymer) 등을 포함할 수 있다. 상기 감광성 물질은 포지티브형 감광성 물질일 수 있으며, 특별히 제한되지 않는다.
또한, 상기 화합물은 가교제 및 경화 촉매를 더 포함할 수 있다. 상기 가교제는 상기 열경화성 유기 고분자들을 가교하기 위한 것으로서, 특별히 제한되지 않으나 예를 들어 포르말린(formaline); 포르말린-알콜(formaline-alcohol); 멜라민 수지(melamine resin); 유레아 수지(urea resin); 적어도 둘 이상의 메틸롤(methylol) 혹은 알콕시메틸롤(alkoxymethylol)을 포함하는 페놀(phenol) 화합물; 및/또는 적어도 둘 이상의 에폭시 작용기를 포함하는 에폭시 화합물 등을 포함할 수 있다. 상기 경화 촉매는 상기 열경화성 유기 고분자들의 경화 반응을 일으키기 위한 것으로서, 특별히 제한되지 않으나 예를 들어 산무수물(acid anhydride)을 포함할 수 있다.
한편, 예시적인 실시예들에 있어서, 상기 화합물은 광산발생제를 더 포함할 수도 있으며, 이때 상기 광산발생제(photoacid generator, PAG)는 빛에 의하여 산을 발생시킬 수 있는 화합물이면 특별히 제한되지 않는다.
상기 용매는 유기 용매인 한 특별히 제한되지 않는다.
도 7을 참조하면, 보호막(200)에 얼라인 패턴용 트렌치(210)를 형성한다.
얼라인 패턴용 트렌치(210)는 노광 마스크(도시하지 않음)를 사용하여 관통 전극 구조물(170)과 오버랩 되지 않는 보호막(200) 부분에 광원을 조사한 뒤, 상기 광원에 의해서 노광부와 비노광부로 구분된 보호막(200)을 현상함으로써 형성할 수 있다. 이때, 상술한 바와 같이 보호막(200)이 포지티브형 감광성 물질을 포함하도록 형성됨에 따라, 상기 현상 공정에 의해 보호막(200)의 상기 노광부가 용해될 수 있다. 예시적인 실시예들에 있어서, 상기 광원은 i-line 광원일 수 있다.
즉, 보호막(200)이 감광 특성을 가질 수 있기 때문에, 보호막(200) 상에 별도의 포토레지스트 패턴을 형성하지 않고도 얼라인 패턴용 트렌치(210)를 형성할 수 있다.
도 8을 참조하면, 보호막(200)이 형성된 기판(100)을 가열함으로써 보호막(200)을 경화시킨다.
예시적인 실시예들에 있어서, 보호막(200)은 약 100℃ 이상의 온도에서 경화될 수 있다. 그러나 상기 경화 온도는 이에 제한되는 것이 아니고, 보호막(200)을 형성할 수 있는 상기 화합물 내 열경화성 유기 고분자에 따라 용이하게 변경이 가능하다.
도 9를 참조하면, 관통 전극 구조물(170)의 제1 도전막 패턴(160)이 노출될 때까지 상기 경화된 보호막(200)을 평탄화한다. 이때, 얼라인 패턴용 트렌치(210)의 상부는 제거되고 하부가 잔류하면서 상기 반도체 장치, 상기 반도체 장치를 포함하는 적층형 반도체 장치 및/또는 이를 포함하는 패키지 소자 제조 시 얼라인 키(align key)로 사용될 수 있는 얼라인 패턴(215)이 형성될 수 있다.
상기 평탄화 공정은 예를 들어, 화학 기계적 연마(Chemical Mechanical Polishing, CMP) 공정 및/또는 화학 강화 연마(Chemical enhanced polishing, CEP) 공정을 통해 수행될 수 있다. 이때, 화학 강화 연마(CEP) 공정의 경우, 보호막(200), 절연막 패턴(140), 관통 전극 구조물(170)의 배리어막 패턴(150) 및 제1 도전막 패턴(160) 간의 식각 선택비를 고려하여 다수의 평탄화 공정을 반복 수행할 수 있다. 즉, 예시적인 실시예들에 있어서, 먼저 관통 전극 구조물(170)의 배리어막 패턴(150)이 노출될 때까지 1차 평탄화 공정을 수행하고, 이후 관통 전극 구조물(170)의 1차 도전막 패턴(160)이 노출될 때까지 2차 평탄화 공정을 수행할 수 있다.
도 10을 참조하면, 상기 노출된 관통 전극 구조물(170) 및 평탄화된 보호막(205) 상에 시드막(220)을 형성한다. 이에 따라, 시드막(220)은 관통 전극 구조물(170)의 제1 도전막 패턴(160)과 직접 접촉하도록 형성될 수 있다.
시드막(220)은 물리 기상 증착(Physical Vapor Deposition, PVD) 공정 등을 통해 금속을 포함하도록 형성할 수 있으며, 예를 들어 구리(Cu)를 포함하도록 형성할 수 있다.
한편, 예시적인 실시예들에 있어서, 시드막(220) 형성 전 상기 노출된 관통 전극 구조물(170) 및 평탄화된 보호막(205) 상에 배리어막(도시하지 않음)을 더 형성할 수도 있다. 상기 배리어막은 금속 및/또는 금속 질화물을 포함하도록 형성할 수 있으며, 예를 들어 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN) 및/또는 탄탈륨 질화물(TaN)을 포함하도록 형성할 수 있다.
도 11을 참조하면, 시드막(220) 상에 제3 포토레지스트 패턴(230)을 형성한다.
제3 포토레지스트 패턴(230)은 관통 전극 구조물(170)에 오버랩 되는 시드막(220) 부분을 노출시키는 제3 개구(235)를 가질 수 있다. 예시적인 실시예들에 있어서, 제3 개구(235)는 상면에서 보았을 때, 관통 전극 구조물(170)의 폭보다 더 클 수 있다.
도 12를 참조하면, 제3 개구(235)를 채우는 제2 및 제3 도전막 패턴들(240, 250)을 순차적으로 형성한다.
예시적인 실시예들에 있어서, 제2 도전막 패턴(240)은 도금 공정을 수행하여 시드막(220) 및 제3 포토레지스트 패턴(230) 상에 제3 개구(235)를 채우는 제2 도전막을 형성하고, 상기 제2 도전막의 상부를 부분적으로 제거함으로써 형성할 수 있다. 이에 따라, 제2 도전막 패턴(240)은 제3 개구(235)를 부분적으로 채우도록 형성될 수 있다.
예시적인 실시예들에 있어서, 제3 도전막 패턴(250)은 도금 공정을 수행하여 제2 도전막 패턴(240) 및 제3 포토레지스트 패턴(230) 상에 제3 개구(235)의 나머지 부분을 채우도록 제3 도전막을 형성하고, 제3 포토레지스트 패턴(230)의 상면이 노출될 때까지 상기 제3 도전막을 평탄화함으로써 형성할 수 있다. 이에 따라, 제3 도전막 패턴(250)은 제2 도전막 패턴(240) 상에서 제3 개구(235)의 나머지 부분을 채우도록 형성될 수 있다.
상기 도금 공정 시, 시드막(220)은 제2 및/또는 제3 도전막 패턴(240, 250) 형성을 위한 전극으로서 사용될 수 있다. 한편, 제2 및 제3 도전막 패턴(240, 250)은 금속을 포함하도록 형성할 수 있으며, 이들 각각은 예를 들어, 니켈(Ni) 및 금(Au)을 포함하도록 형성할 수 있다.
다시 도 1을 참조하면, 제3 포토레지스트 패턴(230)을 제거하고, 이에 따라 노출된 시드막(220) 부분을 제거하여 시드막 패턴(225)을 형성한다. 이때, 시드막 패턴(225)은 제2 및 제3 도전막 패턴(240, 250)과 더불어 패드 구조물(260)로 정의될 수 있다.
제3 포토레지스트 패턴(230)은 예를 들어, 습식 식각 공정을 수행함으로써 제거할 수 있다.
상기 노출된 시드막(220) 부분은 제2 및 제3 도전막 패턴(240, 250)을 식각 마스크로 사용하여 이방성 식각 공정을 수행함으로써 제거할 수 있다.
한편, 패드 구조물(260)은 제3 개구(235)를 이용하여 형성되기 때문에, 예시적인 실시예들에 있어서 관통 전극 구조물(170)의 폭보다 더 큰 폭을 갖도록 형성될 수 있다. 이 경우, 상기 반도체 장치를 포함하는 적층형 반도체 장치 및/또는 패키지 소자 제조 시, 패드 구조물(260)에 인가되는 압력이 감소할 수 있다.
전술한 바와 같이, 보호막(205)을 감광성 유기 절연 물질을 포함하도록 형성함으로써, 보호막(205)을 고가의 설비 없이 코팅 방식을 통해 용이하게 형성할 수 있고, 또한 단일막으로 형성할 수도 있다. 나아가, 보호막(205)이 감광 특성을 갖기 때문에, 보호막(205) 상에 별도의 포토레지스트 패턴을 형성하지 않고도 얼라인 패턴(215)을 형성할 수 있다.
그러므로 패드 구조물(260) 형성 단계를 최소화할 수 있어 공정 단순화 및 이에 따른 공정 효율 상승의 장점을 가질 수 있다.
도 13은 예시적인 실시예들에 따른 적층형 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 상기 적층형 반도체 장치는 도 1 내지 도 12를 참조로 설명한 반도체 장치를 포함하므로 이에 대한 중복 설명은 생략한다.
도 13을 참조하면, 도 1 내지 도 12를 참조로 설명한 공정들과 동일한 공정을 수행함으로써, 회로 패턴(110), 제1 관통 전극 구조물(170), 보호막(205), 패드 구조물(260) 및 배선들(185, 187, 195, 197)을 포함하는 제1 반도체 장치(A)를 제조한다. 이어, 제1 반도체 장치(A)의 패드 구조물(260) 상에 도전성 범프(270)를 형성하고, 이를 이용하여 제1 반도체 장치(A) 상에 제2 반도체 장치(B)를 적층한다.
도전성 범프(270)는 패드 구조물(260)의 제3 도전막 패턴(250)과 직접 접촉하도록 형성할 수 있으며, 예를 들어 금속을 포함하도록 형성할 수 있다.
제2 반도체 장치(B)는 제1 반도체 장치(A)와 실질적으로 동일할 수 있고, 혹은 이와는 다른 반도체 장치일 수도 있다. 제2 반도체 장치(B)는 서로 전기적으로 연결된 제2 회로 패턴(310), 제2 콘택 플러그(330), 제5 및 제7 배선들(385, 395)을 포함할 수 있으며, 또한 서로 전기적으로 연결된 제2 관통 전극 구조물(370) 및 제6 및 제 8 배선들(387, 397)을 포함할 수 있다. 제2 반도체 장치(B)는 제2 관통 전극 구조물(370)의 도전막 패턴(360)이 도전성 범프(270)와 직접 접촉하도록 적층될 수 있으며, 이에 따라, 제1 및 제2 반도체 장치들(A, B)은 전기적으로 연결될 수 있다.
한편, 예시적인 실시예들에 있어서, 제2 반도체 장치(B)는 상부에 보호막(400) 및 접속 소자(410)를 더 포함할 수 있다. 이 경우, 접속 소자(410)는 범프 또는 와이어 본딩 등을 통해 인쇄 회로 기판에 전기적으로 연결되거나 혹은 또 다른 반도체 칩에 전기적으로 연결될 수도 있다. 즉, 도면에서는 제1 반도체 장치 상에 제2 반도체 장치가 적층되는 것만이 도시되었으나, 보다 많은 수의 반도체 장치가 더 적층될 수 있음을 당업자에게 자명하다고 할 것이다.
100, 300: 기판 101, 102: 기판의 제1 및 제2 면
110, 310: 제1 및 제2 회로 패턴 130, 330: 제1 및 제2 콘택 플러그
120, 180, 190: 제1 내지 제3 층간 절연막
140, 340: 제1 및 제2 절연막 패턴
170, 370: 제1 및 제2 관통 전극 구조물
150, 350: 제1 및 제2 배리어막 패턴
160, 240, 250, 360: 제1 내지 제4 도전막 패턴
185, 187, 195, 197, 385, 387, 395, 397: 제1 내지 제8 배선들
200, 205, 410: 보호막 410: 접속 소자
220: 시드막 225: 시드막 패턴
210: 얼라인 패턴용 트렌치 215: 얼라인 패턴
230: 제3 포토레지스트 패턴 235: 제3 개구
260: 패드 구조물 270: 도전성 범프
1000, 1100: 제1 및 제2 반도체 칩

Claims (10)

  1. 기판을 부분적으로 관통하는 관통 전극 구조물을 형성하는 단계;
    상기 기판을 부분적으로 제거하여 상기 관통 전극 구조물의 일부를 노출시키는 단계;
    감광성 유기 절연물질을 포함하며 상기 노출된 관통 전극 구조물을 커버하는 보호막을 상기 기판 상에 형성하는 단계;
    상기 보호막을 경화시키는 단계;
    상기 관통 전극 구조물이 노출될 때까지 상기 경화된 보호막을 평탄화하는 단계; 및
    상기 노출된 관통 전극 구조물과 접촉하는 패드 구조물을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 보호막을 상기 기판 상에 형성하는 단계는,
    열경화성 유기 고분자 및 감광성 물질을 포함하는 화합물을 상기 기판 상에 도포하여 예비 보호막을 형성하는 단계; 및
    상기 예비 보호막이 형성된 상기 기판을 소프트-베이킹(soft-baking) 하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서, 상기 예비 보호막은 가교제 및 경화 촉매를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서, 상기 보호막을 경화시키는 단계 이전에, 상기 보호막에 얼라인 패턴용 트렌치를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제4항에 있어서, 상기 얼라인 패턴용 트렌치를 형성하는 단계는,
    노광 마스크를 사용하여 상기 보호막을 부분적으로 노광하는 단계; 및
    상기 노광된 보호막을 현상하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서, 상기 패드 구조물을 형성하는 단계 이전에,
    상기 노출된 관통 전극 구조물 및 상기 보호막 상에 시드막을 형성하는 단계; 및
    상기 관통 전극 구조물에 오버랩되는 상기 시드막 부분을 노출시키는 개구를 갖는 포토레지스트 패턴을 상기 시드막 상에 형성하는 단계를 더 포함하며,
    상기 패드 구조물을 형성하는 단계는,
    상기 개구를 채우는 제2 도전막을 형성하는 단계;
    상기 포토레지스트 패턴을 제거하여 상기 시드막 일부를 노출시키는 단계; 및
    상기 노출된 시드막 부분을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제6항에 있어서, 상기 제2 도전막을 형성하는 단계는 도금 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 기판을 관통하며 일부가 상기 기판 외부로 노출된 관통 전극 구조물;
    열경화성 유기 고분자 및 감광성 물질을 포함하며 상기 노출된 관통 전극 구조물 부분의 측벽을 감싸는 보호막; 및
    상기 노출된 관통 전극 구조물 부분의 상면에 접촉하는 패드 구조물을 포함하는 반도체 장치.
  9. 제8항에 있어서, 상기 보호막은 얼라인 패턴을 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제8항에 있어서, 상기 패드 구조물은 순차적으로 적층된 시드막 패턴 및 제2 도전막 패턴을 포함하는 것을 특징으로 하는 반도체 장치.
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