KR20170013746A - 반도체 장치 및 그 제조 방법, 및 상기 반도체 장치를 포함하는 반도체 패키지 - Google Patents

반도체 장치 및 그 제조 방법, 및 상기 반도체 장치를 포함하는 반도체 패키지 Download PDF

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KR20170013746A
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박지순
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Abstract

반도체 장치는 다이 영역 및 상기 다이 영역을 둘러싸는 스크라이브 영역을 갖는 기판, 상기 다이 영역 내에서 상기 기판을 관통하며 일부가 상기 기판 상부로 노출된 복수 개의 관통 전극 구조물들, 및 상기 기판 상면에 형성되며 상기 노출된 관통 전극 구조물 부분의 측벽을 감싸고 상기 기판의 상기 스크라이브 영역을 따라 형성된 스크라이브 라인용 홈을 가지며 상기 관통 전극 구조물에 인접한 상기 스크라이브 영역의 일부를 커버하는 돌출부를 갖는 보호막 패턴 구조물을 포함한다.

Description

반도체 장치 및 그 제조 방법, 및 상기 반도체 장치를 포함하는 반도체 패키지{SEMICONDUCTOR DEVICES AND METHODS OF MANUFACTURING THE SAME, AND SEMICONDUCTOR PACKAGES INCLUDING THE SEMICONDUCTOR DEVICES}
본 발명은 반도체 장치 및 그 제조 방법, 및 상기 반도체 장치를 포함하는 반도체 패키지에 관한 것이다. 보다 상세하게 본 발명은 관통 전극 구조물을 갖는 반도체 장치 및 그 제조 방법, 및 상기 반도체 장치를 포함하는 반도체 패키지에 관한 것이다.
반도체 소자가 고도로 집적화됨에 따라, 각 개별 칩들을 적층시키는 3차원 패키징 기술이 개발되고 있다. 이 중에서, 관통 실리콘 비아(Through Silicon Via: TSV) 기술은 실리콘 기판을 관통하는 비아 홀을 형성하고 상기 비아 홀 내에 관통 전극을 형성하는 패키징 기술이다.
TSV가 형성된 칩을 다른 칩에 전기적으로 연결하기 위해서는 상기 TSV에 접촉하는 도전성 범프를 형성할 필요가 있으며, 이를 위해서는 상기 TSV가 형성된 실리콘 기판의 후면을 제거하고 상기 TSV를 노출시키기 위해 CMP 공정을 수행한다. 그런데, 상기 CMP 공정 진행 중에, 특히 스크라이브 라인 영역에 인접한 상기 TSV가 구부러지거나 손상될 수 있으며, 이에 따라 상기 TSV를 포함하는 반도체 장치 및 반도체 패키지의 신뢰성이 저하될 수 있다.
본 발명의 일 과제는 높은 신뢰성을 갖는 반도체 장치를 제공하는 데 있다.
본 발명의 다른 과제는 높은 신뢰성을 갖는 반도체 장치를 제조하는 방법을 제공하는 데 있다.
본 발명의 또 다른 과제는 높은 신뢰성을 갖는 반도체 패키지를 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는 다이 영역 및 상기 다이 영역을 둘러싸는 스크라이브 영역을 갖는 기판, 상기 다이 영역 내에서 상기 기판을 관통하며 일부가 상기 기판 상부로 노출된 복수 개의 관통 전극 구조물들, 및 상기 기판 상면에 형성되며 상기 노출된 관통 전극 구조물 부분의 측벽을 감싸고 상기 관통 전극 구조물에 인접한 상기 스크라이브 영역의 적어도 일부를 커버하는 돌출부를 갖는 보호막 패턴 구조물을 포함한다.
예시적인 실시예들에 있어서, 상기 보호막 패턴 구조물은 상기 기판의 상기 스크라이브 영역을 따라 형성된 스크라이브 라인용 홈을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 돌출부는 상기 스크라이브 라인용 홈의 폭과 동일한 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 돌출부는 상기 관통 전극 구조물로부터 제1 방향으로 돌출하고, 상기 스크라이브 라인용 홈은 상기 돌출부로부터 상기 제1 방향과 직교하는 제2 방향으로 연장할 수 있다.
예시적인 실시예들에 있어서, 상기 돌출부는 상기 관통 전극 구조물로부터 제1 방향으로 돌출하고, 상기 돌출부는 상기 관통 전극 구조물로부터 상기 관통 전극 구조물의 직경의 10배 이내의 거리만큼 이격될 수 있다.
예시적인 실시예들에 있어서, 상기 돌출부는 상기 제1 방향과 직교하는 제2 방향으로 적어도 상기 관통 전극 구조물의 상기 직경만큼 연장할 수 있다.
예시적인 실시예들에 있어서, 상기 보호막 패턴 구조물은 복수 개의 상기 돌출부들을 포함하고, 상기 돌출부들은 상기 기판의 상기 스크라이브 영역을 따라 이격될 수 있다.
예시적인 실시예들에 있어서, 상기 보호막 패턴 구조물은 순차적으로 적층된 질화막 패턴 및 산화막 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 보호막 패턴 구조물은 감광성 유기 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 관통 전극 구조물은 관통 전극을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 관통 전극은 도전 패턴 및 상기 도전 패턴의 측벽을 감싸는 배리어 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 관통 전극 구조물은 상기 관통 전극의 측벽을 감싸는 절연막 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치는 상기 노출된 관통 전극 구조물의 상면에 접촉하는 패드 구조물을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 패드 구조물은 순차적으로 적층된 시드 패턴 및 패드를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 복수 개의 관통 전극 구조물들은 상기 기판의 중심부 또는 주변부를 따라 일방향으로 배열될 수 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치는 제1 면 및 상기 제1 면에 반대하는 제2 면을 갖는 기판, 상기 기판을 관통하며 일부가 상기 기판의 상기 제1 면으로부터 노출된 복수 개의 관통 전극 구조물들, 및 상기 기판의 상기 제1 면 상에 형성되며 상기 노출된 관통 전극 구조물 부분의 측벽을 감싸고 상기 기판의 가장자리들 중 적어도 하나를 따라 형성된 스크라이브 라인용 홈을 가지며 상기 관통 전극 구조물에 인접한 상기 기판의 가장자리 부분을 커버하는 돌출부를 갖는 보호막 패턴 구조물을 포함한다.
예시적인 실시예들에 있어서, 상기 돌출부는 상기 스크라이브 라인용 홈의 폭과 동일한 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 돌출부는 상기 관통 전극 구조물로부터 제1 방향으로 돌출하고, 상기 스크라이브 라인용 홈은 상기 돌출부로부터 상기 제1 방향과 직교하는 제2 방향으로 연장할 수 있다.
예시적인 실시예들에 있어서, 상기 돌출부는 상기 관통 전극 구조물로부터 제1 방향으로 돌출하고, 상기 돌출부는 상기 관통 전극 구조물로부터 상기 관통 전극 구조물의 직경의 10배 이내의 거리만큼 이격될 수 있다.
예시적인 실시예들에 있어서, 상기 돌출부는 상기 제1 방향과 직교하는 제2 방향으로 적어도 상기 관통 전극 구조물의 상기 직경만큼 연장할 수 있다.
상기 본 발명의 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 장치의 제조 방법에 있어서, 다이 영역 및 상기 다이 영역을 둘러싸는 스크라이브 라인 영역을 갖는 기판을 제공한다. 상기 다이 영역 내에 상기 기판을 부분적으로 관통하는 관통 전극 구조물들을 형성한다. 상기 기판을 부분적으로 제거하여 상기 관통 전극 구조물들의 일부를 노출시킨다. 상기 기판 상에 상기 노출된 관통 전극 구조물들을 커버하는 보호막 구조물을 형성한다. 상기 스크라이브 라인 영역 상의 상기 보호막 구조물을 부분적으로 식각하여 상기 관통 전극 구조물에 인접한 상기 스크라이브 라인 영역의 일부를 커버하는 보호막 패턴 구조물을 형성한다. 상기 관통 전극 구조물이 노출될 때까지 상기 보호막 패턴 구조물을 평탄화한다.
예시적인 실시예들에 있어서, 상기 기판 상에 상기 보호막 구조물을 형성할 때, 상기 기판 상에 질화막을 형성하고, 상기 질화막 상에 산화막을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 보호막 구조물을 부분적으로 식각하여 상기 보호막 패턴 구조물을 형성할 때, 상기 보호막 구조물 상에 포토레지스트 막을 형성하고, 상기 포토레지스트 막을 패터닝하여 상기 보호막 구조물을 부분적으로 노출시키는 포토레지스트 패턴을 형성하고, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 보호막 구조물을 식각할 수 있다.
예시적인 실시예들에 있어서, 상기 기판 상에 상기 보호막 구조물을 형성할 때, 상기 기판 상에 상기 노출된 관통 전극 구조물들을 커버하는 감광성 유기막을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 보호막 구조물을 부분적으로 식각하여 상기 보호막 패턴 구조물을 형성할 때, 상기 감광성 유기막을 패터닝하여 상기 보호막 구조물을 부분적으로 노출시키는 유기막 패턴을 형성하고, 상기 유기막 패턴을 경화시켜 상기 보호막 패턴 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 보호막 구조물을 부분적으로 식각할 때, 상기 관통 전극 구조물을 부분적으로 노출시킬 수 있다.
예시적인 실시예들에 있어서, 상기 관통 전극 구조물이 노출될 때까지 상기 보호막 패턴 구조물을 평탄화할 때, 화학 기계적 연마(CMP) 공정을 수행할 수 있다.
예시적인 실시예들에 있어서, 상기 방법은 상기 관통 전극 구조물 상에 패드 구조물을 형성하는 것을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 방법은 상기 스크라이브 라인 영역을 따라 상기 기판을 절단하는 것을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 스크라이브 라인 영역을 따라 상기 기판을 절단할 때, 상기 스크라이브 라인 영역 중 절단 영역을 제거함으로써 개별화된 반도체 장치가 상기 다이 영역을 둘러싸는 스크라이브 영역을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 반도체 장치의 상기 보호막 패턴 구조물은 상기 스크라이브 영역을 따라 형성된 스크라이브 라인용 홈 및 상기 관통 전극 구조물에 인접한 상기 스크라이브 영역의 일부를 커버하는 돌출부를 가질 수 있다.
상기 본 발명의 또 다른 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 제1 반도체 칩 및 제2 반도체 칩을 포함한다. 상기 제1 반도체 칩은 다이 영역 및 상기 다이 영역을 둘러싸는 스크라이브 영역을 갖는 기판, 상기 다이 영역 내에서 상기 기판을 관통하며 일부가 상기 기판 상부로 노출된 복수 개의 관통 전극 구조물들, 상기 기판 상면에 형성되며 상기 노출된 관통 전극 구조물 부분의 측벽을 감싸고 상기 기판의 상기 스크라이브 영역을 따라 형성된 스크라이브 라인용 홈을 가지며 상기 관통 전극 구조물에 인접한 상기 스크라이브 영역의 일부를 커버하는 돌출부를 갖는 보호막 패턴 구조물, 및 상기 노출된 관통 전극 구조물 부분의 상면에 접촉하는 패드 구조물을 포함한다. 상기 제2 반도체 칩은 상기 패드 구조물을 통해 상기 제1 반도체 칩과 전기적으로 연결된다.
예시적인 실시예들에 따른 반도체 장치의 제조 방법에서, 기판의 후면으로부터 노출된 관통 전극 구조물 부분의 측벽을 감싸는 보호막 패턴 구조물을 형성한 후, 상기 관통 전극 구조물의 상부를 제거하는 CMP 공정을 수행할 수 있다. 상기 보호막 패턴 구조물은 최외각의 관통 전극 구조물에 인접한 스크라이브 라인 영역의 일부를 커버할 수 있다.
따라서, 상기 보호막 패턴 구조물은 상기 기판의 후면으로부터 노출된 최외측의 관통 전극 구조물의 상부가 상기 CMP 공정에 의해 제거될 때 구부러지거나 넘어지는 불량을 방지할 수 있다. 이에 따라, 상기 관통 전극 구조물은 CMP 공정에 의해 손상되지 않고 양호한 물리적 특성을 가질 수 있다. 더욱이, 상기 보호막의 증착 두께 및 CMP 공정 시간을 감소시키고 원가를 절감시킬 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 사시도이다.
도 2는 도 1의 반도체 장치의 일부를 나타내는 부분 절개 사시도이다.
도 3은 도 1의 반도체 장치를 나타내는 평면도이다.
도 4는 도 3의 A-A' 라인을 따라 절단한 단면도이다.
도 5는 도 3의 B-B' 라인을 따라 절단한 단면도이다.
도 6 및 도 16은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 7 내지 도 15 및 도 17은 상기 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 18 내지 도 22는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 23은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 24는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 25는 예시적인 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다.
도 26은 도 25의 A-A' 라인을 따라 절단한 단면도이다.
도 27은 도 25의 B-B' 라인을 따라 절단한 단면도이다.
도 28은 도 25의 C-C' 라인을 따라 절단한 단면도이다.
도 29 및 도 34는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 30 내지 도 33 및 도 35는 상기 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 36은 예시적인 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다.
도 37은 예시적인 실시예들에 따른 반도체 장치를 포함하는 메모리 모듈을 나타내는 도면이다.
도 38은 예시적인 실시예들에 따른 반도체 장치를 포함하는 반도체 모듈을 나타내는 도면이다.
도 39는 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 사시도이다. 도 2는 도 1의 반도체 장치의 일부를 나타내는 부분 절개 사시도이다. 도 3은 도 1의 반도체 장치를 나타내는 평면도이다. 도 4는 도 3의 A-A' 라인을 따라 절단한 단면도이다. 도 5는 도 3의 B-B' 라인을 따라 절단한 단면도이다.
도 1 내지 도 5를 참조하면, 반도체 장치(10)는 기판(100)을 관통하는 복수 개의 관통 전극 구조물들(130), 보호막 패턴 구조물(202) 및 패드 구조물(240)을 포함할 수 있다. 또한, 반도체 장치(10)는 제1 및 제2 층간 절연막들(120, 140), 회로 소자들(110), 배선들(142, 144), 제1 도전성 범프(160)을 더 포함할 수 있다.
기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator, SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator, GOI) 기판일 수 있다.
기판(100)은 제1 면(102) 및 제1 면(102)의 반대편에 형성된 제2 면(104)을 포함할 수 있다. 기판(100)은 셀들(cells)이 형성되는 다이 영역(I) 및 다이 영역(I)을 둘러싸는 스크라이브 영역(SR)을 포함할 수 있다. 회로 소자들(110) 및 관통 전극 구조물들(130)은 기판(100)의 다이 영역(I)에 형성될 수 있다. 기판(100)은 제1 가장자리(E1)와 제1 가장자리(E1)에 반대하는 제2 가장자리(E2) 및 제1 가장자리(E1)와 인접하고 서로 마주하는 제3 및 제4 가장자리들(E3, E4)을 구비할 수 있다.
기판(100)은 웨이퍼(W)의 복수 개의 다이 영역들(I)을 구분하는 스크라이브 라인 영역을 따라 절단되어 개별화될 수 있고, 기판(100)의 스크라이브 영역(SR)은 상기 스크라이브 라인 영역 중에서 소잉 공정에 의해 절단 영역을 제거한 후 남아있는 일부분일 수 있다. 따라서, 스크라이브 영역(SR)은 기판(100)의 다이 영역(I)을 둘러싸며 기판(100)의 가장자리들(E1, E2, E3, E4)을 따라 위치할 수 있다.
한편, 다이 영역(I) 내의 기판(100)의 제1 면(102) 상에는 각종 소자들, 예를 들어, 게이트 구조물, 소스/드레인 층, 콘택 플러그 등이 형성될 수 있다. 상기 소자의 예로서는, 트랜지스터, 다이오드, 저항기, 인덕터, 커패시터 등을 들 수 있다.
기판(100)의 제1 면(102) 상에는 제1 층간 절연막(120)이 형성되어 상기 회로 소자를 커버할 수 있다. 상기 콘택 플러그는 제1 층간 절연막(120)을 관통하여 상기 소스/드레인 층과 같은 불순물 영역에 접촉할 수 있다. 제1 층간 절연막(120)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있으며, 상기 콘택 플러그는 예를 들어, 금속, 금속 질화물, 금속 실리사이드, 도핑된 폴리실리콘 등을 포함할 수 있다.
관통 전극 구조물(130)은 제1 층간 절연막(120) 및 기판(100)을 관통하여 일부가 기판(100)의 제2 면(104) 상부로 노출될 수 있다. 복수 개의 관통 전극 구조물들(130)이 다이 영역(I) 내에 형성될 수 있다. 예를 들면, 관통 전극 구조물들(130)은 기판(100)의 중심부를 따라 일방향으로 배열될 수 있다.
기판(100)의 제2 면(104)에 평행하며 서로 교차하는 두 방향을 제1 방향 및 제2 방향으로 정의할 수 있다. 예를 들면, 상기 제1 방향 및 상기 제2 방향은 서로 직교하도록 교차할 수 있다. 제1 가장자리(E1) 및 제2 가장자리(E2)는 상기 제2 방향과 평행한 방향들을 따라 연장하고 제3 가장자리(E3) 및 제4 가장자리(E4)는 상기 제1 방향과 평행한 방향들을 따라 연장할 수 있다.
관통 전극 구조물들(130)은 상기 제1 방향을 따라 서로 이격될 수 있다. 따라서, 최외측의 관통 전극 구조물(130)은 기판(100)의 가장자리(E1, E2)와 가장 인접하게 배열될 수 있다.
예시적인 실시예들에 있어서, 관통 전극 구조물(130)은 관통 전극 및 상기 관통 전극의 측벽을 감싸는 절연막 패턴(132)을 포함할 수 있고, 상기 관통 전극은 도전 패턴(136) 및 도전 패턴(136)의 측벽을 감싸는 배리어 패턴(134)을 포함할 수 있다. 예를 들면, 관통 전극 구조물(130)은 약 1㎛ 내지 약 20㎛의 직경(D)을 가질 수 있다. 도전 패턴(136)은 구리, 알루미늄, 텅스텐 등과 같은 금속 혹은 도핑된 폴리실리콘을 포함할 수 있고, 배리어 패턴(134)은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 구리 질화물, 알루미늄 질화물 등과 같은 금속 질화물을 포함할 수 있으며, 절연막 패턴(132)은 예를 들어, 실리콘 산화물과 같은 산화물 혹은 실리콘 질화물과 같은 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 보호막 패턴 구조물(202)는 기판(100)의 제2 면(104) 상에 형성되어 노출된 관통 전극 구조물(130) 부분의 측벽을 감쌀 수 있다. 보호막 패턴 구조물(202)은 기판(100)의 스크라이브 영역(SR)을 따라 형성된 스크라이브 라인용 홈(204)을 가지며 관통 전극 구조물(130)에 인접한 스크라이브 영역(SR)의 일부를 커버하는 돌출부(206)를 가질 수 있다. 스크라이브 라인용 홈(204)은 기판(100)의 가장자리들 중 적어도 하나를 따라 형성될 수 있다. 돌출부(206)는 관통 전극 구조물(130)에 인접한 기판(100)의 가장자리 부분을 커버할 수 있다.
예를 들면, 돌출부(206)는 최외측의 관통 전극 구조물(130)로부터 상기 제1 방향으로 돌출할 수 있다. 스크라이브 라인용 홈(204)은 돌출부(206)로부터 상기 제1 방향과 실질적으로 직교하는 상기 제2 방향을 따라 연장할 수 있다. 돌출부(206)는 상대적으로 인접한 최외측의 관통 전극 구조물(130)로부터 관통 전극 구조물(130)의 직경(D)의 10배 이내의 거리만큼 이격될 수 있다. 즉, 관통 전극 구조물(130)과 돌출부(206) 사이의 최단 거리(L)는 관통 전극 구조물(130)의 직경(D)의 10배 이내일 수 있다. 또한, 돌출부(206)의 폭(W1)은 스크라이브 라인용 홈(204)의 폭(W2)과 실질적으로 동일할 수 있다. 이와 다르게, 돌출부(206)의 폭(W1)은 스크라이브 라인용 홈(204)의 폭(W2)보다 작거나 클 수 있다. 돌출부(206)는 상기 제2 방향으로 적어도 관통 전극 구조물(130)의 직경(D)만큼 연장할 수 있다. 즉, 상기 제2 방향으로의 돌출부(206)의 길이는 관통 전극 구조물(130)의 직경(D)과 실질적으로 동일하거나 더 클 수 있다.
예시적인 실시예들에 있어서, 보호막 패턴 구조물(202)은 기판(100)의 제2 면(104) 상에 순차적으로 적층된 복수 개의 보호막 패턴들을 포함할 수 있다. 예를 들면, 보호막 패턴 구조물(202)은 기판(100)의 제2 면(104) 상에 순차적으로 적층된 질화막 패턴(212) 및 산화막 패턴(222)을 포함할 수 있다. 또한, 보호막 패턴 구조물(202)은 질화막 패턴(212) 하부에 형성된 또 다른 산화막 패턴을 더 포함할 수 있다. 이와 다르게, 보호막 패턴 구조물(202)은 기판(100)의 제2 면(104) 상에 순차적으로 적층된 산화막 패턴 및 질화막 패턴을 포함할 수 있다.
다른 실시예들에 있어서, 보호막 패턴 구조물(202)은 감광성 유기 물질을 포함할 수 있다. 이에 따라, 보호막 패턴 구조물(202)은 열경화성 유기 고분자 및 감광성 물질을 포함할 수 있다. 상기 열경화성 유기 고분자는 예를 들어, 폴리이미드(polyimide), 노볼락(novolac), 폴리벤족사졸(polybenzoxazole), 벤조사이클로부텐(benzocyclobutene), 실리콘 고분자(Silicon Polymer), 에폭시 고분자(Epoxy Polymer) 및 아크릴레이트 고분자 (Acrylate Polymer) 등을 포함할 수 있으며, 상기 감광성 물질은 예를 들어, 포지티브형 감광성 물질일 수 있다. 이 경우에 있어서, 보호막 패턴 구조물(202)은 단일층으로 구성될 수 있다. 다른 실시예들에 있어서, 보호막 패턴 구조물(202)은 복수의 층으로 구성될 수 있다. 이 때, 보호막 패턴 구조물(202)의 각 층들은 상기 감광성 유기 물질뿐만 아니라, 산화물 또는 질화물을 포함할 수 있다.
패드 구조물(240)은 노출된 관통 전극 구조물(130) 부분의 상면에 접촉할 수 있다. 상기 패드 구조물은 순차적으로 적층된 시드 패턴(242) 및 패드를 포함할 수 있다. 상기 패드는 제1 도전막 패턴(244) 및 제2 도전막 패턴(246)을 포함할 수 있다. 시드 패턴(242)은 예를 들어, 구리를 포함할 수 있으며, 상기 패드는 예를 들어, 니켈(Ni), 구리(Cu), 금(Au), 텅스텐(W), 알루미늄(Al), 주석-은 합금(SnAg) 등을 포함할 수 있다.
제2 층간 절연막(140)은 제1 층간 절연막(120) 상에 형성될 수 있다. 배선들(142, 144)은 제2 층간 절연막(140)을 관통하여 관통 전극 구조물(130)과 접촉할 수 있다. 제2 층간 절연막(140)은 예를 들어, 불소 혹은 탄소가 도핑된 실리콘 산화물, 다공성 실리콘 산화물, 스핀 온 유기 폴리머, HSSQ, MSSQ와 같은 무기 폴리머 등과 같이 저유전 물질을 포함할 수 있다.
제1 도전성 범프(160)은 배선(144)과 연결된 도전 패턴(152)에 접촉할 수 있으며, 예를 들어, 은, 구리 등과 같은 금속이나 솔더(solder)와 같은 합금을 포함할 수 있다.
전술한 바와 같이, 보호막 패턴 구조물(202)은 기판(100)의 가장자리를 따라 소잉 공정에 의해 절단된 후 남아있는 스크라이브 라인용 홈(204)을 가지면서 최외측의 관통 전극 구조물(130)과 인접한 기판(100)의 가장자리 부분을 커버하는 돌출부(206)를 포함할 수 있다. 따라서, 상기 반도체 장치의 제조 공정 중 관통 전극 구조물(130)에 대한 화학 기계적 연마(Chemical Mechanical Polishing, CMP) 공정 수행시에 기판(100)의 제2 면(104)으로부터 돌출되고 기판(100)의 가장자리와 인접한 최외측의 관통 전극 구조물(130)의 구부러지는 불량을 방지할 수 있다. 이러한 관통 전극 구조물(130)을 포함하는 상기 반도체 장치는 우수한 전기적 특성을 가질 수 있다.
도 6 및 도 16은 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 7 내지 도 15 및 도 17은 상기 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 7 내지 도 15는 도 6의 A-A 라인 및 B-B 라인으로 각각 절단한 단면들을 포함한다. 도 17은 도 16의 A-A' 라인 및 B-B' 라인으로 각각 절단한 단면들을 포함한다.
도 6 및 도 7을 참조하면, 다이 영역(I) 및 다이 영역(I)을 둘러싸는 스크라이브 라인 영역(II)을 갖는 웨이퍼(W)와 같은 기판(100)을 제공하고, 다이 영역(I) 내에 상기 기판을 부분적으로 관통하는 관통 전극 구조물들(130)을 형성할 수 있다.
상기 기판은 실리콘, 게르마늄, 실리콘-게르마늄, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수도 있다.
기판(100)은 제1 면(102) 및 제1 면(102)의 반대편에 형성된 제2 면(104)을 포함할 수 있다. 기판(100)은 셀들(cells)이 형성되는 다이 영역(I) 및 다이 영역(I)을 둘러싸는 스크라이브 라인 영역(II)을 포함할 수 있다. 회로 소자들(110) 및 관통 전극 구조물들(130)은 기판(100)의 다이 영역(I)에 형성될 수 있다. 기판(100)은 추후 소잉 공정에 의해 웨이퍼(W)의 복수 개의 다이 영역들(I)을 구분하는 스크라이브 라인 영역(II)을 따라 절단되어 개별화될 수 있다.
한편, 다이 영역(I)은 메모리 셀들이 형성되는 셀 영역(도시되지 않음)과 상기 메모리 셀들을 구동하기 위한 주변 회로들이 형성되는 주변 회로 영역(도시되지 않음)을 포함할 수 있으며, 이와는 달리 로직 소자들이 형성되는 로직 영역을 포함할 수도 있다.
상기 회로 소자로서, 예를 들어 트랜지스터가 다음과 같은 방법에 의해 형성될 수 있다.
즉, 소자 분리막(도시되지 않음)이 형성된 기판(100)의 제1 면(102) 상에 게이트 절연막 및 게이트 전극막을 순차적으로 형성한 후, 사진 식각 공정에 의해 상기 게이트 전극막 및 상기 게이트 절연막을 패터닝함으로써, 기판(100)의 제1 영역(I) 상에 순차적으로 적층된 게이트 절연막 패턴 및 게이트 전극을 포함하는 게이트 구조물을 형성할 수 있다. 상기 게이트 절연막은 실리콘 산화물 혹은 금속 산화물과 같은 산화물을 포함하도록 형성할 수 있고, 상기 게이트 전극막은 도핑된 폴리실리콘, 금속, 금속 질화물 및/또는 금속 실리사이드를 포함하도록 형성할 수 있다.
이후, 상기 게이트 구조물을 커버하는 게이트 스페이서막을 기판(100)의 제1 면(102) 및 상기 소자 분리막 상에 형성하고 이를 이방성 식각 공정을 통해 식각함으로써, 상기 게이트 구조물 측벽에 게이트 스페이서를 형성할 수 있다. 상기 게이트 스페이서막은 예를 들어 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있다.
한편, 이온 주입 공정을 통해 상기 게이트 구조물에 인접한 기판(100) 상부에 불순물을 도핑하여 불순물 영역을 형성함으로써, 상기 게이트 구조물 및 상기 불순물 영역을 포함하는 상기 트랜지스터를 형성할 수 있다.
예시적인 실시예들에 있어서, 기판(100)의 제1 영역(I)에는 복수 개의 트랜지스터들이 형성될 수 있다. 한편 상기 회로 소자는 상기 트랜지스터에 한정되지 않으며, 상기 회로 소자로서 다이오드, 저항기, 인덕터, 커패시터 등 다양한 소자들이 더 형성될 수도 있다.
이후, 회로 소자들(110)을 커버하는 제1 층간 절연막(120)을 기판(100)의 제1 면(102) 상에 형성한 후, 제1 층간 절연막(120)을 관통하여 상기 불순물 영역에 접촉하도록 콘택 플러그를 형성할 수 있다.
제1 층간 절연막(120)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성할 수 있다. 상기 콘택 플러그는 제1 층간 절연막(120)을 관통하여 상기 불순물 영역을 노출시키는 콘택 홀(도시되지 않음)을 형성하고, 도전성 물질을 사용하여 상기 콘택 홀을 채움으로써 형성할 수 있다. 상기 도전성 물질은 예를 들어, 금속, 금속 질화물, 금속 실리사이드, 도핑된 폴리실리콘 등을 포함할 수 있다.
도면에 도시되지는 않았으나, 제1 층간 절연막(120) 상에 또 다른 층간 절연막을 형성하고, 상기 층간 절연막을 관통하고 상기 콘택 플러그에 전기적으로 연결되는 배선을 추가적으로 형성할 수 있다.
이어서, 기판(100)을 부분적으로 관통하는 관통 전극 구조물(130)을 형성할 수 있다.
구체적으로, 제1 층간 절연막(120) 및 기판(100)을 식각하여 제1 층간 절연막(120) 및 기판(100)의 일부를 관통하는 제1 트렌치(도시되지 않음)을 형성할 수 있다. 상기 제1 트렌치의 내벽 및 제1 층간 절연막(120) 상에 절연막 및 배리어막을 순차적으로 형성한 후, 상기 제1 트렌치를 충분히 채우도록 도전막을 상기 배리어막 상에 형성할 수 있다. 상기 절연막은 예를 들어, 실리콘 산화물과 같은 산화물 혹은 실리콘 질화물과 같은 질화물을 포함하도록 형성할 수 있고, 상기 배리어막은 예를 들어, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 구리 질화물, 알루미늄 질화물 등과 같은 금속 질화물을 포함하도록 형성할 수 있으며, 상기 도전막은 예를 들어, 구리, 알루미늄, 텅스텐 등과 같은 금속 혹은 도핑된 폴리실리콘을 사용하여 형성할 수 있다.
이 후, 제1 층간 절연막(120)의 상면이 노출될 때까지 상기 도전막, 상기 배리어막 및 상기 절연막을 평탄화함으로써, 상기 제1 트렌치를 채우는 관통 전극 구조물(130)을 형성할 수 있다. 이 때, 관통 전극 구조물(130)은 절연막 패턴(132), 배리어 패턴(134) 및 도전 패턴(136)을 포함할 수 있다.
이어서, 제1 층간 절연막(120) 상에 제2 층간 절연막(140)을 형성하고, 제2 층간 절연막(140)을 관통하는 배선들(142, 144)을 형성할 수 있다.
제2 층간 절연막(140)은 예를 들어, 불소 혹은 탄소가 도핑된 실리콘 산화물, 다공성 실리콘 산화물, 스핀 온 유기 폴리머, HSSQ, MSSQ와 같은 무기 폴리머 등과 같이 저유전 물질을 포함하도록 형성될 수 있다.
제2 층간 절연막(140) 상에 보호막(150)을 형성하고, 배선(144)과 전기적으로 연결되고 보호막(150)으로부터 노출된 도전 패턴(152)을 형성할 수 있다. 도전 패턴(152) 상면에 접촉하도록 제1 도전성 범프(160)를 보호막(150) 상에 형성하고, 이를 커버하는 접착막(170)을 보호막(150) 상에 형성한 후, 핸들링 기판(180)을 이에 접착시킬 수 있다.
제1 도전성 범프(160)는 예를 들어, 은, 구리 등과 같은 금속이나 솔더(solder)와 같은 합금을 포함하도록 형성할 수 있으며, 핸들링 기판(180)은 예를 들어, 유리(glass) 기판일 수 있다. 기판(100)의 제2 면(104)이 위로 향하도록 핸들링 기판(180)을 이용하여 기판(100)을 뒤집는다.
도 8을 참조하면, 제2 면(104)에 인접하는 기판(100) 부분을 제거하여, 관통 전극 구조물들(130)의 일부를 각각 노출시킬 수 있다. 기판(100)은 예를 들면, 에치 백 공정을 통해 부분적으로 제거될 수 있다.
도 9를 참조하면, 기판(100)의 제2 면(104) 및 노출된 관통 전극 구조물(130) 부분 상에 보호막 구조물(200)을 형성할 수 있다.
예시적인 실시예들에 있어서, 기판(100)의 제2 면(104) 및 노출된 관통 전극 구조물(130) 상에 순차적으로 복수 개의 보호막들을 형성할 수 있다. 구체적으로, 보호막 구조물(200)은 순차적으로 적층된 질화막(210) 및 산화막(220)을 포함하도록 형성될 수 있다. 또한, 보호막 구조물(200)은 질화막(210) 하부에 산화막을 더 포함하도록 형성될 수 있다. 예를 들면, 산화막(220)은 질화막(210)에 비해 큰 두께를 갖도록 형성될 수 있다. 이와 다르게, 보호막 구조물(200)은 순차적으로 적층된 산화막 및 질화막을 포함하도록 형성될 수 있다.
도 10을 참조하면, 보호막 구조물(200) 상에 포토레지스트 막(230)을 형성할 수 있다.
예시적인 실시예들에 있어서, 포토레지스트 막(230)은 기판(100)의 제2 면(104) 상부로 노출된 관통 전극 구조물(130) 상에 형성된 보호막 구조물(200) 부분의 상면보다 높은 상면을 갖도록 형성될 수 있다.
도 11을 참조하면, 노광 및 현상 공정을 통해 포토레지스트 막(230)을 패터닝함으로써 보호막 구조물(200) 상에 포토레지스트 패턴(232)을 형성할 수 있다.
예시적인 실시예들에 있어서, 포토레지스트 패턴(232)은 스크라이브 라인(scribe line) 형성을 위한 제1 개구(234) 및 얼라인 키(alignment key) 형성을 위한 제2 개구(도시되지 않음)를 포함하도록 형성될 수 있다. 또한, 포토레지스 패턴(232)은 최외측의 관통 전극 구조물(130)과 인접한 스크라이브 라인 영역의 일부를 커버할 수 있다. 따라서, 제1 개구(234)는 관통 전극 구조물(130)과 인접한 부분을 제외한 나머지 스크라이브 라인 영역(II)을 노출시킬 수 있다. 한편, 포토레지스트 막(230)을 식각하여 포토레지스트 패턴(232)을 형성할 때, 관통 전극 구조물(130) 상에 형성된 보호막 구조물(200) 부분이 노출될 수 있다.
도 12를 참조하면, 포토레지스 패턴(232)을 식각 마스크로 사용하여 보호막 구조물(200)을 식각함으로써 보호막 패턴 구조물(202)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 식각 공정에 의해, 제1 개구(234)에 의해 노출된 보호막 구조물(200) 부분이 식각되어 스크라이브 라인 형성용 트렌치(203)를 형성하고 상기 제2 개구에 의해 노출된 보호막 구조물(200) 부분이 식각되어 얼라인 키 형성용 트렌치(도시되지 않음)를 형성할 수 있다. 스크라이브 라인 형성용 트렌치(203)는 관통 전극 구조물(130)과 인접한 부분을 제외한 나머지 스크라이브 라인 영역(II)에 형성될 수 있다. 또한, 상기 식각 공정에 의해, 관통 전극 구조물(130) 상부의 보호막 구조물(200) 부분이 식각되어 관통 전극 구조물(130)이 노출될 수 있으며, 노출된 관통 전극 구조물(130)의 일부 역시 식각될 수 있다.
예를 들면, 상기 식각 공정에 의해, 제1 개구(234) 하부의 보호막 구조물(200) 부분이 전부 제거되지 않을 수 있으며, 이에 따라 기판(100)의 제2 면(104)이 노출되지 않을 수 있다. 즉, 제1 개구(234) 하부의 산화막 패턴(222) 부분만이 제거되고 질화막 패턴(212) 부분은 잔류할 수 있다. 따라서, 보호막 패턴 구조물(202)의 산화막 패턴(222)에 스크라이브 라인 형성용 트렌치(203)가 형성될 수 있다. 이와 다르게, 제1 개구(234) 하부의 보호막 구조물(200) 부분이 전부 제거될 수 있으며, 이에 따라 기판(100)의 제2 면(104)이 노출될 수 있다. 즉, 제1 개구(234) 하부의 산화막 패턴(222) 부분과 질화막 패턴(212) 부분 모두가 제거될 수 있다. 따라서, 보호막 패턴 구조물(202)의 산화막 패턴(222) 및 질화막 패턴(222)에 상기 스크라이브 라인 형성용 트렌치가 형성될 수 있다.
따라서, 보호막 패턴 구조물(202)은 기판(100)의 제2 면(104)으로부터 노출된 관통 전극 구조물(130)의 측벽을 감쌀 수 있다. 또한, 보호막 패턴 구조물(202)은 관통 전극 구조물(130)과 인접한 부분을 제외한 나머지 스크라이브 라인 영역(II)을 따라 형성된 스크라이브 라인 형성용 트렌치(203)를 가질 수 있다.
도 13 및 도 14를 참조하면, 포토레지스트 패턴(232)을 제거한 후, 관통 전극 구조물(130)의 도전 패턴(136)이 노출될 때까지 보호막 패턴 구조물(202)을 평탄화할 수 있다.
상기 평탄화 공정은 예를 들어, 화학 기계적 연마(CMP) 공정을 통해 수행될 수 있다. 이 때, 스크라이브 라인 형성용 트렌치(203)의 상부 및 상기 얼라인 키 형성용 트렌치의 상부는 일부 제거될 수 있다.
보호막 패턴 구조물(202)은 최외각의 관통 전극 구조물(130)에 인접한 스크라이브 라인 영역(II)의 일부를 커버함으로써, 최외각 관통 전극 구조물(130)과 상기 스크라이브 라인 형성용 트렌치 사이의 단차를 제거할 수 있다. 따라서, 보호막 패턴 구조물(202)은 기판(100)의 제2 면(104)로부터 노출된 최외측의 관통 전극 구조물(130)의 상부가 CMP 공정에 의해 제거될 때 구부러지거나 넘어지는 불량을 방지할 수 있다. 관통 전극 구조물(130)은 CMP 공정에 의해 손상되지 않고 양호한 물리적 특성을 가질 수 있다. 더욱이, 상기 보호막의 증착 두께 및 CMP 공정 시간을 감소시키고 원가를 절감시킬 수 있다.
도 15를 참조하면, 관통 전극 구조물(130) 상에 패드 구조물(240)을 형성할 수 있다.
노출된 관통 전극 구조물(130) 및 보호막 패턴 구조물(202)의 상면들에 시드막을 형성할 수 있다. 상기 시드막은 관통 전극 구조물(130)의 도전 패턴(136)과 직접 접촉하도록 형성될 수 있다.
상기 시드막은 예를 들어, 구리를 포함하도록 형성될 수 있으며, 물리 기상 증착(Physical Vapor Deposition: PVD) 공정에 의해 형성될 수 있다.
이어서, 상기 시드막 상에 관통 전극 구조물(130) 상면에 형성된 상기 시드막 부분을 노출시키는 개구를 갖는 제2 포토레지스트 패턴을 형성한 후, 상기 개구를 채우는 제1 도전막 패턴(244) 및 제2 도전막 패턴(246)을 갖는 패드를 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 도전막 패턴(244)은 도금 공정을 수행하여 상기 시드막 상에 상기 개구를 채우는 제2 도전막을 형성하고, 상기 제2 도전막의 상부를 부분적으로 제거함으로써 형성할 수 있다. 이에 따라, 제1 도전막 패턴(244)은 상기 개구를 부분적으로 채우도록 형성될 수 있다. 제2 도전막 패턴(246)은 도금 공정을 수행하여 제1 도전막 패턴(244) 상에 상기 개구의 나머지 부분을 채우도록 제3 도전막을 형성하고, 상기 제3 도전막을 평탄화함으로써 형성할 수 있다. 이에 따라, 제2 도전막 패턴(246)은 제1 도전막 패턴(244) 상에서 상기 개구의 나머지 부분을 채우도록 형성될 수 있다.
상기 도금 공정 시, 상기 시드막은 제1 및/또는 제2 도전막 패턴(244, 246) 형성을 위한 전극으로서 사용될 수 있다. 한편, 제1 및 제2 도전막 패턴(244, 246)은 금속을 포함하도록 형성할 수 있으며, 이들 각각은 예를 들어, 니켈(Ni) 및 금(Au)을 포함하도록 형성할 수 있다.
이 후, 상기 제2 포토레지스트 패턴을 제거하고, 이에 따라 노출된 시드막 부분을 제거하여 시드 패턴(242)을 형성한다. 이때, 시드 패턴(242)은 제1 및 제2 도전막 패턴(244, 246)과 더불어 패드 구조물(240)로 정의될 수 있다.
상기 제2 포토레지스트 패턴은 예를 들어, 습식 식각 공정을 수행함으로써 제거할 수 있다. 상기 노출된 시드막 부분은 제1 및 제2 도전막 패턴(244, 246)을 식각 마스크로 사용하여 이방성 식각 공정을 수행함으로써 제거할 수 있다.
도 16 및 도 17을 참조하면, 스크라이브 라인 영역(II)을 따라 기판(100)을 절단하여 개별화된 반도체 장치를 형성할 수 있다.
기판(100)은 웨이퍼(W)의 복수 개의 다이 영역들(I)을 구분하는 스크라이브 라인 영역(II)을 따라 절단되어 개별화될 수 있다. 스크라이브 라인 영역(II) 중 절단 영역(CR)은 소잉 공정에 의해 제거되고, 절단 영역(CR)이 제거된 후 남아있는 스크라이브 영역(SR)은 개별화된 반도체 장치의 다이 영역(I)을 둘러싸는 주변 영역일 수 있다.
따라서, 보호막 패턴 구조물(202)은 기판(100)의 제2 면(104) 상에 형성되어 노출된 관통 전극 구조물(130) 부분의 측벽을 감쌀 수 있다. 또한, 상기 소잉 공정에 의해, 보호막 패턴 구조물(202)은 기판(100)의 스크라이브 영역(SR)을 따라 형성된 스크라이브 라인용 홈(204)을 가지며 최외측의 관통 전극 구조물(130)에 인접한 스크라이브 영역(SR)의 일부를 커버하는 돌출부(206)를 가질 수 있다.
이 후, 핸들링 기판(180) 및 접착막(170)을 제거하여, 도 1의 반도체 장치(10)를 형성할 수 있다.
도 18 내지 도 22는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 상기 반도체 장치의 제조 방법은 도 6 내지 도 17을 참조로 설명한 반도체 장치의 제조 방법에 포함되는 공정들과 실질적으로 동일하거나 유사한 공정들을 포함하므로, 이에 대한 자세한 설명은 생략한다. 도 18 내지 도 21은 도 6의 A-A 라인 및 B-B 라인으로 각각 절단한 단면들을 포함한다. 도 22는 도 16의 A-A' 라인 및 B-B' 라인으로 각각 절단한 단면들을 포함한다.
먼저, 도 6 내지 도 8을 참조로 설명한 공정들을 수행한다.
이후, 도 18을 참조하면, 기판(100)의 제2 면(104) 및 노출된 관통 전극 구조물(130) 부분 상에 보호막 구조물(201)을 형성할 수 있다.
예시적인 실시예들에 있어서, 보호막 구조물(201)은 감광성 유기 절연 물질을 용매에 용해시켜 화합물을 형성하고, 상기 화합물을 예를 들어 스핀 온 코팅(spin-on coating) 등과 같은 공정을 통해 기판(100)의 제2 면(104) 상에 도포한 후, 이를 소프트-베이킹(soft-backing) 함으로써 형성할 수 있다.
상기 화합물은 열경화성 유기 고분자 및 감광성 물질을 포함할 수 있다. 상기 열경화성 유기 고분자는 절연 특성을 갖는 열경화성 수지인 한 특별히 제한되지 않으며, 예를 들어 폴리이미드(polyimide), 노볼락(novolac), 폴리벤족사졸(polybenzoxazole), 벤조사이클로부텐(benzocyclobutene), 실리콘 고분자(Silicon Polymer), 에폭시 고분자(Epoxy Polymer) 및 아크릴레이트 고분자 (Acrylate Polymer) 등을 포함할 수 있다. 상기 감광성 물질은 예를 들어, 포지티브형 감광성 물질일 수 있다.
또한, 상기 화합물은 가교제, 경화 촉매 및 광산 발생제를 더 포함할 수도 있다.
도 19를 참조하면, 보호막 구조물(201)에 노광 및 현상 공정을 수행하여 보호막 패턴 구조물(202)을 형성할 수 있다.
상기 노광 및 현상 공정에 의해, 보호막 구조물(201)에 스크라이브 라인 형성용 트렌치(203)를 형성할 수 있다. 스크라이브 라인 형성용 트렌치(203)는 관통 전극 구조물(130)과 인접한 부분을 제외한 나머지 스크라이브 라인 영역(II)에 형성될 수 있다.
따라서, 보호막 패턴 구조물(202)은 관통 전극 구조물(130)과 인접한 부분을 제외한 나머지 스크라이브 라인 영역(II)을 따라 형성된 스크라이브 라인 형성용 트렌치(203)를 가질 수 있다.
이어서, 기판(100)을 가열하여 보호막 패턴 구조물(202)을 경화시킨다.
예시적인 실시예들에 있어서, 보호막 패턴 구조물(202)은 약 100℃ 이상의 온도에서 경화될 수 있다. 하지만, 상기 경화 온도는 이에 제한되지는 않으며, 보호막 패턴 구조물(202)을 형성하는 상기 화합물 내의 열경화성 유기 고분자에 따라 변경이 가능하다.
도 20을 참조하면, 관통 전극 구조물(130)의 도전 패턴(136)이 노출될 때까지 보호막 패턴 구조물(202)을 평탄화할 수 있다.
상기 평탄화 공정은 예를 들어, 화학 기계적 연마(CMP) 공정을 통해 수행될 수 있다. 이 때, 스크라이브 라인 형성용 트렌치(203)의 상부는 일부 제거될 수 있다.
보호막 패턴 구조물(202)은 최외각의 관통 전극 구조물(130)에 인접한 스크라이브 라인 영역(II)의 일부를 커버할 수 있다. 따라서, 보호막 패턴 구조물(202)은 기판(100)의 제2 면(104)로부터 노출된 최외측의 관통 전극 구조물(130)의 상부가 CMP 공정에 의해 제거될 때 구부러지거나 넘어지는 불량을 방지할 수 있다. 관통 전극 구조물(130)은 CMP 공정에 의해 손상되지 않고 양호한 물리적 특성을 가질 수 있다.
도 21 및 도 22를 참조하면, 관통 전극 구조물(130) 상에 패드 구조물(240)을 형성한 후, 스크라이브 라인 영역(II)을 따라 기판(100)을 절단하여 개별화된 반도체 장치를 형성할 수 있다.
구체적으로, 도 15 내지 도 17을 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정들을 수행함으로써 상기 반도체 장치를 완성할 수 있다.
도 23은 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다. 상기 반도체 장치는 관통 전극 구조물들의 배치 및 보호막 패턴 구조물의 형상을 제외하고는 도 1 내지 도 5를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 23을 참조하면, 반도체 장치(11)는 기판(100)을 관통하는 복수 개의 관통 전극 구조물들(130), 보호막 패턴 구조물(202) 및 패드 구조물(240)을 포함할 수 있다.
기판(100)은 셀들(cells)이 형성되는 다이 영역(I) 및 다이 영역(I)을 둘러싸는 스크라이브 영역(SR)을 포함할 수 있다. 기판(100)은 제1 가장자리(E1)와 제1 가장자리(E1)에 반대하는 제2 가장자리(E2) 및 제1 가장자리(E1)와 인접하고 서로 마주하는 제3 및 제4 가장자리들(E3, E4)을 구비할 수 있다.
기판(100) 상면에 평행하며 서로 교차하는 두 방향을 제1 방향 및 제2 방향으로 정의할 수 있다. 예를 들면, 상기 제1 방향 및 상기 제2 방향은 서로 직교하도록 교차할 수 있다.
제1 가장자리(E1) 및 제2 가장자리(E2)는 상기 제2 방향과 평행한 방향들을 따라 연장하고 제3 가장자리(E3) 및 제4 가장자리(E4)는 상기 제1 방향과 평행한 방향들을 따라 연장할 수 있다. 스크라이브 영역(SR)은 기판(100)의 다이 영역(I)을 둘러싸며 기판(100)의 가장자리들(E1, E2, E3, E4)을 따라 위치할 수 있다.
복수 개의 관통 전극 구조물들(130)이 다이 영역(I) 내에 형성될 수 있다. 관통 전극 구조물(130)은 기판(100)을 관통하여 일부가 기판(100) 상부로 노출될 수 있다. 보호막 패턴 구조물(202)는 기판(100) 상부로 노출된 관통 전극 구조물(130) 부분의 측벽을 감쌀 수 있다. 보호막 패턴 구조물(202)은 기판(100)의 스크라이브 영역(SR)을 따라 형성된 스크라이브 라인용 홈(204)을 가질 수 있다.
복수 개의 관통 전극 구조물들(130)은 기판(100)의 중심부를 따라 일방향으로 배열될 수 있다. 예를 들면, 2열의 컬럼들이 상기 제2 방향으로 배열될 수 있고, 상기 컬럼은 상기 제1 방향으로 배열된 복수 개의 관통 전극 구조물들(130)을 포함할 수 있다. 제1 열의 컬럼에서 최외측의 관통 전극 구조물들(130)은 제1 가장자리(E1) 및 제2 가장자리(E2)에 상대적으로 인접하게 배치될 수 있다. 제2 열의 컬럼에서 최외측의 관통 전극 구조물들(130)은 제1 가장자리(E1)와 제2 가장자리(E2)에 상대적으로 인접하게 배치될 수 있다.
보호막 패턴 구조물(202)은 최외측의 관통 전극 구조물들(130)과 인접한 제1 및 제2 가장자리(E1, E2) 부분을 각각 커버하는 복수 개의 돌출부들(206)을 가질 수 있다. 돌출부들(206)은 스크라이브 영역(SR)의 연장 방향을 따라 상기 제2 방향으로 상기 이격될 수 있다. 스크라이브 라인용 홈(204)은 돌출부들(206) 사이에 형성될 수 있다.
도 24는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다. 상기 반도체 장치는 관통 전극 구조물들의 배치 및 보호막 패턴 구조물의 형상을 제외하고는 도 23을 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 24를 참조하면, 반도체 장치(12)는 기판(100)을 관통하는 복수 개의 관통 전극 구조물들(130), 보호막 패턴 구조물(202) 및 패드 구조물(240)을 포함할 수 있다.
복수 개의 관통 전극 구조물들(130)은 기판(100)의 주변부를 따라 일방향으로 배열될 수 있다. 예를 들면, 2열의 컬럼들이 제1 방향으로 배열될 수 있고, 상기 컬럼은 제2 방향으로 배열된 복수 개의 관통 전극 구조물들(130)을 포함할 수 있다. 제1 열의 컬럼의 관통 전극 구조물들(130)은 제1 가장자리(E1)와 인접하도록 상기 제2 방향을 따라 배열될 수 있다. 제2 열의 컬럼의 관통 전극 구조물들(130)은 제2 가장자리(E2)와 인접하도록 상기 제2 방향을 따라 배열될 수 있다.
보호막 패턴 구조물(202)은 제1 및 제2 열들의 관통 전극 구조물들(130)과 인접한 제1 및 제2 가장자리(E1, E2) 부분을 커버하는 돌출부들(206)을 가질 수 있다. 돌출부들(206)은 제1 가장자리(E1) 및 제2 가장자리(E2) 전체를 커버하도록 상기 제2 방향으로 연장할 수 있다. 즉, 돌출부들(206)은 제1 및 제2 가장자리들(E1, E2)에 대응하는 스크라이브 영역(SR)을 따라 각각 커버하도록 연장 형성될 수 있다. 스크라이브 라인용 홈들(204)은 제3 및 제4 가장자리들(E3, E4)을 따라 각각 연장 형성될 수 있다.
도 25는 예시적인 실시예들에 따른 반도체 패키지를 설명하기 위한 평면도이다. 도 26은 도 25의 A-A' 라인을 따라 절단한 단면도이다. 도 27은 도 25의 B-B' 라인을 따라 절단한 단면도이다. 도 28은 도 25의 C-C' 라인을 따라 절단한 단면도이다. 상기 반도체 장치는 보호막 패턴 구조물의 형상 및 얼라인 키의 배치를 제외하고는 도 1 내지 도 5를 참조로 설명한 반도체 장치와 실질적으로 동일하거나 유사하다. 이에 따라, 동일한 구성 요소에는 동일한 참조 부호를 부여하고, 이에 대한 자세한 설명은 생략한다.
도 25 내지 도 28을 참조하면, 반도체 장치(11)는 기판(100)을 관통하는 복수 개의 관통 전극 구조물들(130), 보호막 패턴 구조물(202), 및 패드 구조물(240)을 포함할 수 있다.
기판(100)은 셀들(cells)이 형성되는 다이 영역(I) 및 다이 영역(I)을 둘러싸는 스크라이브 영역(SR)을 포함할 수 있다. 기판(100)은 제1 가장자리(E1)와 제1 가장자리(E1)에 반대하는 제2 가장자리(E2) 및 제1 가장자리(E1)와 인접하고 서로 마주하는 제3 및 제4 가장자리들(E3, E4)을 구비할 수 있다. 스크라이브 영역(SR)은 기판(100)의 다이 영역(I)을 둘러싸며 기판(100)의 가장자리들(E1, E2, E3, E4)을 따라 위치할 수 있다.
복수 개의 관통 전극 구조물들(130)이 다이 영역(I) 내에 형성될 수 있다. 관통 전극 구조물(130)은 기판(100)을 관통하여 일부가 기판(100) 상부로 노출될 수 있다. 보호막 패턴 구조물(202)는 기판(100) 상부로 노출된 관통 전극 구조물(130) 부분의 측벽을 감쌀 수 있다.
보호막 패턴 구조물(202)은 최외측의 관통 전극 구조물들(130)과 인접한 제1 및 제2 가장자리들(E1, E2) 부분뿐만 아니라 제3 및 제4 가장자리들(E3, E4)을 각각 커버하는 돌출부(206)를 가질 수 있다. 즉, 보호막 패턴 구조물(202)의 돌출부(206)는 제1 내지 제4 가장자리들(E1, E2, E3, E4) 에 대응하는 스크라이브 영역(SR)을 커버할 수 있다. 따라서, 보호막 패턴 구조물(202)에는 스크라이브 라인용 홈이 형성되지 않을 수 있다.
보호막 패턴 구조물(202)은 스크라이브 영역(SR)에 얼라인 키(205)를 포함할 수 있다. 예를 들면, 복수 개의 얼라인 키들(205)이 스크라이브 영역(SR)의 코너 부분에 형성될 수 있다. 따라서, 돌출부(206)는 기판(100)의 스크라이브 영역(SR)을 전부 커버하고, 돌출부(206)의 코너 부분에 얼라인 키(205)가 형성될 수 있다.
이하에서는, 도 25의 반도체 장치를 제조하는 방법에 대하여 설명하기로 한다.
도 29 및 도 34는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 30 내지 도 33 및 도 35는 상기 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다. 도 30 내지 도 33은 도 29의 A-A 라인, B-B 라인 및 C-C 라인으로 각각 절단한 단면들을 포함한다. 도 35는 도 34의 A-A' 라인, B-B' 라인 및 C-C' 라인으로 각각 절단한 단면들을 포함한다.
도 29를 참조하면, 다이 영역(I) 및 다이 영역(I)을 둘러싸는 스크라이브 라인 영역(II)을 갖는 웨이퍼(W)와 같은 기판(100)을 제공한다. 이어서, 도 6 내지 도 10을 참조로 설명한 공정들을 수행하여, 기판(100)의 제2 면(104) 상부로 노출된 보호막 구조물(200) 상에 포토레지스트 막을 형성한다.
도 30을 참조하면, 노광 및 현상 공정을 통해 상기 포토레지스트 막을 패터닝함으로써 보호막 구조물(200) 상에 포토레지스트 패턴(232)을 형성할 수 있다.
예시적인 실시예들에 있어서, 포토레지스트 패턴(232)은 얼라인 키(alignment key) 형성을 위한 개구(236)를 포함하도록 형성될 수 있다. 또한, 포토레지스 패턴(232)은 개구(236)를 제외하고는 최외측의 관통 전극 구조물(130)과 인접한 스크라이브 라인 영역(II) 전부를 커버할 수 있다. 복수 개의 개구들(236)이 스크라이브 라인 영역(II)의 모서리 부분에 각각 형성될 수 있다. 따라서, 스크라이브 라인(scribe line) 형성을 위한 개구가 형성되지 않고, 얼라인 키 형성을 위한 개구만이 형성될 수 있다.
한편, 상기 포토레지스트 막을 식각하여 포토레지스트 패턴(232)을 형성할 때, 관통 전극 구조물(130) 상에 형성된 보호막 구조물(200) 부분이 노출될 수 있다.
도 31을 참조하면, 포토레지스 패턴(232)을 식각 마스크로 사용하여 보호막 구조물(200)을 식각함으로써 보호막 패턴 구조물(202)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 식각 공정에 의해, 개구(236)에 의해 노출된 보호막 구조물(200) 부분이 식각되어 얼라인 키(205)를 형성할 수 있다. 얼라인 키(205)는 스크라이브 라인 영역(II)의 모서리 부분에 형성될 수 있지만, 이에 제한되지는 않는다. 또한, 상기 식각 공정에 의해, 관통 전극 구조물(130) 상부의 보호막 구조물(200) 부분이 식각되어 관통 전극 구조물(130)이 노출될 수 있으며, 노출된 관통 전극 구조물(130)의 일부 역시 식각될 수 있다.
예를 들면, 상기 식각 공정에 의해, 개구(236) 하부의 보호막 구조물(200) 부분이 전부 제거되지 않을 수 있으며, 이에 따라 기판(100)의 제2 면(104)이 노출되지 않을 수 있다. 즉, 개구(236) 하부의 산화막 패턴(222) 부분만이 제거되고 질화막 패턴(212) 부분은 잔류할 수 있다. 따라서, 보호막 패턴 구조물(202)의 산화막 패턴(222)에 얼라인 키(205)가 형성될 수 있다. 이와 다르게, 개구(236) 하부의 보호막 구조물(200) 부분이 전부 제거될 수 있으며, 이에 따라 기판(100)의 제2 면(104)이 노출될 수 있다. 즉, 개구(236) 하부의 산화막 패턴(222) 부분과 질화막 패턴(212) 부분 모두가 제거될 수 있다. 따라서, 보호막 패턴 구조물(202)의 산화막 패턴(222) 및 질화막 패턴(222)에 상기 얼라인 키가 형성될 수 있다.
따라서, 보호막 패턴 구조물(202)은 기판(100)의 제2 면(104)으로부터 노출된 관통 전극 구조물(130)의 측벽을 감쌀 수 있다. 또한, 보호막 패턴 구조물(202)은 스크라이브 라인 영역(II)의 모서리 부분에 형성된 얼라인 키(205)를 가질 수 있다.
도 32를 참조하면, 포토레지스트 패턴(232)을 제거한 후, 관통 전극 구조물(130)의 도전 패턴(136)이 노출될 때까지 보호막 패턴 구조물(202)을 평탄화할 수 있다.
상기 평탄화 공정은 예를 들어, 화학 기계적 연마(CMP) 공정을 통해 수행될 수 있다. 이 때, 얼라인 키(205)의 상부 일부가 제거될 수 있다.
보호막 패턴 구조물(202)은 최외각의 관통 전극 구조물(130)에 인접한 스크라이브 라인 영역(II)을 커버할 수 있다. 따라서, 보호막 패턴 구조물(202)은 기판(100)의 제2 면(104)로부터 노출된 최외측의 관통 전극 구조물(130)의 상부가 CMP 공정에 의해 제거될 때 구부러지거나 넘어지는 불량을 방지할 수 있다. 관통 전극 구조물(130)은 CMP 공정에 의해 손상되지 않고 양호한 물리적 특성을 가질 수 있다. 더욱이, 상기 보호막의 증착 두께 및 CMP 공정 시간을 감소시키고 원가를 절감시킬 수 있다.
도 33을 참조하면, 관통 전극 구조물(130) 상에 패드 구조물(240)을 형성할 수 있다.
노출된 관통 전극 구조물(130) 및 보호막 패턴 구조물(202)의 상면들에 시드막을 형성할 수 있다. 상기 시드막은 관통 전극 구조물(130)의 도전 패턴(136)과 직접 접촉하도록 형성될 수 있다.
이어서, 상기 시드막 상에 관통 전극 구조물(130) 상면에 형성된 상기 시드막 부분을 노출시키는 개구를 갖는 제2 포토레지스트 패턴을 형성한 후, 상기 개구를 채우는 제1 도전막 패턴(244) 및 제2 도전막 패턴(246)을 갖는 패드를 형성할 수 있다.
이 후, 상기 제2 포토레지스트 패턴을 제거하고, 이에 따라 노출된 시드막 부분을 제거하여 시드 패턴(242)을 형성한다. 이때, 시드 패턴(242)은 제1 및 제2 도전막 패턴(244, 246)과 더불어 패드 구조물(240)로 정의될 수 있다.
도 34 및 도 35를 참조하면, 스크라이브 라인 영역(II)을 따라 기판(100)을 절단하여 개별화된 반도체 장치를 형성할 수 있다.
기판(100)은 웨이퍼(W)의 복수 개의 다이 영역들(I)을 구분하는 스크라이브 라인 영역(II)을 따라 절단되어 개별화될 수 있다. 스크라이브 라인 영역(II) 중 절단 영역(CR)은 소잉 공정에 의해 제거되고, 절단 영역(CR)이 제거된 후 남아있는 스크라이브 영역(SR)은 개별화된 반도체 장치의 다이 영역(I)을 둘러싸는 주변 영역일 수 있다. 이 때, 기판(100)은 얼라인 키들(205)을 기준으로 하여 절단될 수 있고, 상기 소잉 공정에 의해 얼라인 키(205)의 일부도 함께 제거될 수 있다.
따라서, 보호막 패턴 구조물(202)은 기판(100)의 제2 면(104) 상에 형성되어 노출된 관통 전극 구조물(130) 부분의 측벽을 감쌀 수 있다. 또한, 상기 소잉 공정에 의해, 보호막 패턴 구조물(202)은 기판(100)의 스크라이브 영역(SR)을 따라 형성되고 최외측의 관통 전극 구조물(130)에 인접한 스크라이브 영역(SR)의 일부를 커버하는 돌출부(206)를 가질 수 있다. 즉, 보호막 패턴 구조물(202)의 돌출부(206)는 기판(100)의 네 개의 가장자리들 에 대응하는 스크라이브 영역(SR)을 커버할 수 있다. 또한, 보호막 패턴 구조물(202)은 기판(100)의 스크라이브 영역(SR)에 형성된 얼라인 키(205)를 포함할 수 있다. 예를 들면, 복수 개의 얼라인 키들(205)이 스크라이브 영역(SR)의 코너 부분에 각각 형성될 수 있다. 따라서, 돌출부(206)는 기판(100)의 스크라이브 영역(SR)을 전부 커버하고, 돌출부(206)의 코너 부분에 얼라인 키(208)가 형성될 수 있다.
이 후, 핸들링 기판(180) 및 접착막(170)을 제거하여, 도 25의 반도체 장치(13)를 형성할 수 있다.
도 36은 예시적인 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다. 상기 반도체 패키지는 도 1 내지 도 5, 도 23, 도 24 및 도 25를 참조로 설명한 반도체 장치를 포함할 수 있다. 즉, 상기 반도체 패키지는 도 1 내지 도 5, 도 23, 도 24 및 도 25에 도시된 반도체 장치들을 포함하는 제1 반도체 칩을 구비할 수 있다.
도 36을 참조하면, 반도체 패키지(500)는 패키지 기판(400) 상에 적층된 제1 반도체 칩 및 제2 반도체 칩을 포함한다. 또한 반도체 패키지(500)는 제1 및 제2 도전성 범프들(160, 320), 몰딩 부재(330) 및 외부 접속 단자(410)를 더 포함할 수 있다.
패키지 기판(400)은 예를 들어, 인쇄 회로 기판(Printed Circuit Board: PCB)과 같이 회로 패턴들(도시되지 않음)이 인쇄된 절연 기판일 수 있다. 패키지 기판(400) 하부에는 외부 접속 단자(410)가 형성될 수 있으며, 이에 따라 상기 반도체 패키지는 외부 접속 단자(410)를 통해 모듈 기판에 실장될 수 있다.
상기 제1 반도체 칩은 패키지 기판(400) 상에 제1 도전성 범프(160)를 통해 실장되며, 도 1에 도시된 반도체 장치와 실질적으로 동일하거나 유사한 구조를 가질 수 있다.
일 실시예에 있어서, 상기 제1 반도체 칩은 CPU(Central Processing Unit), AP(Application Processor) 등의 로직 소자들이 장착된 칩일 수 있다.
상기 제2 반도체 칩은 하부에 도전성 패드(310)가 형성된 상부 기판(300)을 포함할 수 있으며, 상부 기판(300) 상에는 각종 회로 소자들(도시되지 않음)이 형성될 수 있다. 일 실시예에 있어서, 상기 제2 반도체 칩은 디램(DRAM), 에스램(SRAM), 플래시 메모리 소자 등이 장착된 칩일 수 있다.
상기 제1 및 제2 반도체 칩들은 패드 구조물, 제2 도전성 범프(320) 및 도전성 패드(310)에 의해 서로 전기적으로 연결될 수 있으며, 이들 사이에는 몰딩 부재(330)가 형성될 수 있다. 몰딩 부재(330)는 예를 들어, 에폭시 몰딩 컴파운드(Epoxy Molding Compound: EMC)를 포함할 수 있다.
도 37은 예시적인 실시예들에 따른 반도체 장치를 포함하는 메모리 모듈을 나타내는 도면이다.
도 37을 참조하면, 메모리 모듈(1000)은 메모리 모듈 기판(1010), 메모리 모듈 기판(1010) 상에 배치된 다수 개의 메모리 소자들(1020) 및 다수 개의 터미널들(1012)을 포함할 수 있다.
메모리 소자들(1020)은 상술한 반도체 장치들 중 어느 하나이거나 상기 반도체 장치를 포함하는 반도체 패키지일 수 있다. 터미널들(1012)은 전도성 금속을 포함할 수 있다. 터미널들(1012)은 메모리 소자들(1020)과 전기적으로 연결될 수 있다.
도 38은 예시적인 실시예들에 따른 반도체 장치를 포함하는 반도체 모듈을 나타내는 도면이다.
도 38을 참조하면, 반도체 모듈(1100)은 모듈 기판(1110) 상에 실장된 반도체 장치(1120)를 포함할 수 있다. 반도체 장치(1120)는 상술한 반도체 장치들 중 어느 하나이거나 상기 반도체 장치를 포함하는 반도체 패키지일 수 있다.
반도체 모듈(1100)은 모듈 기판(1110) 상에 실장된 마이크로프로세서(1130)를 더 포함할 수 있다. 모듈 기판(1110)의 적어도 한 변에는 입출력 터미널들(1112)이 배치될 수 있다.
도 39는 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 나타내는 블록도이다.
도 39를 참조하면, 전자 시스템(1200)은 상술한 반도체 장치를 포함할 수 있다. 전자 시스템(1200)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 전자 시스템(1200)은 메모리 시스템(1210), 마이크로프로세서(1220), 램(1230) 및 버스(1250)를 사용하여 데이터 통신을 수행하는 유저 인터페이스(1240)를 포함할 수 있다. 마이크로프로세서(1220)는 전자 시스템(1200)을 프로그램 및 컨트롤할 수 있다. 램(1230)은 마이크로프로세서(1220)의 동작 메모리로 사용될 수 있다. 마이크로프로세서(1220), 램(1230) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 마이크로프로세서(1220), 메모리 시스템(1210) 및/또는 램(1230)은 상술한 반도체 장치를 포함할 수 있다. 유저 인터페이스(1240)는 전자 시스템(1200)으로 데이터를 입력하거나 또는 전자 시스템(1200)으로부터 출력하는데 사용될 수 있다. 메모리 시스템(1210)은 마이크로프로세서(1220) 동작용 코드들, 마이크로프로세서(1220)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(1210)은 컨트롤러 및 메모리를 포함할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 11, 12, 13: 반도체 장치 100: 기판
110: 회로 소자 120: 제1 층간 절연막
130: 관통 전극 구조물 132: 절연막 패턴
134: 배리어 패턴 136: 도전 패턴
140: 제2 층간 절연막 142, 144; 배선
150: 보호막 152: 도전 패턴
160: 제1 도전성 범프 170: 접착막
180: 핸들링 기판 200, 201: 보호막 구조물
202: 보호막 패턴 구조물
203: 스크라이브 라인 형성용 트렌치
204: 스크라이브 라인용 홈 205: 얼라인 키
206: 돌출부 210: 질화막
212: 질화막 패턴 220: 산화막
222: 산화막 패턴 230: 포토레지스트 막
232: 포토레지스트 패턴 240: 패드 구조물
242: 시드 패턴 244: 제1 도전막 패턴
246: 제2 도전막 패턴 300: 상부 기판
310: 도전성 패드 320: 제2 도전성 범프
330: 몰딩 부재 400: 패키지 기판
410: 외부 접속 단자 500: 반도체 패키지
1000: 메모리 모듈 1010: 메모리 모듈 기판
1012: 터미널 1020: 메모리 소자
1100: 반도체 모듈 1110: 모듈 기판
1112: 입출력 터미널 1120: 반도체 장치
1130: 마이크로프로세서 1200: 전자 시스템
1210: 메모리 시스템 1220: 마이크로프로세서
1230: 램 1240: 인터페이스
1250: 버스

Claims (20)

  1. 다이 영역 및 상기 다이 영역을 둘러싸는 스크라이브 영역을 갖는 기판;
    상기 다이 영역 내에서 상기 기판을 관통하며 일부가 상기 기판 상부로 노출된 복수 개의 관통 전극 구조물들; 및
    상기 기판 상면에 형성되며 상기 노출된 관통 전극 구조물 부분의 측벽을 감싸고, 상기 관통 전극 구조물에 인접한 상기 스크라이브 영역의 적어도 일부를 커버하는 돌출부를 갖는 보호막 패턴 구조물을 포함하는 반도체 장치.
  2. 제 1 항에 있어서, 상기 보호막 패턴 구조물은 상기 기판의 상기 스크라이브 영역을 따라 형성된 스크라이브 라인용 홈을 갖는 반도체 장치.
  3. 제 2 항에 있어서, 상기 돌출부는 상기 스크라이브 라인용 홈의 폭과 동일한 폭을 갖는 반도체 장치.
  4. 제 2 항에 있어서, 상기 돌출부는 상기 관통 전극 구조물로부터 제1 방향으로 돌출하고, 상기 스크라이브 라인용 홈은 상기 돌출부로부터 상기 제1 방향과 직교하는 제2 방향으로 연장하는 반도체 장치.
  5. 제 1 항에 있어서, 상기 돌출부는 상기 관통 전극 구조물로부터 제1 방향으로 돌출하고, 상기 돌출부는 상기 관통 전극 구조물로부터 상기 관통 전극 구조물의 직경의 10배 이내의 거리만큼 이격되는 반도체 장치.
  6. 제 5 항에 있어서, 상기 돌출부는 상기 제1 방향과 직교하는 제2 방향으로 적어도 상기 관통 전극 구조물의 상기 직경만큼 연장하는 반도체 장치.
  7. 제 1 항에 있어서, 상기 보호막 패턴 구조물은 복수 개의 상기 돌출부들을 포함하고, 상기 돌출부들은 상기 기판의 상기 스크라이브 영역을 따라 이격된 반도체 장치.
  8. 제 1 항에 있어서, 상기 보호막 패턴 구조물은 순차적으로 적층된 질화막 패턴 및 산화막 패턴을 포함하는 반도체 장치.
  9. 제 1 항에 있어서, 상기 노출된 관통 전극 구조물의 상면에 접촉하는 패드 구조물을 더 포함하는 반도체 장치.
  10. 제 1 항에 있어서, 상기 복수 개의 관통 전극 구조물들은 상기 기판의 중심부 또는 주변부를 따라 일방향으로 배열되는 반도체 장치.
  11. 제1 면 및 상기 제1 면에 반대하는 제2 면을 갖는 기판;
    상기 기판을 관통하며 일부가 상기 기판의 상기 제1 면으로부터 노출된 복수 개의 관통 전극 구조물들; 및
    상기 기판의 상기 제1 면 상에 형성되며 상기 노출된 관통 전극 구조물 부분의 측벽을 감싸고, 상기 기판의 가장자리들 중 적어도 하나를 따라 형성된 스크라이브 라인용 홈을 가지며 상기 관통 전극 구조물에 인접한 상기 기판의 가장자리 부분을 커버하는 돌출부를 갖는 보호막 패턴 구조물을 포함하는 반도체 장치.
  12. 제 11 항에 있어서, 상기 돌출부는 상기 스크라이브 라인용 홈의 폭과 동일한 폭을 갖는 반도체 장치.
  13. 제 11 항에 있어서, 상기 돌출부는 상기 관통 전극 구조물로부터 제1 방향으로 돌출하고, 상기 스크라이브 라인용 홈은 상기 돌출부로부터 상기 제1 방향과 직교하는 제2 방향으로 연장하는 반도체 장치.
  14. 제 11 항에 있어서, 상기 돌출부는 상기 관통 전극 구조물로부터 제1 방향으로 돌출하고, 상기 돌출부는 상기 관통 전극 구조물로부터 상기 관통 전극 구조물의 직경의 10배 이내의 거리만큼 이격되는 반도체 장치.
  15. 제 11 항에 있어서, 상기 돌출부는 상기 제1 방향과 직교하는 제2 방향으로 적어도 상기 관통 전극 구조물의 상기 직경만큼 연장하는 반도체 장치.
  16. 다이 영역 및 상기 다이 영역을 둘러싸는 스크라이브 라인 영역을 갖는 기판을 제공하고;
    상기 다이 영역 내에 상기 기판을 부분적으로 관통하는 관통 전극 구조물들을 형성하고;
    상기 기판을 부분적으로 제거하여 상기 관통 전극 구조물들의 일부를 노출시키고;
    상기 기판 상에 상기 노출된 관통 전극 구조물들을 커버하는 보호막 구조물을 형성하고;
    상기 스크라이브 라인 영역 상의 상기 보호막 구조물을 부분적으로 식각하여 상기 관통 전극 구조물에 인접한 상기 스크라이브 라인 영역의 일부를 커버하는 보호막 패턴 구조물을 형성하고;
    상기 관통 전극 구조물이 노출될 때까지 상기 보호막 패턴 구조물을 평탄화하고; 그리고
    상기 스크라이브 라인 영역을 따라 상기 기판을 절단하는 것을 포함하는 반도체 장치의 제조 방법.
  17. 제 16 항에 있어서, 상기 기판 상에 상기 보호막 구조물을 형성하는 것은
    상기 기판 상에 질화막을 형성하고; 그리고
    상기 질화막 상에 산화막을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  18. 제 17 항에 있어서, 상기 보호막 구조물을 부분적으로 식각하여 상기 보호막 패턴 구조물을 형성하는 것은,
    상기 보호막 구조물 상에 포토레지스트 막을 형성하고;
    상기 포토레지스트 막을 패터닝하여 상기 보호막 구조물을 부분적으로 노출시키는 포토레지스트 패턴을 형성하고; 그리고
    상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 보호막 구조물을 식각하는 것을 포함하는 반도체 장치의 제조 방법.
  19. 제 16 항에 있어서, 상기 관통 전극 구조물이 노출될 때까지 상기 보호막 패턴 구조물을 평탄화하는 것은 화학 기계적 연마(CMP) 공정에 통해 수행되는 반도체 장치의 제조 방법.
  20. 제 16 항에 있어서, 상기 스크라이브 라인 영역을 따라 상기 기판을 절단하는 것은 상기 스크라이브 라인 영역 중 절단 영역을 제거함으로써 개별화된 반도체 장치가 상기 다이 영역을 둘러싸는 스크라이브 영역을 갖는 것을 포함하는 반도체 장치의 제조 방법.
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