TWI706443B - 在形成半導體裝置後形成基板穿孔（ｔｓｖ）及金屬化層的方法 - Google Patents

在形成半導體裝置後形成基板穿孔（ｔｓｖ）及金屬化層的方法 Download PDF

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Abstract

所揭示的一種示例方法包括：除其它以外，在半導體基板上方形成半導體裝置，形成至該半導體裝置的裝置層級接觸，以及在形成該裝置層級接觸以後，執行至少一個共同製程操作，以形成位於該基板中的溝槽中的基板穿孔(TSV)、與該TSV導電耦接的TSV接觸結構、以及與該裝置層級接觸導電耦接的導電金屬化元件。

Description

在形成半導體裝置後形成基板穿孔(TSV)及金屬化層的方法
本發明通常涉及積體電路的製造，尤其涉及在形成半導體裝置以後形成基板穿孔(through-substrate-via；TSV)及金屬化層的各種方法。
在例如微處理器、儲存裝置等當前的積體電路中，在有限的晶片面積上設置並運行有大量的電路元件，尤其是場效應電晶體(field effect transistor：FET)。FET具有各種不同的配置，例如平面電晶體裝置、FinFET電晶體裝置、奈米線電晶體裝置等。這些FET裝置通常以開關模式運行，也就是說，這些裝置呈現高導通狀態(開狀態；on-state)和高阻抗狀態(關狀態；off-state)。場效應電晶體的狀態由閘極電極控制，在施加適當的控制電壓後，該閘極電極控制在汲極區與源極區之間所形成的通道區的電導率。除電晶體(其為主動電路元件或半導體裝置的例子)以外，積體電路產品還包括被動電路元件，例如 電阻器、電容器等。
為使這些電路元件充當總體電路的部分，必須建立與該些電路元件的電性連接。就電晶體而言，這通常包括建立與閘極結構以及與各源極/汲極區的電性連接。通常，由於當前積體電路的大量電路元件以及所需的複雜佈局，因此無法在製造該些電路元件的同一裝置層級內建立針對各電路元件的電性連接或“線路佈置”。因此，在形成於該產品的該裝置層級上方的一個或多個額外堆疊的“金屬化層”中形成各種電性連接，其構成該積體電路產品的總體線路圖案。這些金屬化層通常由絕緣材料層以及形成於該絕緣材料層中的導電金屬線或導電過孔(vias)組成。一般來說，該些導線提供層級內部的電性連接，而該些導電過孔提供該些導線的不同層級之間的層級間連接或垂直連接。這些導線及導電過孔可由各種不同的材料組成，例如銅、鎢、鋁等(具有適當的阻擋層)。積體電路產品中的第一金屬化層通常被稱為“M1”層。通常，使用多個導電過孔(通常被稱為“V0”過孔)以在該M1層與下方層級導電結構-所謂裝置層級接觸(下面將作詳細解釋)之間建立電性連接。在一些更先進的裝置中，在該裝置層級接觸(device level contact)與該V0過孔之間形成由導線組成的另一個金屬化層(有時被稱為“M0”層)。
第1A圖顯示由形成於半導體基板12中及上方的多個電晶體裝置11組成的示例積體電路產品10的剖視圖。第1B圖顯示單個電晶體裝置11的簡單平面視圖。 這些附圖顯示用以建立與裝置11的簡單示意源極/汲極區20的電性連接的多個所謂“CA接觸”結構14，以及有時被稱為“CB接觸”結構的閘極接觸結構16。如第1B圖中所示，CB閘極接觸16垂直位於圍繞裝置11的隔離材料13上方，也就是，CB閘極接觸16通常不位於基板12中所定義的主動區上方，但它可能在一些先進架構中。
請參照第1A至1B圖，電晶體11包括示例閘極結構22(也就是閘極絕緣層22A及閘極電極22B)、閘極覆蓋層24、側壁間隔物26以及簡單示意的源極/汲極區20。如上所述，在流程的此點，在基板12中也已形成隔離區13。在第1A圖中所示的製造點，在基板12上方已形成絕緣材料層30A、30B，也就是層間介電材料。附圖中未顯示其它材料層，例如接觸蝕刻停止層及類似物。附圖中還顯示示例凸起的(raised)磊晶源極/汲極區32以及包括所謂“溝槽矽化物”(trench silicide；TS)結構36的組合的源極/汲極接觸結構34。CA接觸結構14可為分立接觸元件的形式，也就是從上方觀看時具有通常類似方形的形狀(如第1B圖中所示)或圓柱形形狀的一個或多個獨立接觸塞，它們形成於層間介電材料中。在其它應用中(第1B圖中未顯示)，CA接觸結構14也可為線型特徵，其接觸下方的線型特徵例如TS結構36，該TS接觸接觸源極/汲極區20並通常沿平行於閘極結構22的方向貫穿源極/汲極區20上的整個主動區。
第1A圖中還顯示產品10的多層級金屬化 系統的第一金屬化層-所謂M1層，其形成於絕緣材料層38例如低k絕緣材料中。設置多個導電過孔-所謂V0過孔40，以在該些裝置層級接觸-CA接觸14及CB接觸16-與該M1層之間建立電性連接。該M1層通常包括在產品10上根據需求佈線的多條金屬線42。
在一個實施例中，形成TS結構36、CA接觸14及CB接觸16的流程可為如下所述。在沉積第一層絕緣材料30A以後，在第一層絕緣材料30A中形成開口，以暴露位於下方源極/汲極區20上方的磊晶材料32的至少部分。隨後，通過該開口形成傳統的矽化物，接著在該金屬矽化物區域上形成鎢(未單獨顯示)，並執行化學機械拋光(chemical mechanical polishing；CMP)製程向下至閘極覆蓋層24的頂部。接著，沉積第二層絕緣材料30B並在第二層絕緣材料30B中形成針對CA接觸14的接觸開口，以暴露位於源極/汲極區20上方的下方鎢金屬化的至少部分。接著，在遮蔽針對CA接觸14的該些開口期間，在第二層絕緣材料30B中並穿過閘極覆蓋層24形成針對CB接觸16的開口，以暴露閘極電極22B的一部分。通常，CB接觸16為圓形或方形塞的形式。隨後，通過執行一個或多個共同金屬沉積及CMP製程操作(利用第二層絕緣材料30B作為拋光停止層以移除位於該些接觸開口外部的多餘材料)在第二層絕緣材料30B中的相應開口中形成導電CA接觸14及導電CB接觸16。CA接觸14及CB接觸16通常包含均勻體金屬，例如鎢，且還可包括位於該均勻體金屬與該絕 緣材料層30B之間的一個或多個金屬阻擋層(未顯示)。在業界內，TS接觸36、CA接觸14及CB接觸16都可被視為裝置層級接觸。
第1C圖顯示產品10A的一個示例，其包括針對產品10A的多層級金屬化系統的所謂M0金屬化層。該M0層形成於位於V0過孔40與裝置層級接觸(CA接觸14及CB接觸16)之間的絕緣材料層46(例如低k絕緣材料)中。該M0層通常包括在產品10A上根據需求佈線的多條金屬線44。這樣的M0金屬化層的形成有助於降低基板12上所形成的電路的總電阻。
在基板12的前側表面12A(見第1A圖)上方形成IC產品10的半導體裝置例(如電晶體)及金屬化系統。形成TSV(基板穿孔，有時也被稱為矽穿孔；Through-Silicon-Via)，以提供從基板12的背側至金屬化系統的電性接觸。TSV的使用可提升封裝密度。參照第1D至1E圖討論可如何形成TSV 54的一個示例。在一個示例流程中(有時被稱為TSV第一製程操作)，在基板12的前側12A上形成任意半導體裝置之前，在基板12中蝕刻溝槽50。隨後，在溝槽50中及基板12的表面12A上方形成由絕緣材料(例如二氧化矽)構成的共形襯裡52。接著，沉積導電材料例如鎢、銅等，以過填充溝槽50的剩餘未填充部分。接著，通過使用基板12的前面12A作為拋光停止執行一個或多個CMP製程。這些操作導致形成TSV 54，如第1D圖中所示。或者，該TSV可在形成裝置(前端工藝製程操 作)以後以及形成裝置層級接觸(中間工藝製程操作)以後形成。該TSV通過形成穿過ILD(層間介電質)層並進入基板中的溝槽來形成。用導電材料例如銅過填充該溝槽。接著，執行CMP製程(其停止於最上ILD層)，以移除過量的該導電材料。
在TSV第一流程中，在形成TSV 54以後，在基板12的前側12A上方形成半導體裝置，例如電晶體11。在形成該些裝置以後，在基板12的前側12A上方形成該產品的金屬化系統(例如M0層、V0過孔、M1層等)。部分該金屬化系統經形成以接觸TSV 54的前側54S，如第1E圖所示。在該基板12的前側12A上方形成該金屬化系統以後，自基板12的背側12B執行基板薄化或修剪(trimming)製程，以移除基板12的部分並暴露TSV 54的部分。更具體地說，請參照第1E圖，基板12可經薄化直至該基板的薄化後背側表面12B’處於虛線所示位置。此薄化暴露TSV 54的背側表面54X，其可經電性接觸以提供至形成於該基板的前側上的金屬化系統的路徑。形成TSV及金屬化系統的上述製程可能很複雜並導致執行大量的製程步驟，所有這些都增加成本並可能導致生成缺陷，該些缺陷可降低產品良率。
需要在形成半導體裝置以後形成TSV及金屬化層的更有效且更整合的方法，從而可避免或至少減輕上述問題的其中一個或多個的影響。
下面提供本發明的簡要總結，以提供本發明的一些態樣的基本理解。本發明內容並非詳盡概述本發明。其並非意圖識別本發明的關鍵或重要元件或劃定本發明的範圍。其唯一目的在於提供一些簡化形式的概念，作為後面所討論的更詳細說明的前序。
一般來說，本發明涉及在形成半導體裝置以後形成基板穿孔(TSV)及金屬化層的各種新穎方法。所揭示的一種示例方法包括：除其它以外，在半導體基板上方形成半導體裝置；形成至該半導體裝置的裝置層級接觸；以及在形成該裝置層級接觸以後，執行至少一個共同製程操作，以形成位於該基板中的溝槽中的基板穿孔(TSV)、與該TSV導電耦接的TSV接觸結構、以及與該裝置層級接觸導電耦接的導電金屬化元件。
本文中所揭示的另一種示例方法包括：除其它以外，在半導體基板上方形成半導體裝置；形成至該半導體裝置的裝置層級接觸；執行至少一個第一蝕刻製程，以形成位於該基板中的TSV溝槽以及延伸穿過該基板上方的至少一個絕緣材料層的TSV接觸開口；執行至少一個第二蝕刻製程，以形成該半導體裝置的金屬化接觸開口，其延伸穿過該至少一個絕緣材料層，從而暴露該裝置層級接觸的至少一部分；以及執行至少一個共同製程操作，以在該溝槽中形成TSV、在該TSV接觸開口中形成TSV接觸結構，其中，該TSV接觸結構與該TSV導電耦接，以及形成與該裝置層級接觸導電耦接的位於該金屬化接觸開口中的 導電金屬化元件。
10:積體電路產品、產品
11:電晶體裝置、裝置
12:半導體基板、基板
13:隔離材料、隔離區
14:CA接觸結構
16:閘極接觸結構、CB閘極接觸
20:源極/汲極區
22:閘極結構
22A:閘極絕緣層
22B:閘極電極
24:閘極覆蓋層
26:側壁間隔物
30A、30B:絕緣材料層
32:磊晶源極/汲極區
34:源極/汲極接觸結構
36:TS結構
38:絕緣材料層
40:V0過孔
42:金屬線
50:溝槽
52:共形襯裡
54:TSV
100:積體電路產品
101:半導體裝置
102:基板
102X:背側
102X’:虛線
103:電晶體裝置
104:閘極結構
104A:閘極絕緣層
104B:閘極電極
105、107、109、111及113:材料層、絕緣材料層
106:隔離區
108:閘極覆蓋層
110:側壁間隔物
112:源極/汲極區
114:磊晶源極/汲極區
115:源極/汲極接觸結構
117:CA接觸
121:CB接觸
125:TSV
125X:背側
130:TSV接觸開口
132:TSV溝槽
134:共形絕緣襯裡層、襯裡層
136:襯裡層
138:犧牲材料層
139:遮罩層
139A:第一層
139B:第二層
139C:第三層
140:金屬化接觸開口
142:襯裡層
143:導電材料
144:導電金屬化元件
145:TSV接觸結構、接觸
152:襯裡層
參照下面結合附圖所作的說明可理解本發明，該些附圖中類似的附圖標記表示類似的元件，且其中：第1A至1C圖顯示積體電路產品的裝置層級接觸及金屬化層的各種示例現有技術佈置；第1D至1E圖顯示現有技術TSV及其可被如何製造的一個示例；第2A至2I圖顯示本文中所揭示的在形成半導體裝置以後形成基板穿孔(TSV)及金屬化層的各種新穎方法；第3A至3E圖顯示本文中所揭示的在形成半導體裝置以後形成基板穿孔(TSV)及金屬化層的其它新穎方法；第4A至4F圖顯示本文中所揭示的在形成半導體裝置以後形成基板穿孔(TSV)及金屬化層的其它新穎方法；以及第5A至5G圖顯示本文中所揭示的在形成半導體裝置以後形成基板穿孔(TSV)及金屬化層的額外新穎方法。
儘管本文中所揭示的發明主題容許各種修改及替代形式，但本發明主題的特定實施例以示例方式顯示於附圖中並在本文中作詳細說明。不過，應當理解，本文中有關特定實施例的說明並非意圖將本發明限於所揭示 的特定形式，相反，意圖涵蓋落入由所附申請專利範圍定義的本發明的精神及範圍內的所有修改、等同及替代。
下面說明本發明的各種示例實施例。出於清楚目的，不是實際實施中的全部特徵都在本說明書中進行說明。當然，應當瞭解，在任意此類實際實施例的開發中，必須作大量的特定實施決定以實現開發者的特定目標，例如符合與系統相關及與商業相關的約束條件，該些決定將因不同實施而異。而且，應當瞭解，此類開發努力可能複雜而耗時，但其仍然是本領域的普通技術人員借助本發明所執行的常規程序。
現在將參照附圖來說明本發明主題。附圖中示意各種結構、系統及裝置僅是出於解釋目的以及避免使本發明與本領域技術人員已知的細節混淆，但仍包括該些附圖以說明並解釋本發明的示例。本文中所使用的詞語和詞組的意思應當被理解並解釋為與相關領域技術人員對這些詞語及詞組的理解一致。本文中的術語或詞組的連貫使用並不意圖暗含特別的定義，亦即與本領域技術人員所理解的通常或慣用意思不同的定義。若術語或詞組意圖具有特別意思，亦即不同於本領域技術人員所理解的意思，則此類特別定義會以直接明確地提供該術語或詞組的特別定義的定義方式明確表示於說明書中。
本發明通常涉及本文中所揭示的用以在形成半導體裝置以後形成基板穿孔(TSV)及金屬化層的各種 新穎方法。本文中所揭示的方法及裝置可用於製造使用各種技術例如NMOS、PMOS、CMOS等的產品，且它們可用於製造各種不同的積體電路產品，例如存儲器(memory)產品、邏輯產品、ASIC等。在完整閱讀本申請以後，本領域的技術人員將瞭解，本文中所揭示的發明可用於形成使用具有各種不同配置的電晶體裝置(例如平面裝置、FinFET裝置、奈米線裝置等)的積體電路產品。因此，當前揭示的發明不應當被認為限於任意特定形式的電晶體。當然，本文中所揭示的發明不應當被認為限於本文中所示及所述的例子。現在通過參照附圖來詳細說明本文中所揭示的方法及裝置的各種示例實施例。下面所述的各種材料層可通過任意各種不同的已知技術形成，例如化學氣相沉積(chemical vapor deposition；CVD)製程、原子層沉積(atomic layer deposition；ALD)製程、熱生長製程、旋塗技術等。而且，本文中及附圖中所使用的詞語“相鄰”將作廣義解釋，且應當被解釋為涵蓋一個特徵實際接觸另一個特徵或者鄰近另一個特徵的情形。
第2A至2I圖顯示本文中所揭示的形成積體電路產品100的各種新穎方法，該積體電路產品包括半導體裝置101(例如電晶體、電阻器、電容器等)，以及形成於基板102中的TSV 125。在第2A至2B圖中以虛線顯示TSV 125，因為它在第2A至2B圖中所示的製程點尚未形成。也就是說，依據本文中所揭示的方法，直到形成半導體裝置101以後才形成TSV 125。另外，要注意，TSV 125 並非按比例繪製，因為它比先進積體電路產品中所製造的典型半導體裝置101的尺寸更大。另外，TSV 125通常與裝置101相距一定距離，以減輕TSV誘發壓力對裝置特性的影響，通常此安全距離被稱為“禁用(keep-out)”區。半導體裝置101可為主動或被動半導體裝置，例如電晶體、電阻器、電容器等。在本文中所示的例子中，半導體裝置101為平面電晶體裝置103。第2A圖顯示在第2B圖中的標示處所作的產品100的剖視圖(x-x)。第2B圖顯示產品100的簡單平面視圖(省略各種絕緣材料層)，標示作本文中所示的剖視圖(視圖x-x)的位置。如所標示的那樣，CA接觸117與CB接觸121不位於同一水平面中(當從上方觀看時)，因此，附圖中所示的剖視圖(x-x)為階梯剖視圖，以顯示CA(源極/汲極)接觸117、CB(閘極)接觸121，以及在形成半導體裝置101以後的TSV 125的形成。
請繼續參照第2A至2B圖，示例產品100會形成於半導體基板102中及上方。產品100可包括任意類型的半導體裝置101，例如，NMOS電晶體、PMOS電晶體或兩種類型的電晶體、電阻器、電容器等。另外，附圖中未顯示各種摻雜區，例如摻雜阱區、環狀注入區等。基板102可具有各種配置，例如所示塊體矽配置。基板102也可具有絕緣體上矽(silicon-on-insulator；SOI)配置，其包括塊體矽層、埋置絕緣層以及主動層，其中，在該主動層中及上方形成半導體裝置。基板102可由矽製成，或者它可由矽以外的半導體材料製成。因此，術語“基板”或 “半導體基板”應當被理解為涵蓋所有半導體材料以及此類材料的所有形式。
第2A至2B圖顯示執行數個製程操作以後(也就是在形成半導體裝置101以後以及形成半導體裝置101的CA(源極/汲極)接觸117及CB(閘極)接觸121以後)的產品100。CA接觸117及CB接觸121將在本文中及申請專利範圍中被稱為“裝置層級接觸”。如這些附圖中所示，在半導體基板102中及上方形成電晶體裝置103。在基板102中還形成示意顯示的隔離區106，以將電晶體103與其它半導體裝置電性隔離。在所示例子中，電晶體裝置103由示例閘極結構104(也就是閘極絕緣層104A及閘極電極104B)、閘極覆蓋層108、側壁間隔物110以及簡單示意的源極/汲極區112組成。閘極結構104可通過使用“先閘極”或“替代閘極”製造技術製造。閘極結構104可由各種不同的材料組成。在一個示例實施例中，閘極絕緣層104A可由二氧化矽層及/或高k(k值大於10)絕緣材料例如氧化鉿(或其它高k材料)組成。閘極電極104B可由各種不同類型的導電材料組成，例如多晶矽、一個或多個導電金屬或金屬合金層(例如鈦、氮化鈦)等。
這些附圖中還顯示示例凸起的磊晶源極/汲極區114以及可包括“溝槽矽化物”(trench silicide；TS)材料的導電源極/汲極接觸結構115，儘管源極/汲極接觸結構115不需要包括此類溝槽矽化物材料。導電源極/汲極接觸結構115經形成以建立至源極/汲極區112的電性接觸。 從上方觀看時，就其總體配置而言，導電源極/汲極接觸結構115可為“線型”結構或“點型”結構。第2B圖中將導電源極/汲極接觸結構115顯示為“線型”結構。在第2A至2B圖中所示的製造點，在基板102上方已形成絕緣材料層105(例如，由例如二氧化矽組成的ILD)以及其它絕緣材料層107、109、111及113。在一個示例實施例中，絕緣材料層109、113可由低k絕緣材料(具有小於約3.5的k值)組成，而絕緣材料層107、111可充當蝕刻停止層且可由例如氮化矽、氮氧化矽等材料組成。材料層105、107、109、111及113可形成至任意想要的厚度。未顯示其它材料層例如接觸蝕刻停止層，以避免使附圖過度複雜。
第2C圖顯示在圖案化遮罩層(未顯示)(例如光阻層、抗反射塗層及平坦化層)形成於絕緣材料層113上方並經圖案化以後以及通過該圖案化遮罩層執行多個蝕刻製程以定義位於絕緣材料層105、107、109、111、113中的TSV接觸開口130以及位於基板102中的TSV溝槽132以後的產品100。TSV溝槽132的尺寸、深度及配置可依據特定的應用而變化。在一個示例中，TSV溝槽132的寬深比(寬度比深度)可落入約1：10至1：17的範圍內，且在基板102的上表面102A下方的TSV溝槽132的深度可為約100μm。如下面詳細所述，通過執行一個或多個共同製程操作，在TSV溝槽132中將最終形成TSV 125並在TSV接觸開口130中將最終形成至TSV 125的接觸145。
第2D圖顯示執行數個製程操作以後的產品。 首先，移除該圖案化遮罩層(未顯示)。接著，通過執行共形沉積製程，在產品100上、在開口130中以及在TSV溝槽132中形成共形絕緣襯裡層134。隨後，執行另一個共形沉積製程，以形成代表性襯裡層136，其可由一個或多個材料層組成。襯裡層136可包括一個或多個阻擋材料層，以減少或阻止將要形成於開口130中的導電材料遷移進入周圍的絕緣材料層中。接著，在產品100上方形成犧牲材料層138(例如旋塗碳、OPL(有機平坦化層))，以過填充開口130。最後，在犧牲材料層138上方形成代表性遮罩層139。襯裡層134、136的厚度可依據特定的應用而變化，且它們分別可通過執行共形ALD或CVD製程形成。襯裡層134可由各種絕緣材料例如二氧化矽、氮氧化矽等組成。襯裡層136可由例如鉭、氮化鉭、鈦、氮化鈦、釕等材料組成。遮罩層139可為由順序沉積於產品100上的第一層139A、第二層139B及第三層139C組成的三層遮罩層。在一個示例中，三層遮罩層139可由SOH(旋塗硬遮罩)/BARC(底部抗反射塗層)/PR(光阻)組成，且在另一個實施例中，它可由OPL/SiARC(矽抗反射塗層)/PR組成，其中，光阻層(PR)是最上層139C。
第2E圖顯示執行數個製程操作以後的產品。首先，圖案化遮罩層139，以具有與針對多個導電金屬化元件144(下面將作詳細說明)的金屬化接觸開口140對應的開口，其中，導電金屬化元件144為產品100的金屬化層或金屬化系統的通用元件，例如導電金屬化元件144 可為M0層中的導線或V0層中的導電過孔。隨後，通過圖案化遮罩層139執行一個或多個蝕刻製程，以定義金屬化接觸開口140，其延伸穿過絕緣材料層113、111並暴露CA接觸117及CB接觸121的至少一部分。隨後，進一步圖案化遮罩層139並執行蝕刻製程，以移除犧牲材料層138的部分。接著，移除圖案化遮罩層139，從而形成第2E圖中所示的結構。
第2F圖顯示通過使用圖案化犧牲材料層138作為蝕刻遮罩來執行蝕刻製程以相對周圍材料移除襯裡層136的暴露部分以後的產品100。
第2G圖顯示執行數個製程操作以後的產品。首先，移除犧牲材料層138的剩餘部分。接著，執行另一個共形沉積製程，以形成代表性襯裡層142，其可由一個或多個材料層組成。襯裡層142被顯示為虛線，以使其區別於襯裡層136。襯裡層142可包括與上面參照襯裡層136所述類似的一個或多個阻擋材料層。要注意，TSV接觸開口130及TSV溝槽132在其中形成有兩個阻擋襯裡層136、142，而金屬化接觸開口140可在其中僅形成有阻擋層142，以防止導電材料遷移進入周圍絕緣材料中。
第2H圖顯示執行一個或多個共同沉積製程以在產品100上針對多個導電金屬化元件144、TSV 125及TSV接觸結構145形成一種或多種導電材料143，從而同時過填充金屬化接觸開口140、TSV溝槽132及開口130的剩餘未填充部分以後的產品。
第2I圖顯示執行一個或多個平坦化製程(例如CMP製程)以同時移除位於絕緣材料層113的上表面上方的金屬化接觸開口140及開口130外部的導電材料143的多餘部分以後的產品100。該共同平坦化製程操作導致形成多個導電金屬化元件144、TSV接觸結構145以及位於基板102中的溝槽132中的TSV 125。在此點，由額外金屬化元件(未顯示)組成的額外金屬化層(未顯示)可形成於第2I圖中所示的產品上方。在完成產品100的整個金屬化系統的形成以後，可薄化基板102的背側102X，以使其處於第2I圖中的虛線102X’所示的位置，從而暴露TSV 125的背側125X。導電金屬化元件144、TSV 125及TSV接觸結構145的導電材料143可由例如金屬、金屬合金、銅、鎢、鈷、鋁、釕、鉭、銠等各種不同導電材料的其中一種或多種組成。
第3A至3E圖顯示本文中所揭示的在形成半導體裝置以後形成基板穿孔(TSV)及金屬化層的其它新穎方法。第3A圖顯示處於與第2C圖中所示製造點對應的製造點的產品100，也就是在絕緣材料層105、107、109、111、113中形成開口130以後以及在基板102中形成TSV溝槽132以後。
第3B圖顯示在產品100上、在開口130中以及在TSV溝槽132中形成上述共形絕緣襯裡層134以後以及在產品100上方形成上述犧牲材料層138以過填充開口130以後的產品。上述遮罩層139也將呈現於犧牲材料 層138上方，但在第3B圖中未顯示。
第3C圖顯示執行數個製程操作以後的產品。首先，圖案化遮罩層139(第3C圖中未顯示)，以具有與針對上述導電金屬化元件144的金屬化接觸開口140對應的開口。接著，通過圖案化遮罩層139執行一個或多個蝕刻製程，以定義金屬化接觸開口140，其延伸穿過絕緣材料層113、111並暴露CA接觸117及CB接觸121的至少一部分。在這些蝕刻製程期間也移除襯裡層134的部分。隨後，進一步圖案化遮罩層139並執行蝕刻製程，以移除犧牲材料層138的部分。接著，移除圖案化遮罩層139，從而形成第3C圖中所示的結構。
第3D圖顯示執行數個製程操作以後的產品。首先，移除犧牲材料層138的剩餘部分。接著，執行另一個共形沉積製程，以在開口130、TSV溝槽132及金屬化接觸開口140中形成上述代表性襯裡層142。
第3E圖顯示執行上述製程操作以形成位於開口140中的導電金屬化元件144、位於TSV溝槽132中的TSV 125以及位於開口130中的TSV接觸結構145以後的產品，也就是沉積導電材料、CMP等，如第2H至2I圖中所示。在此點，由額外金屬化元件(未顯示)組成的額外金屬化層(未顯示)可形成於第3E圖中所示的產品上方。在完成產品100的整個金屬化系統的形成以後，可薄化基板102的背側102X，如上面結合第2I圖所述。
第4A至4F圖顯示本文中所揭示的在形成 半導體裝置以後形成基板穿孔(TSV)及金屬化層的其它新穎方法。第4A圖顯示執行數個製程操作以後的產品100。首先，在絕緣材料層113上方形成圖案化遮罩層(未顯示)，例如圖案化光阻層，並通過該圖案化遮罩層執行多個蝕刻製程，以定義上述金屬化接觸開口140。接著，移除該圖案化遮罩層。隨後，在產品100上方形成上述遮罩層139，以過填充金屬化接觸開口140。
第4B圖顯示執行數個製程操作以後的產品。首先，圖案化遮罩層139，以具有與絕緣材料層105、107、109、111、113及TSV溝槽132中的開口對應的開口。隨後，通過圖案化遮罩層139執行多個蝕刻製程，以定義開口130及TSV溝槽132。
第4C圖顯示執行數個製程操作以後的產品。首先，移除圖案化遮罩層139的剩餘部分。接著，作為可選擇的步驟，執行低溫氧化製程，例如化學氧化製程，以在TSV溝槽132中選擇性形成絕緣襯裡層150(例如二氧化矽)。或者，襯裡層150可通過執行選擇性沉積製程形成，由此，僅在TSV溝槽132中的暴露基板表面上沉積氧化物材料。
第4D圖顯示執行數個製程操作以後的產品，且其中，在TSV溝槽132中未形成襯裡層150。從第4B圖中所示的產品開始，移除該犧牲材料層的剩餘部分。隨後，在TSV接觸開口130、TSV溝槽132及金屬化接觸開口140中形成上述代表性襯裡層142。
第4E圖顯示執行上述製程操作以形成位於開口140中的導電金屬化元件144、位於TSV溝槽132中的TSV 125以及位於開口130中的TSV接觸結構145以後的產品，也就是沉積導電材料、CMP等，如第2H至2I圖中所示。在此點，由額外金屬化元件(未顯示)組成的額外金屬化層(未顯示)可形成於第4E圖中所示的產品上方。在完成產品100的整個金屬化系統的形成以後，可薄化基板102的背側102X，如上面結合第2I圖所述。
第4F圖顯示在TSV溝槽132中形成上述襯裡層150的情況下的產品100。要注意因在溝槽132內的基板102上選擇性形成襯裡層150而由此流程導致的獨特產品100。
第5A至5G圖顯示本文中所揭示的在形成半導體裝置以後形成基板穿孔(TSV)及金屬化層的額外新穎方法。第5A圖顯示執行數個製程操作以後的產品。首先，在絕緣材料層113上方形成圖案化遮罩層(未顯示)，例如圖案化光阻層。接著，通過該圖案化遮罩層執行多個蝕刻製程，以定義位於絕緣材料層105、107、109、111、113中的開口130以及位於基板102中的TSV溝槽132。接著，在產品100上、在TSV接觸開口130中以及在TSV溝槽132中形成上述共形絕緣襯裡層134。隨後，在襯裡層134上的產品100上、在開口130中及TSV溝槽132中形成上述代表性襯裡層136。最後，在產品100上且在開口130及TSV溝槽132中形成上述犧牲材料層138。上述 遮罩層139也將呈現於犧牲材料層138上方，但未顯示於第5A圖中。
第5B圖顯示執行數個製程操作以後的產品。首先，圖案化遮罩層139，以具有與針對上述導電金屬化元件144的金屬化接觸開口140對應的開口。接著，通過圖案化遮罩層139執行一個或多個蝕刻製程，以定義金屬化接觸開口140，其延伸穿過絕緣材料層113、111並暴露CA接觸117及CB接觸121的至少一部分。隨後，進一步圖案化遮罩層139並執行蝕刻製程，以移除犧牲材料層138、氧化物襯裡層134及金屬襯裡層136的部分。接著，移除圖案化遮罩層139，從而形成第5B圖中所示的結構。
第5C圖顯示通過執行共形沉積製程在產品100上及在金屬化接觸開口140中形成共形襯裡層152以後的產品。襯裡層152可包括一個或多個阻擋材料層，以減少或阻止將要形成於TSV接觸開口130中的導電材料遷移進入周圍的絕緣材料層中。襯裡層152可由例如鉭、氮化鉭、鈦、氮化鈦、釕、鈷等材料組成。
第5D圖顯示執行數個製程操作以後的產品。首先，執行一個或多個沉積製程，以在針對多個導電金屬化元件144的金屬化接觸開口140中形成上述導電材料143。接著，通過使用襯裡層152作為拋光停止(終點)層執行一個或多個平坦化製程，例如CMP製程。
第5E圖顯示執行數個製程操作以後的產品。首先，執行蝕刻製程，以移除襯裡層152的部分。隨後， 移除犧牲材料層138的剩餘部分。
第5F圖顯示執行數個製程操作以後的產品。首先，執行一個或多個沉積製程，以在針對TSV接觸145的TSV接觸開口130中以及在針對TSV 125的TSV溝槽132中形成導電材料147。在一個實施例中，導電材料147可由上面針對導電材料143所述的任意材料組成。在一些應用中，導電材料143與147可由相同的材料組成，但可能並非在所有應用中都如此。
第5G圖顯示執行共同CMP製程以形成位於開口140中的導電金屬化元件144、位於TSV溝槽132中的TSV 125以及位於開口130中的TSV接觸結構145以後的產品。在此點，由額外金屬化元件(未顯示)組成的額外金屬化層(未顯示)可形成於第5G圖中所示的產品上方。在完成產品100的整個金屬化系統的形成以後，可薄化基板102的背側102X，如上面結合第2I圖所述。
由於本發明可以本領域的技術人員借助本文中的教導而明白的不同但等同的方式修改並實施，因此上面所揭示的特定實施例僅為示例性質。例如，可以不同的順序執行上述製程步驟。而且，本發明並非意圖限於本文中所示的架構或設計的細節，而是如隨附的申請專利範圍所述。因此，顯然，可對上面所揭示的特定實施例進行修改或變更，且所有此類變更落入本發明的範圍及精神內。要注意的是，用於說明本說明書以及所附申請專利範圍中的各種製程或結構的例如“第一”、“第二”、“第三” 或者“第四”等術語的使用僅被用作此類步驟/結構的快捷參考，並不一定意味著按排列順序執行/形成此類步驟/結構。當然，依據準確的申請專利範圍語言，可能要求或者不要求此類製程的排列順序。因此，本發明請求保護的範圍如隨附的申請專利範圍所述。
100:積體電路產品
101:半導體裝置
102:基板
102X:背側
102X’:虛線
103:電晶體裝置
104:閘極結構
104A:閘極絕緣層
104B:閘極電極
105、107、109、111:材料層、絕緣材料層
106:隔離區
113:源極/汲極區
114:磊晶源極/汲極區
115:源極/汲極接觸結構
117:CA接觸
121:CB接觸
125:TSV
125X:背側
130:TSV接觸開口
132:TSV溝槽
134:共形絕緣襯裡層、襯裡層
136:襯裡層
140:金屬化接觸開口
142:襯裡層
144:導電金屬化元件
145:TSV接觸結構、接觸

Claims (40)

  1. 一種形成積體電路之方法，包括：在半導體基板中及上方形成半導體裝置；形成至該半導體裝置的裝置層級接觸；以及在形成該裝置層級接觸以後，執行至少一個共同製程操作，以形成位於該基板中的溝槽中的各基板穿孔(TSV)、與形成於該基板的該溝槽中的該TSV導電耦接的TSV接觸結構、以及與該裝置層級接觸導電耦接的導電金屬化元件，其中，該至少一個共同製程操作於相同製程步驟期間同時被執行。
  2. 如申請專利範圍第1項所述的方法，其中，該半導體裝置是主動半導體裝置或被動半導體裝置的其中之一。
  3. 如申請專利範圍第1項所述的方法，其中，該半導體裝置為電晶體，該裝置層級接觸包括用以建立至該電晶體的源極/汲極區的電性接觸的CA源極/汲極接觸、或用以建立至該電晶體的閘極電極的電性接觸的CB閘極接觸，以及其中，該導電金屬化元件為導線或導電過孔的其中之一。
  4. 如申請專利範圍第1項所述的方法，其中，執行該至少一個共同製程操作包括執行至少一個第一共同沉積製程，以同時針對該TSV、針對該TSV接觸結構及針對該導電金屬化元件形成至少一種導電材料，該方法還包括接著執行至少一個第二共同製程操作，以移除在該第一共同沉積製程期間所形成的該至少一種導電材料的 一部分，其中，該至少一個第二共同製程操作包括執行至少一個CMP製程操作。
  5. 如申請專利範圍第1項所述的方法，其中，執行該至少一個共同製程操作包括在針對該TSV接觸結構及針對該導電金屬化元件所形成的至少一種導電材料上執行至少一個CMP製程操作。
  6. 如申請專利範圍第1項所述的方法，其中，該TSV、該TSV接觸結構及該導電金屬化元件各由相同的至少一種導電材料組成。
  7. 如申請專利範圍第6項所述的方法，其中，該相同的至少一種導電材料包括金屬、金屬合金、銅、鎢、鈷、鋁、釕、鉭及銠的至少其中一種。
  8. 如申請專利範圍第1項所述的方法，其中，該TSV接觸結構與該導電金屬化元件隔開並與該導電金屬化元件分隔。
  9. 一種形成積體電路之方法，包括：在半導體基板中及上方形成半導體裝置；形成至該半導體裝置的裝置層級接觸；執行至少一個第一蝕刻製程，以形成位於該基板中的TSV溝槽以及延伸穿過該基板上方的至少一個絕緣材料層的TSV接觸開口；執行至少一個第二蝕刻製程，以形成該半導體裝置的金屬化接觸開口，其延伸穿過該至少一個絕緣材料層，從而暴露該裝置層級接觸的至少一部分；以及 執行至少一個共同製程操作，以在該基板內的該TSV溝槽中形成各個TSV、在該TSV接觸開口中形成TSV接觸結構，以及形成該金屬化接觸開口中的導電金屬化元件，其中，該導電金屬化元件導電耦接至該裝置層級接觸，其中，該TSV接觸結構導電耦接至形成於該基板的該溝槽內的該TSV，並且其中，該至少一個共同製程操作於相同製程步驟期間同時被執行。
  10. 如申請專利範圍第9項所述的方法，其中，執行該至少一個共同製程操作包括執行至少一個第一共同沉積製程，以針對該TSV溝槽中的該TSV、針對該TSV接觸開口中的該TSV接觸結構及針對該金屬化接觸開口中的該導電金屬化元件形成至少一種導電材料，該方法還包括接著執行至少一個第二共同製程操作，以移除在該第一共同沉積製程期間所形成的該至少一種導電材料的一部分，其中，該至少一個第二共同製程操作包括執行至少一個CMP製程操作。
  11. 如申請專利範圍第9項所述的方法，其中，執行該至少一個共同製程操作包括在針對該TSV接觸結構及針對該導電金屬化元件所形成的至少一種導電材料上執行至少一個CMP製程操作。
  12. 如申請專利範圍第9項所述的方法，其中，在執行該至少一個第二蝕刻製程之前執行該至少一個第一蝕刻製程。
  13. 如申請專利範圍第9項所述的方法，其中，在執行該至 少一個第一蝕刻製程之前執行該至少一個第二蝕刻製程。
  14. 如申請專利範圍第9項所述的方法，其中，在執行該至少一個第二蝕刻製程之前執行該至少一個第一蝕刻製程，以及其中，該方法還包括：在該TSV溝槽中、在該TSV接觸開口中以及在該至少一個絕緣材料層上方形成共形絕緣襯裡層；在該共形絕緣襯裡層上形成第一導電襯裡層；在該第一導電襯裡層上方的該TSV溝槽中及該TSV接觸開口中形成圖案化犧牲材料層；通過該圖案化犧牲材料層執行該至少一個第二蝕刻製程，以形成該金屬化接觸開口；在形成該金屬化接觸開口以後，移除未被該圖案化犧牲材料層覆蓋的該第一導電襯裡層的部分；移除該圖案化犧牲材料層；在該金屬化接觸開口中以及在該TSV接觸開口中及該TSV溝槽中的該第一導電襯裡層的剩餘部分上形成第二導電襯裡層；執行至少一個第一共同沉積製程，以針對該TSV溝槽中的該TSV、該TSV接觸開口中的該TSV接觸結構以及該金屬化接觸開口中的該導電金屬化元件形成至少一種導電材料；以及執行至少一個共同平坦化製程，以移除在該至少一個第一共同沉積製程期間所形成的該至少一種導電 材料的一部分，從而至少定義該TSV接觸及該導電金屬化元件。
  15. 如申請專利範圍第9項所述的方法，其中，在執行該至少一個第二蝕刻製程之前執行該至少一個第一蝕刻製程，以及其中，該方法還包括：在該TSV溝槽中、在該TSV接觸開口中以及在該至少一個絕緣材料層上方形成共形絕緣襯裡層；在該共形絕緣襯裡層上方的該TSV溝槽中及該TSV接觸開口中形成圖案化犧牲材料層；通過該圖案化犧牲材料層執行該至少一個第二蝕刻製程，以形成該金屬化接觸開口；移除該圖案化犧牲材料層；在該金屬化接觸開口中以及在該TSV接觸開口中及該TSV溝槽中的該共形絕緣襯裡層上形成第一導電襯裡層；執行至少一個第一共同沉積製程，以針對該TSV溝槽中的該TSV、該TSV接觸開口中的該TSV接觸結構以及該金屬化接觸開口中的該導電金屬化元件形成至少一種導電材料；以及執行至少一個共同平坦化製程，以移除在該至少一個第一共同沉積製程期間所形成的該至少一種導電材料的一部分，從而至少定義該TSV接觸及該導電金屬化元件。
  16. 如申請專利範圍第9項所述的方法，其中，在執行該至 少一個第一蝕刻製程之前執行該至少一個第二蝕刻製程，以及其中，該方法還包括：形成覆蓋該金屬化接觸開口的圖案化遮罩層；通過該圖案化遮罩層執行該至少一個第一蝕刻製程，以形成位於該基板中的該TSV溝槽以及該TSV接觸開口；移除該圖案化遮罩層；在移除該圖案化遮罩層以後，在該TSV溝槽中的該基板上並與其接觸、在該TSV接觸開口中、在該金屬化接觸開口中以及在該至少一個絕緣材料層上方形成第一導電襯裡層；執行至少一個第一共同沉積製程，以在該第一導電襯裡層上方針對該TSV溝槽中的該TSV、該TSV接觸開口中的該TSV接觸結構以及該金屬化接觸開口中的該導電金屬化元件形成至少一種導電材料；以及執行至少一個共同平坦化製程，以移除在該至少一個第一共同沉積製程期間所形成的該至少一種導電材料的一部分，從而至少定義該TSV接觸及該導電金屬化元件。
  17. 如申請專利範圍第9項所述的方法，其中，在執行該至少一個第一蝕刻製程之前執行該至少一個第二蝕刻製程，以及其中，該方法還包括：形成覆蓋該金屬化接觸開口的圖案化遮罩層；通過該圖案化遮罩層執行該至少一個第一蝕刻製 程，以形成位於該基板中的該TSV溝槽以及該TSV接觸開口；移除該圖案化遮罩層；在移除該圖案化遮罩層以後，在該TSV溝槽中的該基板上並與其接觸選擇性形成絕緣襯裡層；在該TSV溝槽中形成該絕緣襯裡層以後，在該TSV溝槽中的該絕緣襯裡層上、在該TSV接觸開口中、在該金屬化接觸開口中以及在該至少一個絕緣材料層上方形成第一導電襯裡層；執行至少一個第一共同沉積製程，以在該第一導電襯裡層上方針對該TSV溝槽中的該TSV、該TSV接觸開口中的該TSV接觸結構以及該金屬化接觸開口中的該導電金屬化元件形成至少一種導電材料；以及執行至少一個共同平坦化製程，以移除在該至少一個第一共同沉積製程期間所形成的該至少一種導電材料的一部分，從而至少定義該TSV接觸及該導電金屬化元件。
  18. 如申請專利範圍第9項所述的方法，其中，在執行該至少一個第二蝕刻製程之前執行該至少一個第一蝕刻製程，以及其中，該方法還包括：在該TSV溝槽中、在該TSV接觸開口中以及在該至少一個絕緣材料層上方形成共形絕緣襯裡層；在該共形絕緣襯裡層上方形成第一導電襯裡層；在該第一導電襯裡層上方的該TSV溝槽中及該 TSV接觸開口中形成圖案化犧牲材料層；通過該圖案化犧牲材料層執行該至少一個第二蝕刻製程，以形成該金屬化接觸開口；在形成該金屬化接觸開口以後，從該金屬化接觸開口內移除未被該圖案化犧牲材料層覆蓋的該第一導電襯裡層的部分；在該金屬化接觸開口中以及在該圖案化犧牲材料層上形成第二導電襯裡層；在該第二導電襯裡層上以及在該金屬化接觸開口中形成至少一種第一導電材料，以過填充該金屬化接觸開口；移除該圖案化犧牲材料層；在該TSV接觸開口中的該第一導電襯裡層上、在該TSV溝槽中以及在位於該金屬化接觸開口中的該至少一種第一導電材料上方形成至少一種第二導電材料；以及執行至少一個共同平坦化製程，以移除該至少一種第一導電材料及該至少一種第二導電材料的一部分，從而至少定義該TSV接觸及該導電金屬化元件。
  19. 如申請專利範圍第18項所述的方法，其中，該至少一種第一導電材料及該至少一種第二導電材料包括相同的材料。
  20. 如申請專利範圍第9項所述的方法，其中，該TSV接觸結構與該導電金屬化元件隔開並與該導電金屬化元 件分隔。
  21. 一種積體電路產品，包括：基板；層間介電(ILD)材料，位於該基板上方；基板穿孔(TSV)，連續延伸穿過該基板及該ILD材料，該TSV包括：該TSV的基板部分，定位於該基板內且連續延伸穿過該基板，該TSV的該基板部分在該ILD材料與該基板之間的介面的第一相對外側壁之間具有第一橫向寬度；及該TSV的ILD部分，定位於該ILD材料內且連續延伸穿過該ILD材料，該TSV的該ILD部分在該ILD材料與該基板之間的介面的第二相對外側壁之間具有比該第一橫向寬度寬的第二橫向寬度；以及絕緣襯裡層，選擇性地定位於該TSV的該基板部分與該基板之間且使該TSV的該基板部分與該基板分隔，其中，被選擇性定位的該絕緣襯裡層自該基板的上表面連續延伸至該基板的下表面，但非自該基板延伸至該ILD材料，該絕緣襯裡層在該ILD材料與該基板之間的介面的第三相對外側壁之間具有第三橫向寬度，該第三橫向寬度與該第二橫向寬度實質上相同。
  22. 如申請專利範圍第21項所述的積體電路產品，其中，被選擇性定位的該絕緣襯裡層並不定位於該TSV的該ILD部分與該ILD材料之間及分隔該TSV的該ILD部 分與該ILD材料。
  23. 如申請專利範圍第21項所述的積體電路產品，還包括定位於該ILD材料上的金屬化系統，其中，該TSV的該ILD部分定位於該ILD材料與該金屬化系統內，且該TSV的該ILD部分連續延伸穿過該ILD材料與該金屬化系統。
  24. 如申請專利範圍第21項所述的積體電路產品，還包括至少一電晶體裝置，定位於該基板內及上方，其中，該ILD材料橫向圍繞該至少一電晶體裝置。
  25. 如申請專利範圍第24項所述的積體電路產品，還包括：至少一裝置層級接觸，導電耦接至該至少一電晶體裝置；以及至少一導電金屬化元件，導電耦接該至少一裝置層級接觸。
  26. 如申請專利範圍第25項所述的積體電路產品，還包括至少一源極/汲極接觸結構，導電耦接至該至少一電晶體裝置。
  27. 如申請專利範圍第26項所述的積體電路產品，其中，該至少一導電金屬化元件直接接觸該至少一裝置層級接觸，並且其中，該至少一裝置層級接觸直接接觸該至少一源極/汲極接觸結構。
  28. 如申請專利範圍第21項所述的積體電路產品，其中，該TSV的該基板部分的側壁自該TSV的該ILD部分的側壁橫向偏移。
  29. 如申請專利範圍第28項所述的積體電路產品，其中，該TSV的該基板部分的該側壁與該TSV的該ILD部分的該側壁之間的偏移距離與該絕緣襯裡層的厚度實質相等。
  30. 如申請專利範圍第21項所述的積體電路產品，其中，該TSV包括：導電材料；以及第一阻擋襯裡層，其中，該第一阻擋襯裡層的第一部分定位於該絕緣襯裡層與該TSV的該基板部分的該導電材料之間，且使該絕緣襯裡層與該TSV的該基板部分的該導電材料分隔，並且其中，該第一阻擋襯裡層的第二部分定位於該ILD材料與該TSV的該ILD部分的該導電材料之間，且使該ILD材料與該TSV的該ILD部分的該導電材料分隔。
  31. 如申請專利範圍第30項所述的積體電路產品，其中，該TSV還包括第二阻擋襯裡層，定位於該第一阻擋襯裡層與該TSV的該導電材料之間。
  32. 一種積體電路產品，包括：基板；層間介電(ILD)材料，位於該基板上方；金屬化系統，位於該ILD材料上方；基板穿孔(TSV)，連續延伸穿過該基板、該ILD材料、及該金屬化系統，該TSV包括：第一TSV部分，定位於該基板內且連續延伸穿過 該基板，該第一TSV部分具有第一相對外側壁，且該第一TSV部分在該ILD材料與該基板之間的介面的該第一相對外側壁之間具有第一橫向寬度；及第二TSV部分，定位於該ILD材料與該金屬化系統內且連續延伸穿過該ILD材料與該金屬化系統，該第二TSV部分具有第二相對外側壁，該第二相對外側壁從該第一TSV部分的該第一相對外側壁橫向偏移，且在該ILD材料與該基板之間的該介面的該第二相對外側壁之間具有比該第一橫向寬度寬的第二橫向寬度；以及絕緣襯裡層，選擇性地定位於該第一TSV部分與該基板之間且使該第一TSV部分與該基板分隔，其中，被選擇性定位的該絕緣襯裡層自該基板的上表面連續延伸至該基板的下表面，但非自該基板延伸至該ILD材料或該金屬化系統，且非定位於該第二TSV部分與該ILD材料及該金屬化系統之間且不使該第二TSV部分與該ILD材料及該金屬化系統分隔，該絕緣襯裡層具有第三相對外側壁，且該ILD材料與該基板之間的介面的該第三相對外側壁之間具有與該第二橫向寬度實質上相同的第三橫向寬度。
  33. 如申請專利範圍第32項所述的積體電路產品，其中，該第一TSV部分的該第一側壁與該第二TSV部分的該第二側壁之間的偏移距離與該絕緣襯裡層的厚度實質相等。
  34. 如申請專利範圍第32項所述的積體電路產品，其中，該TSV包括：導電材料；以及第一阻擋襯裡層，其中，該第一阻擋襯裡層的第一部分定位於該絕緣襯裡層與該第一TSV部分的該導電材料之間，並且使該絕緣襯裡層與該第一TSV部分的該導電材料分隔，以及其中，該第一阻擋襯裡層的第二部分定位於該ILD材料及該金屬化系統與該第二TSV部分的該導電材料之間，並且使該ILD材料及該金屬化系統與該第二TSV部分的該導電材料分隔。
  35. 如申請專利範圍第34項所述的積體電路產品，其中，該TSV還包括第二阻擋襯裡層，定位於該第一阻擋襯裡層與該導電材料之間。
  36. 一種積體電路產品，包括：基板；層間介電(ILD)材料，位於該基板上方；至少一第一層絕緣材料，位於該ILD材料上方；金屬化系統，位於該至少一第一層絕緣材料上方，該金屬化系統包括至少第一金屬化層，該第一金屬化層包括至少一第二層絕緣材料，該至少一第二層絕緣材料位於該至少一第一層絕緣材料上方；至少一電晶體裝置，定位於該基板內及上方，其中，該ILD材料橫向地圍繞該至少一電晶體裝置；至少一裝置層級接觸，導電耦接至該至少一電晶 體裝置，其中，該至少一裝置層級接觸定位於該至少一第一層絕緣材料內，且該至少一裝置層級接觸連續延伸穿過該至少一第一層絕緣材料；至少一導電金屬化元件，導電耦接至該至少一裝置層級接觸，其中，該至少一導電金屬化元件定位於該第一金屬化層的該第二層絕緣材料，且該導電金屬化元件連續延伸穿過該第一金屬化層的該第二層絕緣材料；基板穿孔(TSV)，連續延伸穿過該基板、該ILD材料，該第一層絕緣材料及該金屬化系統，該TSV包括：第一TSV部分，定位於該基板內且連續延伸穿過該基板，該第一TSV部分具有第一相對外側壁，且該第一TSV部分在該ILD材料與該基板之間的介面的該第一相對外側壁之間具有第一橫向寬度；及第二TSV部分，定位於該ILD材料、該第一層絕緣材料及該金屬化系統內且連續延伸穿過該ILD材料、該第一層絕緣材料及該金屬化系統，該第二TSV部分具有第二相對外側壁，該第二相對外側壁從該第一TSV部分的該第一相對外側壁橫向偏移，且在該ILD材料與該基板之間的該介面的該第二相對外側壁之間具有比該第一橫向寬度寬的第二橫向寬度；以及絕緣襯裡層，選擇性地定位於該第一TSV部分與該基板之間且使該第一TSV部分與該基板分隔，其中，被選擇性定位的該絕緣襯裡層自該基板的上表面連續延伸至該基板的下表面，但非自該基板延伸至該ILD材 料、至該至少一第一層絕緣材料、或至該金屬化系統，該絕緣襯裡層具有第三相對外側壁，且在該ILD材料與該基板之間的該介面的該第三相對外側壁之間具有與該第二橫向寬度實質上相同的第三橫向寬度。
  37. 如申請專利範圍第36項所述的積體電路產品，其中，該導電金屬化元件為導線及導電過孔的其中之一。
  38. 如申請專利範圍第36項所述的積體電路產品，其中，該至少一導電金屬化元件直接接觸該至少一裝置層級接觸，並且其中，該至少一裝置層級接觸直接接觸該至少一電晶體裝置。
  39. 如申請專利範圍第36項所述的積體電路產品，其中，被選擇性定位的該絕緣襯裡層非定位於該第二TSV部分與該金屬化系統之間並且不使該第二TSV部分與該金屬化系統分隔，被選擇性定位的該絕緣襯裡層非定位於該第二TSV部分與該至少一第一層絕緣材料之間並且不使該第二TSV部分與該至少一第一層絕緣材料分隔，被選擇性定位的該絕緣襯裡層非定位於該第二TSV部分與該ILD材料之間並且不使該第二TSV部分與該ILD材料分隔。
  40. 如申請專利範圍第36項所述的積體電路產品，其中，該TSV中延伸穿過該至少一第一層絕緣材料的該ILD部分具有在該至少一第一層絕緣材料與該至少一第二層絕緣材料之間的介面的該第二相對外側壁之間的第四橫向寬度，並且該TSV中延伸穿過該至少一第二層 絕緣材料的該ILD部分具有在該至少一第一層絕緣材料與該至少一第二層絕緣材料之間的介面的該第二相對外側壁之間的第五橫向寬度，該第四橫向寬度與該第五橫向寬度實質相同。
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