JP2008021801A - 半導体装置の製造方法、半導体装置、および露光マスクデータの作成方法 - Google Patents

Abstract

【課題】信頼性が高い４５ｎｍ世代の半導体装置を作製し易い半導体装置の製造方法を得ること。
【解決手段】半導体基板に回路素子が形成され、該回路素子を覆うようにして多層配線部が形成された半導体装置を製造するにあたり、層間絶縁膜の元となる電気絶縁膜上に層間絶縁膜での配線の配置パターンに対応したパターンの第１開口部ＯＰ₁，ＯＰ₂が形成されたハードマスク１００と、第１開口部と平面視上交差する第２開口部ＯＰ₅が接続ビアの配置パターンに対応して形成されたレジストマスク１０５とをこの順番で形成し、ハードマスクおよびレジストマスクの各々をエッチングマスクとして用いて電気絶縁膜にビアホールを形成した後に、ハードマスクをエッチングマスクとして用いて電気絶縁膜に配線形成用のトレンチを形成し、その後、ビアホールおよびトレンチを導電性材料で埋めて接続ビアおよび配線の各々を得る。
【選択図】 図４−２

Description

この発明は、半導体装置の製造方法、この方法で製造される半導体装置、および前記の製造方法で使用される露光マスクの作製に用いられる露光マスクデータの作成方法に関するものである。

半導体基板に所望の集積回路が形成された半導体装置での回路素子の集積密度は増加の一途を辿っており、回路素子の高集積化に伴って個々の回路素子の高性能化および微細化、ならびに配線の微細化も図られている。例えば、電界効果トランジスタにおけるゲート電極の線幅や多層配線部を構成する配線の線幅は１３０ｎｍ、９０ｎｍ、６５ｎｍ、４５ｎｍと漸次狭くされつつある。

幅狭の配線を狭い間隔の下に形成するために、配線の形成方法も、層間絶縁膜上に成膜した導電膜をパターニングして得るという方法から、ダマシン法、特にデュアルダマシン法へと変化してきている。デュアルダマシン法では、例えば、層間絶縁膜の元となる電気絶縁膜に配線形成用のトレンチ（溝）と接続ビア（コンタクトプラグ）形成用のビアホールとを形成して所望形状の層間絶縁膜を得、該層間絶縁膜における上記のトレンチおよびビアホールを銅やアルミニウム等の導電性材料で埋めることで配線と接続ビアとを一緒に形成する。配線形成用のトレンチと接続ビア形成用のビアホールとは、どちらを先に形成することもできる。

ただし、４５ｎｍ世代の半導体装置では、配線および接続ビアの微細化が図られることはもとより配線同士の間隔（配線間スペース）も狭小化されることから、所望の配線間スペースを確保するために、トレンチ形成用の開口部が所定パターンの下に形成されたレジストマスクをエッチングマスクとして用いて電気絶縁膜にトレンチを形成した後、ビアホール形成用の開口部が所定パターンの下に形成されたレジストマスクをエッチングマスクとして用いて上記の電気絶縁膜にビアホールを形成して層間絶縁膜を得るというフローの採用が検討されている。どのようなフローにより半導体装置を製造する場合でも、ビアホールの水平断面形状は、構造設計上、正方形とされる。

しかしながら、ある層間絶縁膜に形成される配線（以下、「上層配線」ということがある。）と、その下の層間絶縁膜に形成されている配線（以下、「下層配線」ということがある。）とのアライメントずれを零（ゼロ）にすることは極めて困難であり、これらの配線間にはアライメントずれが不可避的に生じる。

４５ｎｍ世代の半導体装置では、上述のように配線および接続ビアの微細化が図られることはもとより配線間スペースも狭小化されることから、配線同士のアライメントずれや配線と接続ビアとのアライメントずれがたとえ他の世代の半導体装置でのアライメントずれと同じであったとしても、該アライメントずれが半導体装置に及ぼす影響は大きくなり、得られる半導体装置の信頼性が低下する。

例えば、層間絶縁膜の元となる電気絶縁膜に上層配線形成用のトレンチを形成した後に接続ビア形成用のビアホールを形成するにあたって、ビアホール形成用の開口部が形成されたレジストマスクを作製する際に用いる露光マスクでの開口部を上記のトレンチにアライメントさせると、トレンチと下層配線との間にアライメントずれが不可避的に生じていることから、ビアホールと下層配線との間でもアライメントずれが生じて、最終的に得られる半導体装置での接続ビアと下層配線との接触面積が狭くなり易い。４５ｎｍ世代の半導体装置では接続ビアの水平断面積がそもそも狭いので、接続ビアと下層配線との接触面積の低下は、エレクトロマイグレーション耐性の低下やストレスマイグレーション耐性の低下等を引き起こして、半導体装置の信頼性を低下させる要因となる。

一方、ビアホールを形成するにあたって上記露光マスクの開口部を下層配線にアライメントさせると、下層配線との接触面積が広い接続ビアを形成し易くなる反面、上層配線形成用のトレンチとビアホールとのアライメントずれが生じ、最終的に得られる半導体装置での上層配線間のスペースが狭くなり易い。４５ｎｍ世代の半導体装置では配線間スペースがそもそも狭小化されているので、アライメントずれによる配線間スペースの減少は、経時絶縁破壊（ＴＤＤＢ）耐性の低下や上層配線同士の短絡等を引き起こして、半導体装置の信頼性を低下させる要因となる。

この発明は上記に鑑みてなされたものであり、信頼性が高い４５ｎｍ世代の半導体装置を作製し易い半導体装置の製造方法、信頼性を高め易い４５ｎｍ世代の半導体装置、および微細な配線と微細な接続ビアとを高いアライメント精度の下に形成し易い露光マスクを作製することができる露光マスクデータの作成方法を得ることを目的とする。

上記の目的を達成するこの発明の半導体装置の製造方法は、半導体基板と、半導体基板に形成された回路素子と、回路素子を覆うようにして半導体基板上に形成された多層配線部とを有し、多層配線部は、複数の層間絶縁膜と、複数の層間絶縁膜それぞれに設けられた配線および接続ビアとを有する半導体装置の製造方法であって、層間絶縁膜の元となる電気絶縁膜上に、該電気絶縁膜を元にして形成される層間絶縁膜での配線の配置パターンに対応したパターンの下に第１開口部が形成されたハードマスクを形成するハードマスク形成工程と、ハードマスクを覆うようにして、第１開口部と平面視上交差する第２開口部が層間絶縁膜での接続ビアの配置パターンに対応したパターンの下に形成されたレジストマスクを形成するレジストマスク形成工程と、ハードマスクおよびレジストマスクの各々をエッチングマスクとして用いて電気絶縁膜をエッチングして、該電気絶縁膜にビアホールを形成するビアホール形成工程と、レジストマスクを除去した後にハードマスクをエッチングマスクとして用いて電気絶縁膜をエッチングして、該電気絶縁膜に配線形成用のトレンチを形成するトレンチ形成工程と、ビアホールおよびトレンチの各々を導電性材料で埋めて接続ビアおよび配線をそれぞれ得る配線形成工程と、を含むことを特徴とするものである。

この発明の半導体装置の製造方法では、上記の第１開口部を有するハードマスクと上記の第２開口部を有するレジストマスクとをエッチングマスクとして用いてビアホールを形成するので、第２開口部を下層配線にアライメントさせて上記のレジストマスクを形成することにより、配線および接続ビアの微細化を図ったときでも下層配線との接触面積が広い接続ビアを上層配線の真下に容易に形成することができる。したがって、この製造方法によれば、信頼性が高い４５ｎｍ世代の半導体装置を作製し易くなる。

以下、この発明の実施の形態について図面を用いて詳細に説明する。なお、この発明は以下に説明する実施の形態に限定されるものではない。

実施の形態１．
図１は、この発明の半導体装置の一例を概略的に示す断面図である。同図に示す半導体装置７０は、半導体基板１０と、半導体基板１０に形成された回路素子２０，３０と、回路素子２０，３０を覆うようにして半導体基板１０上に形成された多層配線部６０とを備えた４５ｎｍ世代の半導体装置である。

上記の半導体基板１０は、シリコンのような元素半導体からなる基板であってもよいし、ガリウムヒ素のような化合物半導体からなる基板であってもよい。さらには、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板であってもよい。半導体基板１０の所定箇所には、該半導体基板１０に形成しようとする回路素子の種類に応じた所定の素子領域（ウェル）と、所定形状の素子分離領域とが形成される。図示の半導体基板１０は、Ｐ^-型シリコン基板１の所定箇所にＮ型ウェル３およびＰ型ウェル５を形成し、さらに、各素子領域３，５を平面視上区画するようにして素子分離領域７を形成したものである。

回路素子としてどのような素子を形成するかは、半導体装置７０に求められる機能等に応じて適宜選定される。図１に示す回路素子２０，３０は、いずれも電界効果トランジスタ（以下、「電界効果トランジスタ２０」、「電界効果トランジスタ３０」という。）である。電界効果トランジスタ２０は、Ｎ型ウェル３に形成されたソース領域１２およびドレイン領域１４と、半導体基板１０上にゲート絶縁膜１６を介して配置されたゲート電極１８と、ゲート電極１８における線幅方向両側に配置されたサイドウォールスペーサＳＷ，ＳＷとを有している。また、電界効果トランジスタ３０は、Ｐ型ウェル５に形成されたソース領域２２およびドレイン領域２４と、半導体基板１０上にゲート絶縁膜２６を介して配置されたゲート電極２８と、ゲート電極２８における線幅方向両側に配置されたサイドウォールスペーサＳＷ，ＳＷとを有している。

多層配線部６０は、複数の層間絶縁膜と、これら層間絶縁膜の各々に設けられた線幅４５ｎｍ程度以下の配線と、層間絶縁膜の各々に設けられて該層間絶縁膜に設けられている所定の配線に一端が接続された接続ビア（コンタクトプラグ）とを有しており、各配線および各接続ビアは所定のパターンで接続されて集積回路を形成している。最も下の層間絶縁膜である第１層間絶縁膜には、電界効果トランジスタ２０，３０に接続された第１層接続ビアと第１層配線とが形成されており、第１層間絶縁膜上に設けられている第２層間絶縁膜には、第２層接続ビアと第２層配線とが形成されている。また、第（ｎ−１）層間絶縁膜には、第（ｎ−１）層接続ビアと第（ｎ−１）層配線とが形成されており、最も上の層間絶縁膜である第ｎ層間絶縁膜には、第ｎ層接続ビアと第ｎ層配線とが形成されている。上記の「ｎ」は４以上の整数を表すが、「ｎ」を２または３として多層配線部を構成することも可能である。

図１においては、各層間絶縁膜に形成されている配線および接続ビアのうち、最も下の層間絶縁膜３５に形成されている４つの第１層接続ビア３２ａ〜３２ｄと４つの第１層配線３３ａ〜３３ｄ、上から２番目の第（ｎ−１）層間絶縁膜４５に形成されている１つの第（ｎ−１）層接続ビア４２ａと２つの第（ｎ−１）層配線４３ａ，４３ｂ、および、最も上の層間絶縁膜５０に形成されている１つの第ｎ層接続ビア４７ａと２つの第ｎ層配線４８ａ，４８ｂが現れている。下から２番の第２層間絶縁膜４０に形成されている第２層接続ビアおよび第２層配線は、図１には現れていない。

個々の層間絶縁膜に形成されている配線および接続ビアはデュアルダマシン構造を有しており、同じ層間絶縁膜に形成されて互いに接続されている配線および接続ビアは、それぞれ、１つの導電性材料層の一領域からなっている。ただし、図１においては配線と接続ビアとを区別し易くするために、両者の間に境界線を描いていると共に両者に互いに別個のハッチングを付してある。

なお、各配線および接続ビアは、例えば銅やアルミニウム等の導電性材料によって形成されている。また、各層間絶縁膜上には例えばシリコン窒化物やシリコン炭窒化物等によって形成されたライナー膜が設けられているが、図１においてはその図示を省略している。そして、接続ビアと層間絶縁膜との間、および配線と層間絶縁膜との間にはそれぞれバリアメタル層が介在しているが、図１においてはその図示を省略している。

図２は、図１に示した第ｎ層接続ビア４７ａと第ｎ層配線４８ａとの配置を概略的に示す平面図である。同図に示すように、第ｎ層接続ビア４７ａは、平面視上、第ｎ層配線４８ａの長手軸ＡＬ₁を対称軸とする形状、具体的には正方形を呈し、該第ｎ層接続ビア４７ａは第ｎ層配線４８ａにおける一領域と平面視上一致している。すなわち、第ｎ層接続ビア４７ａは第ｎ層配線４８ａの真下に形成されており、該第ｎ層接続ビア４７ａの幅（長手軸ＡＬ₁と平面視上直交する方向の幅を意味する。）は、第ｎ層配線４８ａの線幅と実質的に同じ広さになっている。また、第ｎ層接続ビア４７ａは、該第ｎ層接続ビア４７ａにより第ｎ層配線４８ａに接続される第（ｎ−１）層配線（下層配線；図示せず。）とのアライメントを図りつつ形成されたものであり、第ｎ層接続ビア４７ａと上記の第（ｎ−１）層配線（下層配線）との接触面積は広い。これら第ｎ層接続ビア４７ａと第ｎ層配線４８ａ、第（ｎ−１）層配線との関係は、多層配線部６０における各層間絶縁膜での接続ビアと該接続ビアにより接続されている各配線（上層配線および下層配線）とにおいても同様に成り立っている。

以上説明した構造を有する半導体装置７０は、４５ｎｍ世代の半導体装置でありながら、上層配線の真下に接続ビアが形成されていると共に接続ビアと下層配線との接触面積が広いものであるので、接続ビアと下層配線との接触面積が狭いことに起因するエレクトロマイグレーション耐性の低下やストレスマイグレーション耐性の低下が防止される。また、上層配線間のスペースが狭くなり過ぎることに起因する経時絶縁破壊（ＴＤＤＢ）耐性の低下や上層配線同士の短絡が防止される。これらの結果として、半導体装置７０では信頼性が高いものを得易い。このような技術的効果を奏する半導体装置７０は、例えば、下記実施の形態２で説明するこの発明の半導体装置の製造方法により得ることができる。

実施の形態２．
この発明の半導体装置の製造方法は、前述したように、半導体基板と、該半導体基板に形成された回路素子と、該回路素子を覆うようにして半導体基板上に形成された多層配線部とを有し、多層配線部は、複数の層間絶縁膜と、該複数の層間絶縁膜それぞれに設けられた配線および接続ビアとを有する半導体装置の製造方法である。そして、該製造方法は、ハードマスク形成工程と、レジストマスク形成工程と、ビアホール形成工程と、トレンチ形成工程と、配線形成工程とを含んでいる。以下、図１に示した半導体装置７０における第ｎ層間絶縁膜５０、第ｎ層接続ビア４７ａ、および第ｎ層配線４８ａ，４８ｂを形成する場合を例にとり、図１で用いた参照符号を適宜引用して工程毎に詳述する。

（ハードマスク形成工程）
ハードマスク形成工程では、層間絶縁膜の元となる電気絶縁膜上に、該電気絶縁膜を元にして形成される層間絶縁膜での配線の配置パターンに対応したパターンの下に第１開口部が形成されたハードマスクを形成する。

上記の層間絶縁膜は、多層配線部を構成するいずれの層間絶縁膜であってもよく、該層間絶縁膜は所望の有機材料または所望の無機材料によって形成される。したがって、層間絶縁膜の元となる上記の電気絶縁膜もまた所望の有機材料または所望の無機材料によって形成される。また、この電気絶縁膜上に形成されるハードマスクは、例えば、当該電気絶縁膜とのエッチング選択比が高い無機材料（シリコン酸化物等）によってハードコート層を形成した後、このハードコート層を所定形状のエッチングマスクを用いたエッチングによりパターニングして所定箇所に第１開口部を形成することで得られる。

図３は、上記のハードマスクの一例を概略的に示す断面図である。同図に示すハードマスク１００は、図１に示した第ｎ層間絶縁膜５０の元となる電気絶縁膜５０Ａ上に形成されたものであり、第ｎ層間絶縁膜５０での配線（第ｎ層配線）の配置パターンに対応したパターンの下に所定数の第１開口部が形成されている。図３においては、ハードマスク１００に形成されている第１開口部のうち、図１に示した第ｎ層配線４８ａに対応する第１開口部ＯＰ₁と、図１に示した第ｎ層配線４８ｂに対応する第１開口部ＯＰ₂とが現れている。なお、電気絶縁膜５０Ａの下には第（ｎ−１）層間絶縁膜４５が形成されており、この第（ｎ−１）層間絶縁膜４５には第（ｎ−１）層配線および第（ｎ−１）層接続ビアが形成されている。図３においては、図１に示した第（ｎ−１）層接続ビア４２ａと第（ｎ−１）層配線４３ａとが現れている。

（レジストマスク形成工程）
レジストマスク形成工程では、ハードマスクを覆うようにして、該ハードマスクに形成されている第１開口部と平面視上交差する第２開口部が層間絶縁膜での接続ビアの配置パターンに対応したパターンの下に形成されたレジストマスクを形成する。このレジストマスクは、例えば、上記の第１開口部を埋めるようにしてハードマスク上にレジスト（フォトレジストやＸ線レジスト等）層を形成した後、このレジスト層に所定形状の露光マスクを用いた選択的な露光処理および現像処理を順次施して所定箇所に第２開口部を形成することで得られる。このとき、第２開口部は、上述の電気絶縁膜の下地となっている層に設けられている配線（下層配線に相当する。）にアライメントさせて、すなわち第２開口部における平面視上の中心点が下層配線における長手軸上の所定の箇所と平面視上重なるようにして、形成する。

なお、第２開口部の形成に使用する露光マスクは、例えば、接続ビアの水平断面形状を上記第２開口部の平面形状と一致させて半導体装置の構造設計を行い、これにより得た構造設計データに基づいて露光マスクデータを作成した後、該露光マスクデータに基づいて作製される。あるいは、後述の実施の形態３で説明するように、半導体装置の構造設計段階では接続ビアの水平断面形状を正方形とし、構造設計データに基づいて露光マスクデータを作成する際に接続ビアの水平断面形状を上記第２開口部の平面形状と一致させ、これにより得た露光マスクデータに基づいて作製される。

図４−１は、上記のレジストマスクの一例を概略的に示す断面図である。同図に示すレジストマスク１０５は図３に示したハードマスク１００を覆うようにして形成されており、該レジストマスク１０５には、第ｎ層間絶縁膜での第ｎ層接続ビアの配置パターンに対応したパターンの下に所定数の第２開口部が設けられている。個々の第２開口部は、ハードマスク１００に形成されている所定の第１開口部と平面視上交差する。すなわち、個々の第２開口部は、対応する第１開口部の長手軸と平面視上交差する長手軸を有している。図４−１においては１つの第２開口部ＯＰ₅が現れており、この第２開口部ＯＰ₅はハードマスク１００に形成されている第１開口部ＯＰ₁と平面視上交差している。

図４−２は、上述したレジストマスクとハードマスクとの配置を概略的に示す平面図である。同図に示すように、レジストマスク１０５に形成されている第２開口部ＯＰ₅の長手軸ＡＬ₃は、ハードマスク１００に形成されている第１開口部ＯＰ₁の長手軸ＡＬ₅と平面視上交差する。図示の例では、これら２つの長手軸ＡＬ₃，ＡＬ₅が平面視上直交している。第２開口部ＯＰ₅の平面形状は矩形であるが、該第２開口部ＯＰ₅は前述のように下層配線にアライメントされたものであるので第１開口部ＯＰ₁とのアライメント精度はそれほど高くなく、長手軸ＡＬ₅を対称軸する線対称形状にはなっていない。しかしながら、第２開口部ＯＰ₅は第１開口部ＯＰ₁と完全に交差している。これら第２開口部ＯＰ₅と第１開口部ＯＰ₁との平面視上の交差部が、接続ビアの形成領域に対応する。

（ビアホール形成工程）
ビアホール形成工程では、上述したハードマスクおよびレジストマスクの各々をエッチングマスクとして用いて電気絶縁膜（ハードマスクが形成されている電気絶縁膜）をエッチングして、該電気絶縁膜にビアホールを形成する。このときのエッチングとしては、例えばドライエッチングを適用することができる。

図５は、上述のビアホールの一例を概略的に示す断面図である。同図に示すビアホールＶＨは、図３に示したハードマスク１００および図４−１に示したレジストマスク１０５の各々をエッチングマスクとして用いて形成されたものであり、電気絶縁膜５０Ａ（図４−１参照）を平面視したときに第１開口部ＯＰ₁と第２開口部ＯＰ₅との交差部に位置する領域に形成されている。したがって、このビアホールＶＨでは、第１開口部ＯＰ₁の長手軸ＡＬ₅（図４−１参照）と平面視上直交する方向の幅の値が第１開口部ＯＰ₁の線幅の値と実質的に同じになっており、該ビアホールＶＨは第１開口部ＯＰ₁の真下に形成されている。ビアホールＶＨの底には、第（ｎ−１）層配線４３ａの上面が露出している。なお、ビアホールＶＨが形成された電気絶縁膜を、以下、「電気絶縁膜５０Ｂ」といい、図５においても参照符号「５０Ｂ」で示している。

（トレンチ形成工程）
トレンチ形成工程では、上述のレジストマスクを除去した後にハードマスクをエッチングマスクとして用いて電気絶縁膜をエッチングして、該電気絶縁膜に配線形成用のトレンチを形成する。このときのエッチングとしては、例えばドライエッチングを適用することができる。

図６は、上述のトレンチの一例を概略的に示す断面図である。同図に示すトレンチＴ₁は、図３に示したハードマスク１００に形成されている第１開口部ＯＰ₁に対応して電気絶縁膜５０Ｂ（図５参照）に形成されたものであり、トレンチＴ₂は、ハードマスク１００に形成されている第１開口部ＯＰ₂に対応して電気絶縁膜５０Ｂ（図５参照）に形成されたものである。なお、ビアホールＶＨが既に形成されている箇所では、該ビアホールＶＨの上部がトレンチＴ₁の一領域として機能する。電気絶縁膜５０ＢにトレンチＴ₁，Ｔ₂まで形成することにより、該電気絶縁膜５０Ｂが図１に示した第ｎ層間絶縁膜５０になる。

（配線形成工程）
配線形成工程では、上述したビアホールおよびトレンチの各々を導電性材料で埋めて接続ビアおよび配線の各々を得る。上記の導電性材料としては、例えば銅やアルミニウム等を用いることができる。

ビアホールおよびトレンチの各々を銅で埋める場合には、例えば、ビアホールの壁面およびトレンチの壁面をそれぞれ覆うようにしてバリアメタル層を形成し、その上に薄い銅層をスパッタリング法により形成した後、この銅層を電極として用いた電界メッキによりビアホール内およびトレンチ内にそれぞれ銅を堆積させる。また、ビアホールおよびトレンチの各々をアルミニウムで埋める場合には、例えば、ビアホールの壁面およびトレンチの壁面をそれぞれ覆うようにしてバリアメタル層を形成し、その上に低温環境下（例えば室温下）で薄いアルミニウム層をスパッタリング法により形成した後、高温環境下（アルミニウムがリフローを起こす温度環境下）でスパッタリング法により再びビアホール内およびトレンチ内にそれぞれアルミニウムを堆積させる。余剰の導電性材料、すなわち、電気絶縁膜の上面上に堆積した導電性材料やビアホールおよびトレンチから溢れた導電性材料は、例えば化学的機械研磨（ＣＭＰ）により除去する。

図７は、上述した接続ビアおよび配線の一例を概略的に示す断面図である。同図に示すように、図６に示したビアホールＶＨおよびトレンチＴ₁，Ｔ₂がそれぞれ導電性材料で埋められて、ビアホールＶＨ内には第ｎ層接続ビア４７ａが形成され、トレンチＴ₁内には第ｎ層配線４８ａが形成され、トレンチＴ₂内には第ｎ層配線４８ｂが形成されている。第ｎ層接続ビア４７ａと第ｎ層配線４８ａとはデュアルダマシン構造を形成しており、それぞれが同一の導電性材料層の一領域からなっている。ただし、図７においては、第ｎ層接続ビア４７ａと第ｎ層配線４８ａとを区別し易くするために、両者の間に境界線を描いていると共に両者に互いに別個のハッチングを付してある。

既に説明したように、ビアホールＶＨは、ハードマスク１００に形成されている第１開口部ＯＰ₁とレジストマスク１０５に形成されている第２開口部ＯＰ₅（図５参照）との平面視上の交差部に形成される。トレンチＴ₁（図６参照）と下層配線との間にアライメントずれが生じていたとしても、第１開口部ＯＰ₁第２開口部ＯＰ₅とが平面視上交差していさえすれば、これら第１開口部ＯＰ₁と第２開口部ＯＰ₅との平面視上の交際部に必ずビアホールＶＨが形成され、結果として、該第ｎ層配線４８ａの真下に第ｎ層接続ビア４７ａが形成される。第ｎ層接続ビア４７ａでは、第１開口部ＯＰ₁の長手軸ＡＬ₅（図４−１参照）と平面視上直交する方向の幅の値が第１開口部ＯＰ₁の線幅の値と実質的に同じになっている。また、第２開口部ＯＰ₅を下層配線にアライメントしたので、第ｎ層接続ビア４７ａと下層配線との接触面積を容易に広くすることができる。

このようにして配線形成工程まで行うことにより、図１に示した多層配線部６０における１つの層間絶縁膜と、該層間絶縁膜に設けられる接続ビアおよび配線とを形成することができる。下層配線との接触面積が広い接続ビアが上層配線の真下に形成されることから、接続ビアと下層配線との接触面積が狭いことに起因するエレクトロマイグレーション耐性の低下やストレスマイグレーション耐性の低下を防止することが容易になると共に、上層配線間のスペースが狭くなり過ぎることに起因する経時絶縁破壊（ＴＤＤＢ）耐性の低下や上層配線同士の短絡を防止することが容易なる。これらの結果として、信頼性が高い半導体装置を作製し易くなる。

目的とする半導体装置は、多層配線部を構成する一部または全ての層間絶縁膜ならびに該層間絶縁膜に設けられる接続ビアおよび配線を上述のようにして形成する以外は、常法により得ることができる。なお、この発明の半導体装置の製造方法は、４５ｎｍ世代の半導体装置を製造するためだけに適用されるものではなく、他の世代の半導体装置を製造する際にも適用することができる。

実施の形態３．
上述したレジストマスク形成工程でレジストマスクの形成に使用する露光マスクは、例えば、この発明の露光マスクデータの作成方法により得た露光マスクデータに基づいて作製することができる。露光マスクデータの作成は、例えば所定の機能を付与したコンピュータ上で行うことができる。

図８は、この発明の露光マスクデータの作成方法に基づいて露光マスクデータを作成することができるコンピュータの一例を概略的に示す機能ブロック図である。同図に示すコンピュータ２００は、半導体装置の構造設計データやデータ処理用のアプリケーションソフト等が格納されている記憶部１５０と、記憶部１５０に格納されているデータを用いて種々の処理を行う演算処理部１８０と、演算処理部１８０に該演算処理部１８０での処理内容等を指定するデータを入力する入力装置１９０と、演算処理部１８０で行ったデータ処理の結果等を表示する表示装置１９３と、演算処理部１８０で行ったデータ処理の結果等を出力する出力装置１９５とを備えている。

また、上記の演算処理部１８０には、記憶部１５０に格納されている構造設計データから接続ビアの座標データを層間絶縁膜毎に抽出するビアデータ抽出部１６０と、上記の構造設計データから配線の座標データを層間絶縁膜毎に抽出する配線データ抽出部１６５と、上記の構造設計データでの接続ビアの座標データを露光マスクでの開口部（前述した第２開口部）の座標データに変換するビアデータ変換部１７０と、ビアデータ変換部１７０で得た開口部（第２開口部）の座標データに基づいて露光マスクデータを作成するマスクデータ作成部１７５とが含まれている。

この発明の露光マスクデータの作成方法では、上述のようなコンピュータ２００により、ビアデータ抽出ステップとオーバーサイズステップとこの順番で行う。ビアデータ抽出ステップでは、記憶部１５０に格納されている構造設計データから接続ビアの座標データを抽出する。該ビアデータ抽出ステップは、ビアデータ抽出部１６０により層間絶縁膜毎に行われる。構造設計データでの接続ビアの水平断面形状は正方形とすることができる。

また、オーバーサイズステップでは、ビアデータ抽出ステップで抽出した接続ビアの座標データを座標変換して、接続ビアを該接続ビアの上端に接続される配線（上層配線）の長手軸方向と平面視上直交する方向に拡張することで得られる仮想接続ビアに対応した座標データを求める。このオーバーサイズステップは、ビアデータ変換部１７０により層間絶縁膜毎に行われる。このとき、配線の長手軸方向を判断するために、記憶部１５０に格納されている構造設計データから配線データ抽出部１６５によって配線の座標データが層間絶縁膜毎に抽出されて、ビアデータ変換部１７０に送られる。仮想接続ビアの大きさをどの程度にするかは、半導体装置において許容される波線間スペースの大きさを考慮して、コンピュータ２００の操作者が入力装置１９０により適宜指定する。このオーバーサイズステップは、例えば以下に説明する第１サブステップ、第２サブステップ、および第３サブステップの３つのサブステップに分けて行うことができる。

図９は、上記の第１サブステップ、第２サブステップ、および第３サブステップそれぞれのデータ処理を概略的に示す概念図である。同図に示すように、第１サブステップＳＳ₁では、接続ビアＶ₁の座標データを座標変換して、接続ビアＶ₁を上層配線ＷＬ₁の長手軸方向と平面視上直交する方向および上記の長手軸方向にそれぞれ拡張することで得られる第１仮想接続ビアＶＶ₁に対応した座標データを求める。また、第２サブステップＳＳ₂では、上層配線ＷＬ₁と第１仮想接続ビアＶＶ₁とが重なる領域Ｒ₁の座標データを求める。そして、第３サブステップＳＳ₃では、第２サブステップで求めた座標データを座標変換して、領域Ｒ₁を該領域Ｒ₁の中心点を基準にして９０°回転させることで得られる第２仮想接続ビアＶＶ₂に対応した座標データを求める。この第２仮想接続ビアＶＶ₂に対応した座標データがそのまま、露光マスクでの接続ビアの座標データ（第２開口部の座標データ）となる。

この後、オーバーサイズステップで得た座標データ（第２開口部の座標データ）を用いてマスクデータ作成部１７５（図８参照）において露光マスクデータを作成することにより、目的とする露光マスクデータが得られる。この露光マスクデータは記憶部１５０に格納され、必要時に出力装置１９５（図８参照）に出力される。

なお、１つの層間絶縁膜には複数の配線が形成されるわけであるが、これら複数の配線それぞれでの長手軸の方向は、互いに直交する２つの方向のいずれか一方、もしくは、これら２つの方向と４５°の角度で交わる方向である。１つの層間絶縁膜に形成される各配線は、その長手軸の方向により、２〜３種類に分類される。１つの層間絶縁膜に形成される各接続ビアの水平断面の形状および大きさは、通常、揃っているので、構造設計データでの１つの接続ビアについて上述のオーバーサイズステップで得た座標データは、該座標データを所定の角度回転させることにより、同じ層間絶縁膜に形成される他の接続ビアを形成するための座標データ（露光マスクでの第２開口部の座標データ）としても用いることができる。

実施の形態４．
実施の形態３で説明した露光マスクデータの作成方法では、構造設計データでの接続ビアを上層配線の長手軸方向と平面視上直交する方向にのみ拡張することで得られる仮想接続ビア（第２仮想接続ビア）に対応した座標データをオーバーサイズステップで求めたが、この発明の露光マスクデータの作成方法では、構造設計データでの接続ビアを複数方向に拡張させることで得られる仮想接続ビアに対応した座標データをオーバーサイズステップで求めることもできる。このときのオーバーサイズステップは、実施の形態３で説明したオーバーサイズステップと同様に、第１サブステップ、第２サブステップ、および第３サブステップの３つのサブステップに分けて行うことができる。

図１０は、上記の第１サブステップ、第２サブステップ、および第３サブステップそれぞれのデータ処理を概略的に示す概念図である。同図に示すように、第１サブステップＳＳ₁₁では、構造設計データから抽出した接続ビアＶ₁の座標データを座標変換して、接続ビアＶ₁を上層配線ＷＬ₁の長手軸方向と直交する方向および前記長手軸方向にそれぞれ拡張することで得られる第１仮想接続ビアＶＶ₁₁に対応した座標データを求める。また、第２サブステップＳＳ₁₂では、第１仮想接続ビアＶＶ₁₁のうちで上層配線ＷＬ₁と平面視上重ならない領域Ｒ₁₁，Ｒ₁₂の座標データを求める。これらの領域Ｒ₁₁，Ｒ₁₂は、上層配線ＷＬ₁の線幅方向側方に生じる。そして、第３サブステップＳＳ₁₃では、領域Ｒ₁₁，Ｒ₁₂と接続ビアＶ₁とを合成することで得られる第２仮想接続ビアＶＶ₁₂に対応した座標データを求める。第２仮想接続ビアＶＶ₁₂は、平面視上、ハンマーヘッド状あるはローマ字のＨ状を呈する。この第２仮想接続ビアＶＶ₁₂₂に対応した座標データがそのまま、露光マスクでの接続ビアの座標データ（第２開口部の座標データ）となる。

この後、オーバーサイズステップで得た座標データ（第２開口部の座標データ）を用いてマスクデータ作成部１７５（図８参照）において露光マスクデータを作成することにより、目的とする露光マスクデータが得られる。この露光マスクデータは記憶部１５０に格納され、必要時に出力装置１９５（図８参照）に出力される。露光マスクでの接続ビアの座標データ（第２開口部の座標データ）をこのようにして作成すると、レジスト層に第２開口部を形成してレジストマスクを得る際の解像度のマージン（余裕）が向上するものと期待される。

以上、この発明の半導体装置、半導体装置の製造方法、および露光マスクデータの作成方法それぞれの実施の形態について説明したが、前述のようにこの発明は上述した実施の形態に限定されるものではなく、種々の変形、修飾、組合せ等が可能である。

この発明の半導体装置の一例を概略的に示す断面図である。 図１に示した第ｎ層接続ビアと第ｎ層配線との配置を概略的に示す平面図である。 この発明の半導体装置の製造方法におけるハードマスク形成工程で形成されるハードマスクの一例を概略的に示す断面図である。 この発明の半導体装置の製造方法におけるレジストマスク形成工程で形成されるレジストマスクの一例を概略的に示す断面図である。 この発明の半導体装置の製造方法におけるレジストマスク形成工程で形成されるレジストマスクとハードマスク形成工程で形成されるハードマスクとの配置を概略的に示す平面図である。 この発明の半導体装置の製造方法におけるビアホール形成工程で形成されるビアホールの一例を概略的に示す断面図である。 この発明の半導体装置の製造方法におけるトレンチ形成工程で形成されるトレンチの一例を概略的に示す断面図である。 この発明の半導体装置の製造方法における配線形成工程で形成される接続ビアおよび配線それぞれの一例を概略的に示す断面図である。 この発明の露光マスクデータの作成方法に基づいて露光マスクデータを作成することができるコンピュータの一例を概略的に示す機能ブロック図である。 この発明の露光マスクデータの作成方法におけるオーバーサイズステップで行われる第１サブステップ、第２サブステップ、および第３サブステップそれぞれでのデータ処理の一例を概略的に示す概念図である。 この発明の露光マスクデータの作成方法におけるオーバーサイズステップで行われる第１サブステップ、第２サブステップ、および第３サブステップそれぞれでのデータ処理の他の例を概略的に示す概念図である。

符号の説明

１０ 半導体基板
２０，３０ 回路素子
３２ａ〜３２ｄ 第１層接続ビア
３３ａ〜３３ｄ 第１層配線
３５ 第１層間絶縁膜
４０ 第２層間絶縁膜
４２ａ 第（ｎ−１）層接続ビア
４３ａ，４３ｂ 第（ｎ−１）層配線
４５ 第（ｎ−１）層間絶縁膜
４７ａ 第ｎ層接続ビア
４８ｂ 第ｎ層配線
５０ 第ｎ層間絶縁膜
６０ 多層配線部
７０ 半導体装置
１００ ハードマスク
１０５ レジストマスク
ＯＰ₁，ＯＰ₂ 第１開口部
ＯＰ₅ 第２開口部
ＡＬ₁ 配線の長手軸
ＶＨ ビアホール
Ｔ₁，Ｔ₂ 配線形成用のトレンチ
Ｖ₁ 接続ビア
ＷＬ₁ 上層配線
ＶＶ₁，ＶＶ₁₁ 第１仮想接続ビア
ＶＶ₂，ＶＶ₁₂ 第２仮想接続ビア

Claims (5)

1. 半導体基板と、該半導体基板に形成された回路素子と、該回路素子を覆うようにして前記半導体基板上に形成された多層配線部とを有し、前記多層配線部は、複数の層間絶縁膜と、該複数の層間絶縁膜それぞれに設けられた配線および接続ビアとを有する半導体装置の製造方法であって、
   層間絶縁膜の元となる電気絶縁膜上に、該電気絶縁膜を元にして形成される層間絶縁膜での配線の配置パターンに対応したパターンの下に第１開口部が形成されたハードマスクを形成するハードマスク形成工程と、
   前記ハードマスクを覆うようにして、前記第１開口部と平面視上交差する第２開口部が前記層間絶縁膜での接続ビアの配置パターンに対応したパターンの下に形成されたレジストマスクを形成するレジストマスク形成工程と、
   前記ハードマスクおよび前記レジストマスクの各々をエッチングマスクとして用いて前記電気絶縁膜をエッチングして、該電気絶縁膜にビアホールを形成するビアホール形成工程と、
   前記レジストマスクを除去した後に前記ハードマスクをエッチングマスクとして用いて前記電気絶縁膜をエッチングして、該電気絶縁膜に配線形成用のトレンチを形成するトレンチ形成工程と、
   前記ビアホールおよび前記トレンチの各々を導電性材料で埋めて前記接続ビアおよび前記配線をそれぞれ得る配線形成工程と、
   を含むことを特徴とする半導体装置の製造方法。
2. 半導体基板と、該半導体基板に形成された回路素子と、該回路素子を覆うようにして前記半導体基板上に形成された多層配線部とを備え、前記多層配線部は、複数の層間絶縁膜と、該複数の層間絶縁膜それぞれに形成された配線および接続ビアとを有し、前記配線には線幅が４５ｎｍ以下のものが含まれている半導体装置であって、
   前記複数の層間絶縁膜の少なくとも１つに形成された配線および接続ビアは、デュアルダマシン構造を有しており、
   前記デュアルダマシン構造を形成している接続ビアは、平面視上、当該デュアルダマシン構造を形成している配線の長手軸を対称軸とした形状を呈することを特徴とする半導体装置。
3. 半導体基板と、該半導体基板に形成された回路素子と、該回路素子を覆うようにして前記半導体基板上に形成された多層配線部とを備え、前記多層配線部は、複数の層間絶縁膜と、該複数の層間絶縁膜それぞれに形成された配線および接続ビアとを有し、前記配線には線幅が４５ｎｍ以下のものが含まれている半導体装置の製造に使用する露光マスクのデータ作成方法であって、
   前記半導体装置の構造設計データから接続ビアの座標データを抽出するビアデータ抽出ステップと、
   前記ビアデータ抽出ステップで抽出した接続ビアの座標データを座標変換して、前記接続ビアを該接続ビアの上端に接続される配線の長手軸方向と平面視上直交する方向に拡張することで得られる仮想接続ビアに対応した座標データを求めるオーバーサイズステップと、
   を含むことを特徴とする露光マスクデータの作成方法。
4. 前記オーバーサイズステップは、
   前記接続ビアの座標データを座標変換して、前記接続ビアを前記長手軸方向と平面視上直交する方向および前記長手軸方向にそれぞれ拡張することで得られる第１仮想接続ビアに対応した座標データを求める第１サブステップと、
   前記接続ビアの上端に接続される配線と前記第１仮想接続ビアとが重なる領域の座標データを求める第２サブステップと、
   前記第２サブステップで求めた座標データを座標変換して、前記領域を該領域の中心点を基準にして９０°回転させることで得られる第２仮想接続ビアに対応した座標データを求める第３ステップと、
   を含むことを特徴とする請求項３に記載の露光マスクデータの作成方法。
5. 前記オーバーサイズステップは、
   前記接続ビアの座標データを座標変換して、前記接続ビアを前記長手軸方向と直交する方向および前記長手軸方向にそれぞれ拡張することで得られる第１仮想接続ビアに対応した座標データを求める第１サブステップと、
   前記第１仮想接続ビアのうちで前記接続ビアの上端に接続される配線と平面視上重ならない領域の座標データを求める第２サブステップと、
   前記領域と前記接続ビアとを合成することで得られる第２仮想接続ビアに対応した座標データを求める第３ステップと、
   を含むことを特徴とする請求項３に記載の露光マスクデータの作成方法。
   
   

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