TWI844958B - 半導體裝置及其製造方法 - Google Patents

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Abstract

在一種製造半導體裝置的方法中，形成第一導電圖案及第二導電圖案在第一層間介電層中，其中第二導電圖案位於第一導電圖案上，以及其中第一層間介電層設置在基板上。第二導電圖案接觸第一導電圖案。移除部分的第二導電圖案以形成空間在第一層間介電層中，使得部分的第一導電圖案暴露出來。用介電材料填充空間。形成第三導電圖案在第二導電圖案的剩餘部分上、將第二導電圖案的剩餘部分圖案化為蝕刻遮罩以形成介層窗接觸件，其中介層窗接觸件連接第一導電圖案與第三導電圖案。

Description

半導體裝置及其製造方法
本揭示案實施例是有關於半導體裝置及其製造方法，尤其是半導體裝置中的介層窗接觸件與設置在介層窗接觸件上的金屬導線圖案之間的連接及其製造方法。
半導體裝置(積體電路)包括多個佈線層，佈線層具有導線圖案及連接垂直相鄰的導線圖案的介層窗接觸件，以達成複雜的電路系統功能。在製造半導體裝置的過程中，形成介層窗接觸件及金屬導線的操作需要更好的覆蓋控制(overlay control)。鑲嵌製程，特別是雙鑲嵌製程，廣泛用於形成介層窗接觸件及金屬導線。然而，為了製造先進的半導體裝置，仍然需要進一步改善佈線層的製程。
根據本揭示案的一個實施例，一種製造半導體裝置的方法包含形成第一導電圖案及第二導電圖案在第一層間介電層中，其中第二導電圖案位於第一導電圖案上且接觸 第一導電圖案，以及其中第一層間介電層設置在基板上。製造半導體裝置的方法還包含形成第三導電圖案在第二導電圖案上，以及移除第二導電圖案中未被第三導電圖案覆蓋的部分以形成介層窗接觸件，其中介層窗接觸件連接第一導電圖案與第三導電圖案。
根據本揭示案的另一實施例，一種製造半導體裝置的方法包含形成第一下部導電圖案及第二下部導電圖案，其中第一下部導電圖案及第二下部導電圖案兩者延伸在一第一方向上。製造半導體裝置的方法還包含形成第一中間導電圖案在第一下部導電圖案上，及形成第二中間導電圖案在第二下部導電圖案上，其中第一下部導電圖案、第二下部導電圖案、第一中間導電圖案及第二中間導電圖案嵌埋在第一層間介電層中，且第一層間介電層設置在一基板上。製造半導體裝置的方法還包含移除第一中間導電圖案的一部分以形成空間在第一層間介電層中，使得第一下部導電圖案的一部分暴露出來。製造半導體裝置的方法還包含用介電材料填充前述空間、形成第一上部導電圖案在第二中間導電圖案上及第一下部導電層的前述部分上，其中第一上部導電圖案延伸在第二方向，第二方向與第一方向交叉。製造半導體裝置的方法還包含圖案化第二中間導電圖案以形成第一介層窗接觸件，其中第一介層窗接觸件連接第一上部導電圖案與第二下部導電圖案，其中在平面圖中第一介層窗接觸件形成在第一上部導電圖案與第二下部導電圖案的交叉點處。
根據本揭示案的又一實施例，一種半導體裝置包含設置在基板上的多個電晶體、設置在前述多個電晶體上的第一導線圖案、設置在前述第一導線圖案上的第二導線圖案、以及連接第一導線圖案與第二導線圖案的介層窗接觸件。第一導線圖案延伸在第一方向上。第二導線圖案延伸在第二方向上，其中第二方向與第一方向交叉。第一導線圖案與介層窗接觸件之間的接觸區域具有第一矩形形狀，第一矩形形狀具有數個長邊延伸在第一方向上。第二導線圖案與介層窗接觸件之間的接觸區域具有第二矩形形狀，第二矩形形狀具有數個長邊延伸在第二方向上。
10:基板
15:電晶體/場效電晶體(field effect transistor，FET)
15D:汲極
15G:閘極電極
15S:源極
20:下部結構
30:層間介電(interlayer dielectric，ILD)層
47:空間
48:溝槽
49:溝槽
50:第一層間介電(interlayer dielectric，ILD)層
50A:下層
50B:上層
52:第二層間介電(interlayer dielectric，ILD)層
54:第三層間介電(interlayer dielectric，ILD)層
60:第一導線圖案
60B:毯覆層
70:第一介層窗接觸件
70B:毯覆層
70L:第一導電圖案
72:硬遮罩圖案
72L:硬遮罩層
75:光阻圖案
75L:光阻層
80:第二導線圖案
80L:導電層
82:硬遮罩圖案
82L:硬遮罩層
84L:光阻層
Lx-1,Lx,Lx+1:佈線層
Mx-1,Mx,Mx+1:導線圖案
Vx-1,Vx,Vx+1:介層窗接觸件
X1-X1:剖線
X2-X2:剖線
Y1-Y1:剖線
Y2-Y2:剖線
X,Y,Z:方向
閱讀以下實施方法時搭配附圖以清楚理解本揭示案的觀點。應注意的是，根據業界的標準做法，各種特徵並未按照比例繪製。事實上，為了能清楚地討論，各種特徵的尺寸可能任意地放大或縮小。
第1圖根據本揭示案的一些實施例繪示半導體裝置的截面圖。
第2A圖、第2B圖、第2C圖、及第2D圖根據本揭示案的一些實施例繪示半導體裝置在其中一個製程階段之視圖。
第3A圖、第3B圖、及第3C圖根據本揭示案的一些實施例繪示半導體裝置在其中一個製程階段之視圖。第3D圖、 第3E圖、第3F圖、第3G圖、第3H圖以及第3I圖根據本揭示案的一些實施例繪示半導體裝置在其中一個製程階段之視圖。
第4A圖、第4B圖、第4C圖、及第4D圖顯示根據本揭示案的實施例的半導體裝置的連續製造操作的各種階段之視圖。
第5A圖、第5B圖、第5C圖、及第5D圖根據本揭示案的一些實施例繪示半導體裝置在其中一個製程階段之視圖。
第6A圖、第6B圖、第6C圖、及第6D圖根據本揭示案的一些實施例繪示半導體裝置在其中一個製程階段之視圖。
第7A圖、第7B圖、第7C圖、及第7D圖根據本揭示案的一些實施例繪示半導體裝置在其中一個製程階段之視圖。
第8A圖、第8B圖、第8C圖、及第8D圖根據本揭示案的一些實施例繪示半導體裝置在其中一個製程階段之視圖。
第9A圖、第9B圖、第9C圖、及第9D圖根據本揭示案的一些實施例繪示半導體裝置在其中一個製程階段之視圖。
第10A圖、第10B圖、第10C圖、及第10D圖根據本揭示案的一些實施例繪示半導體裝置在其中一個製程階段之視圖。
第11A圖、第11B圖、第11C圖、及第11D圖根據本揭示案的一些實施例繪示半導體裝置在其中一個製程階段之視圖。
第12A圖、第12B圖、第12C圖、及第12D圖根據本揭示案的一些實施例繪示半導體裝置在其中一個製程階段之視圖。
第13A圖、第13B圖、第13C圖、及第13D圖根據本揭示案的一些實施例繪示半導體裝置在其中一個製程階段之視圖。
第14A圖、第14B圖、第14C圖、及第14D圖根據本揭示案的一些實施例繪示半導體裝置在其中一個製程階段之視圖。
第15A圖、第15B圖、第15C圖、及第15D圖根據本揭示案的一些實施例繪示半導體裝置在其中一個製程階段之視圖。
第16A圖、第16B圖、第16C圖、第16D圖、及第16E圖根據本揭示案的一些實施例繪示半導體裝置在其中一個製程階段之視圖。
第17A圖、第17B圖、及第17C圖根據本揭示案的一些實施例繪示半導體裝置在其中一個製程階段之視圖。
第18A圖、第18B圖、第18C圖、及第18D圖根據本揭示案的一些實施例繪示半導體裝置在其中一個製程階段之視圖。
第19A圖、第19B圖、及第19C圖根據本揭示案的一些 實施例繪示半導體裝置在其中一個製程階段之視圖。
第20A圖、第20B圖、及第20C圖根據本揭示案的一些實施例繪示半導體裝置在其中一個製程階段之視圖。
第21A圖、第21B圖、及第21C圖根據本揭示案的一些實施例繪示半導體裝置在其中一個製程階段之視圖。
第22A圖、第22B圖、及第22C圖根據本揭示案的一些實施例繪示半導體裝置在其中一個製程階段之視圖。
以下的揭示內容提供許多不同的實施例或範例，以展示本揭示案的不同特徵。以下將揭示本揭示案各部件及其排列方式之特定範例，用以簡化本揭示案敘述。當然，這些特定範例並非用於限定本揭示案。例如，若是本揭示案以下的揭示內容敘述了將形成第一結構於第二結構之上或上方，即表示其包括了所形成之第一及第二結構是直接接觸的實施例，亦包括了尚可將附加的結構形成於上述第一及第二結構之間，則第一及第二結構為未直接接觸的實施例。各種特徵可出於簡單及清楚之目的以不同的比例任意繪製，並可省略一些層/特徵。
再者，為了方便描述圖式中一元件或特徵部件與另一(些)元件或特徵部件的關係，可使用空間相關用語，例如「在...之下」、「下方」、「下部」、「上方」、「上部」及例如此類用語。除了圖式所繪示之方位外，空間相關用語亦涵蓋使用或操作中之裝置的不同方位。當裝置被 轉向不同方位時(例如，旋轉90度或者其他方位)，則其中所使用的空間相關形容詞亦將依轉向後的方位來解釋。此外，術語「由...製成」可指「包含」或「由...組成」。此外，在以下製程中，在所述操作中/之間可能存在一或多個額外操作，且操作次序可改變。文中所述之數值、範圍、尺度、材料、製程、組態、及/或配置僅為範例而非限制，除非另有說明，否則其他數值、範圍、尺度、材料、製程、組態、及/或配置可在本揭示案的範疇內。
在後段(back-end-of-line，BEOL)製程中，可採用雙鑲嵌製程來形成金屬佈線層；具體而言，在雙鑲嵌製程中，先形成溝槽及孔洞，其中溝槽用於形成金屬線(導電導線圖案)的溝槽及孔洞用於形成介層窗接觸件，接著將導電材料同時填入溝槽及孔。在雙鑲嵌製程中，介層窗接觸件及設置在介層窗接觸件上的金屬導線圖案(即，金屬導線在介層窗接觸件上)是同時形成的。隨著溝槽及/或孔洞的臨界尺度(critical dimension，CD)逐漸縮小，將導電材料填入非常狹窄的溝槽及孔洞的操作變得更加困難。此外，在雙鑲嵌製程中，介層窗接觸件與金屬導線(形成於介層窗接觸件上)之間的覆蓋誤差(overlay error)可導致高電阻或短路。介層窗接觸件的覆蓋誤差亦可導致同一層的金屬導線之間的距離變小，因而增加短路的風險。此外，當介層窗接觸件的覆蓋誤差和孔洞的過渡蝕刻同時發生時，可能導致跨層連通，從而造成短路。
在本揭示案中，提供一種藉由使用金屬蝕刻製程形 成金屬導線圖案及介層窗接觸件的新穎製程，此新穎製程可減少因覆蓋誤差引起的各種影響。具體而言，本實施例提供一種介層窗接觸件與設置在介層窗接觸件上的金屬導線圖案之間的自對準製程。更具體而言，蝕刻製程可形成介層窗接觸件以及形成金屬導線圖案在介層窗接觸件上。
第1圖根據本揭示案的一些實施例繪示具有數個佈線層的半導體裝置之截面圖。
在一些實施例中，電晶體15，例如場效電晶體(field effect transistor，FET)15，設置在基板10上方。在一些實施例中，FET15包括閘極電極15G、源極15S、及汲極15D。在本揭示案中，源極與汲極可互換使用並可具有相同的結構。在一些實施例中，FET15為平面FET、鰭式FET(FinFET)或全環繞閘極(gate-all-around，GAA)FET。在一些實施例中，在FET15上方形成一或多個層間介電(interlayer dielectric，ILD)層30。
在一些實施例中，基板10可包括適合的元素半導體，例如矽、金剛石或鍺；基板10可包括適合的合金或化合物半導體，例如IV化合物半導體(例如，矽鍺(SiGe)、碳化矽(SiC)、碳化矽鍺(SiGeC)、GeSn、SiSn、SiGeSn)、III-V化合物半導體(例如，砷化鎵、砷化銦鎵(InGaAs)、砷化銦、磷化銦、銻化銦、磷化鎵砷、或磷化鎵銦)、或類似物。在一些實施例中，基板10包括隔離區，例如淺溝槽隔離(shallow trench isolation， STI)，隔離區位於主動區之間並將一或多個電子元件與其他電子元件分離開。
在一些實施例中，在FET15上方形成多個佈線層Lx(第x佈線層)，其中x為1、2、3、......，如第1圖中所示。佈線層Lx中之各者包括導線圖案Mx及連接於導線圖案Mx之上的介層窗接觸件Vx，佈線層Lx+1(第(x+1)佈線層)中之各者包括導線圖案Mx+1及連接於導線圖案Mx+1之上的介層窗接觸件Vx+1。類似地，佈線層Lx-1包括導線圖案Mx-1及連接於導線圖案Mx-1之上的介層窗接觸件Vx-1。
在一些實施例中，當佈線層Lx具有延伸在X方向上的導線圖案Mx時，佈線層Lx+1具有延伸在Y方向上的導線圖案Mx+1。換言之，X方向導線圖案與Y方向導線圖案在垂直方向上交替堆疊。在一些實施例中，x高達20。在一些實施例中，除區域互連以外，佈線層L1包括距離FET15最近的導線圖案M1。佈線層Lx中之各者亦具有一或多個ILD層或金屬間介電(inter-metal dielectric，IMD)層。在其他實施例中，佈線層包括形成於金屬導線圖案之上的介層窗接觸件。
第2A圖至第2D圖至第16A圖至第16D圖根據本揭示案的一些實施例繪示半導體裝置在其中一個製程階段之視圖。應理解，可在由第2A圖至第16D圖中所示的製程之前、期間、及之後提供額外操作，且可替換或省略下文描述的一些操作。操作/製程的順序可互換。在第2A 圖至第2D圖、第4A圖至第4D圖至第16A圖至第16D圖中，「A」圖為透視圖，「B」圖為平面圖(俯視圖)，「C」圖為沿「A」圖的剖線Y1-Y1(沿Y方向)的截面圖，且「D」圖為沿「A」圖的剖線X1-X1(沿X方向)的截面圖。
如第2A圖至第2D圖中所示，延伸在Y方向上的一或多個第一導線圖案(第一導電圖案)60形成在第一層間介電(interlayer dielectric，ILD)層50中，其中第一ILD層設置在下部結構(underlying structure)20上，而下部結構20位於基板10上(見第1圖)。此外，介層窗接觸件的第一導電圖案70L形成於第一導線圖案60上並嵌埋在第一ILD層50中。第一ILD層50包括設置在如第1圖中所示的FET15上方的一或多個介電層。在一些實施例中，第一導線圖案60形成在下部結構20上並嵌埋在第一ILD層50中。在一些實施例中，第一導線圖案60對應於例如第1圖中所示的佈線層Mx，或對應於直接設置在FET15的源極15S及/或汲極15D上的區域互連。
在一些實施例中，第一導線圖案60包括一或多個導電材料層，例如Cu、Al、Ru、W、Co、Ti或Ta或上述之合金。在一些實施例中，第一導線圖案60的厚度在約20nm至約200nm的範圍內。當第一導線圖案60由單個金屬元素製成時，在一些實施例中，金屬元素的純度大於99%。在一些實施例中，純度小於100%且第一導線圖 案60可包括雜質，例如碳。在一些實施例中，使用Ru、Co或Cu製成第一導線圖案60。在一些實施例中，第一導線圖案60的形成方法可包括化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)(包括濺射、電鍍)、或原子層沉積(atomic layer deposition，ALD)。
在一些實施例中，第一導電圖案70L包括一或多個導電材料層，例如Cu、Al、Ru、W、Co、Ti或Ta或上述之合金。在一些實施例中，第一導電圖案70L包括一或多個阻障層或附著層(例如，Ti、TiN、Ta及/或TaN)及一或多個主體層(例如，Cu、Ru、Co等)。在一些實施例中，第一導電圖案70L，特別是主體層，由與第一導線圖案60相同或不同的材料製成。在一些實施例中，第一導線圖案60由Cu或Cu合金製成，且第一導電圖案70L由Ru或Ru合金製成。在一些實施例中，第一導電圖案70L的厚度在約20nm至約200nm的範圍內。在一些實施例中，第一導電圖案70L包括主體層及設置在主體層上的覆蓋層(cap layer)。在一些實施例中，當第一導電圖案70L，特別是主體層，由單個金屬元素製成時，金屬元素的純度大於99%。在一些實施例中，純度小於100%且第一導電圖案70L的材料可包括雜質，例如碳。如第2A圖至第2D圖中所示，第一導電圖案70L具有與第一導線圖案60相同的形貌。
在一些實施例中，第一ILD層50包括一或多個 層的氧化矽、SiON、SiOCN、SiCN、SiOC、氮化矽、有機材料、低介電常數介電材料、或極低介電常數介電材料。
第3A圖至第3C圖根據本揭示案的一些實施例繪示製造第2A圖至第2D圖中所示的結構之連續操作。在一些實施例中，第一導線圖案60及第一導電圖案70L可透過蝕刻製程而形成。如第3A圖中所示，用於形成第一導線圖案60的毯覆層60B形成在下部結構20上，且用於形成第一導電圖案70L的毯覆層70B形成在毯覆層60B上方。接著，如第3B圖中所示，藉由一或多個微影製程及蝕刻製程圖案化毯覆層70B及毯覆層60B，以形成線形圖案。在一些實施例中，硬遮罩圖案(未顯示)形成在毯覆層70B上方，且毯覆層70B可被圖案化成第一導電圖案70L。接著，使用硬遮罩圖案及經圖案化的第一導電圖案70L作為蝕刻遮罩來圖案化毯覆層60B，以形成第一導線圖案60。接著，移除硬遮罩圖案。在一些實施例中，硬遮罩圖案包括一或多個介電材料(例如，氮化矽、氧化鋁、氧化鉿、氧化鋯等)或一或多個金屬或金屬氮化物層，例如Ta、Ti、TaN或TiN。在一些實施例中，在移除硬遮罩圖案之後，使用經圖案化的第一導電圖案70L作為蝕刻遮罩來圖案化毯覆層60B。接下來，如第3C圖中所示，第一ILD層50藉由一或多個沉積製程及平坦化製程(例如，化學機械研磨(chemical mechanical polishing，CMP)操作)而形成。
在一些實施例中，第一導線圖案60及/或第一導電圖案70L藉由鑲嵌製程形成，如第3D圖至第3I圖中所示。在一些實施例中，形成第一ILD層50的下層50A在下部結構20上，如第3D圖中所示。接著，形成溝槽48在下層50A中，如第3E圖中所示。使用導電材料填入溝槽48，且使用CMP操作形成第一導線圖案60，如第3F圖中所示。接著，形成第一ILD層50的上層50B在下層50A上方，如第3G圖中所示。接著，形成溝槽49在位於第一導線圖案60上的上層50B中，如第3H圖中所示。
在一些實施例中，使用電漿乾式蝕刻製程移除下層50A及/或上層50B。電漿蝕刻中的蝕刻氣體包括選自由四氟碳(CF4)、二氟甲烷(CH2F2)、三氟甲烷(CHF3)、及八氟環丁烷(C4F8)或任何適當反應物組成的群組中之一或多者。在一些實施例中，進一步添加二氧化碳(CO2)至電漿源氣體中。在一些實施例中，可使用其他適合的蝕刻氣體。
將導電材料填入溝槽49並且使用CMP製程，藉此形成第一導電圖案70L，如第3I圖中所示。在其他實施例中，形成第一ILD層50在下部結構20上，且形成溝槽在第一ILD層50中。接著，將第一導線圖案60的導電材料填入溝槽，其填入量在溝槽深度的中間處，接著將第一導電圖案70L的導電材料填入溝槽的其他部分。
在形成第2A圖至第2D圖中所示的結構之後，在 第一ILD層50上方形成硬遮罩層72L，及在硬遮罩層72L上方形成光阻層75L，如第4A圖至第4D圖中所示。在一些實施例中，硬遮罩層72L的材料不同於第一導電圖案70L的材料。在一些實施例中，硬遮罩層72L包括一或多個介電材料(例如，氮化矽、氧化鋁、氧化鉿、氧化鋯等)或一或多個金屬或金屬氮化物層，例如Ta、Ti、TaN或TiN。在一些實施例中，使用TiN。在一些實施例中，硬遮罩層72L由CVD、PVD或ALD形成。在一些實施例中，根據不同的製程要求，硬遮罩層72L的厚度在約5nm至約100nm的範圍內。
接著，藉由微影製程使得光阻層75L形成為光阻圖案75，如第5A圖至第5D圖中所示。在一些實施例中，光阻圖案75覆蓋一些區域，其中介層窗接觸件於後續製程中形成在這些區域下方。
接下來，使用光阻圖案75作為蝕刻遮罩以圖案化硬遮罩層72L成硬遮罩圖案72，如第6A圖至第6D圖中所示。如第6A圖至第6D圖中所示，第一導電圖案70L的一部分暴露出來。接著，移除光阻圖案75，如第7A圖至第7D圖中所示。
接著，如第8A圖至第8D圖中所示，使用硬遮罩圖案72作為蝕刻遮罩以移除第一導電圖案70L的暴露部分，使得第一導線圖案60的一部分暴露出來。在一些實施例中，電漿蝕刻中的蝕刻氣體包括Cl2及/或O2、或任何其他適合的蝕刻氣體。當第一導電圖案70L的材料不同於 第一導線圖案60的材料時，蝕刻製程大致上終止在第一導線圖案60。留下的第一導電圖案70L為介層窗接觸件的過渡圖案。溝槽形成第一ILD層50中且在第一導線圖案60的暴露部分上。隨後，移除硬遮罩圖案72，如第9A圖至第9D圖中所示。
接下來，如第10A圖至第10D圖中所示，形成第二ILD層52以填充位於第一導線圖案60的暴露部分上方的溝槽。在一些實施例中，第二ILD層52的材料可相同於或不同於第一ILD層50的材料，並包括一或多個層的氧化矽、SiON、SiOCN、SiCN、SiOC、氮化矽、有機材料、低介電常數介電材料、或極低介電常數介電材料。在一些實施例中，對第二ILD層52執行CMP製程以暴露出第一導電圖案70L的上表面。
在形成第10A圖至第10D圖中所示的結構之後，形成導電層80L在第一ILD層50上、形成硬遮罩層82L在導電層80L上、並且形成光阻層84L在硬遮罩層82L上，其中導電層80L稍後可形成為第二導線圖案，如第11A圖至第11D圖中所示。
在一些實施例中，用於形成第二導線圖案的導電層80L包括一或多個導電材料層，例如Cu、Al、Ru、W、Co、Ti或Ta或上述之合金。在一些實施例中，導電層80L的厚度在約20nm至約200nm的範圍內。在一些實施例中，當導電層80L由單個金屬元素製成時，金屬元素的純度大於99%。在一些實施例中，導電層80L可包括 雜質(例如碳)且純度小於100%。在一些實施例中，使用Ru、Co或Cu。在一些實施例中，導電層80L由CVD、PVD或ALD形成。在一些實施例中，導電層80L的材料(當導電層80L包括多層時，最上層的材料)相同於第一導電圖案70L的材料，且不同於第一導線圖案60的材料。在一些實施例中，導電層80L由Ru或Ru合金製成。
在一些實施例中，硬遮罩層82L的材料不同於導電層80L的材料。在一些實施例中，硬遮罩層82L包括一或多個介電材料(例如，氮化矽、氧化鋁、氧化鉿、氧化鋯等)或一或多個金屬或金屬氮化物層，例如Ta、Ti、TaN或TiN。在一些實施例中，使用TiN。在一些實施例中，硬遮罩層82L由CVD、PVD或ALD形成。在一些實施例中，根據不同的製程要求，硬遮罩層82L在約5nm至約100nm的範圍內。
接下來，藉由微影製程使得光阻層84L形成為第二導線圖案的光阻圖案。接著，使用光阻圖案作為蝕刻遮罩以圖案化硬遮罩層82L成硬遮罩圖案82，並移除光阻圖案，如第12A圖至第12D圖中所示。
接著，如第13A圖至第13D圖中所示，藉由一或多個蝕刻製程形成第二導線圖案80，其中第二導線圖案80延伸在X方向上及/或在不同於X及Y方向的方向(偏離約30~60°)上。在一些實施例中，蝕刻製程大致上終止在第一導電圖案70L處。在一些實施例中，第二導線圖案80對應於第1圖的導線圖案Mx+1。
接著，使用硬遮罩圖案82及第二導線圖案80作為蝕刻遮罩以圖案化第一導電圖案70L(請參照第13A圖至第13D圖)成一或多個第一介層窗接觸件70，如第14A圖至第14D圖中所示。在一些實施例中，電漿蝕刻中的蝕刻氣體包括Cl2及/或O2、或任何其他適合的蝕刻氣體。當第一導電圖案70L的材料不同於第一導線圖案60的材料時，蝕刻大致上終止在第一導線圖案60。在一些實施例中，第一介層窗接觸件70對應於第1圖中的介層窗接觸件層Vx。隨後，移除硬遮罩圖案82。
接下來，如第15A圖至第15D圖中所示，形成第三ILD層54在第一ILD層50、第二ILD層52、第一導線圖案60及第二導線圖案80上方，並執行平坦化製程，例如回蝕製程或CMP製程，以暴露出第二導線圖案80的上表面。第16A圖至第16D圖為省略ILD層的透視圖，分別對應於第15A圖至第15D圖，而第16E圖顯示第一導線圖案60、第二導線圖案80以及第一介層窗接觸件70的投影圖。在一些實施例中，第三ILD層54的材料相同於或不同於第一ILD層50及/或第二ILD層52的材料製成，並包括一或多層的氧化矽、SiON、SiOCN、SiCN、SiOC、氮化矽、有機材料、低介電常數介電材料、或極低介電常數介電材料。
在一些實施例中，藉由鑲嵌製程以形成第二導線圖案80。在鑲嵌製程中，在第10A圖至第10D圖中所示的結構上方形成額外ILD層，並在額外ILD層中形成對應 於第二導線圖案80的溝槽。形成一或多個導電材料以填充溝槽及在額外ILD層上方，並執行CMP操作以暴露出額外ILD層的上表面。接著，在一些實施例中移除額外ILD層。在一些實施例中，無硬遮罩圖案形成於第二導線圖案80上方，在這情況下，第二導線圖案80的材料不同第一導電圖案70及第一導線圖案60的材料，當蝕刻第一導電圖案70時，第二導線圖案80適當地用作蝕刻遮罩，如第14A圖至第14D圖中所示。
如第16A圖至第16D圖中所示，第一介層窗接觸件70形成於平面(或投影)圖中第一導線圖案60與第二導線圖案80的一些(經設計過的)交叉點處，但並非在所有交叉點處。在未形成第一介層窗接觸件的交叉點處，第二導線圖案80下及第一導線圖案60上的空間由第二ILD層52填充(見第10A圖至第10D圖及第15D圖)。
如第16E圖中所示，第一介層窗接觸件70的頂部(第一介層窗接觸件70與第二導線圖案80之間的介面處)形狀為第一導電圖案70L(其具有與第一導線圖案60大致上相同的形狀)與第二導線圖案80之重疊形狀。當第一導線圖案60在Y方向上延伸且第二導線圖案80在X方向上延伸(彼此垂直)時，第一介層窗接觸件70的頂部形狀為矩形。當第一導線圖案60的寬度與第二導線圖案80的寬度相同時，頂部形狀為方形，而當第一導電圖案的寬度與第二導線圖案80的寬度彼此不同時，頂部形狀為矩形，具有長邊及短於長邊的短邊。
當第一導線圖案60的延伸方向與第二導線圖案80的延伸方向不同於90度(例如，約30~60度)時，第一介層窗接觸件70的頂部形狀為平行四邊形。當第一導線圖案60的寬度與第二導線圖案80的寬度相同時，頂部形狀為菱形。
如第16E圖中所示，第一導線圖案60與第二導線圖案80的一或多個交叉點不具有連接其間的第一介層窗接觸件。如關於第7A圖至第8D圖所描述，除後續形成為第一介層窗接觸件的部分及其周圍區域，第一導電圖案70L的其他部分可被移除，使得第一導線圖案60與第二導線圖案80的交叉點處無介層窗接觸件的直接連接，即交叉點處的介層窗接觸件並非必需的。另一方面，在需要第一介層窗接觸件70的交叉點處，第一導電圖案70L藉由第7A圖至第8D圖中所示的蝕刻製程保留，且第一介層窗接觸件70在第二導線圖案80作為蝕刻遮罩時以自對準方式形成。
第17A圖至第17C圖根據本揭示案的一些實施例繪示在第5A圖至第6D圖中所示的圖案化製程中，使用的光阻圖案75的一些變化。在一些實施例中，如第17A圖中所示，光阻圖案75包括島狀圖案，各個島狀圖案對應於待形成之第一介層窗接觸件。如第17A圖中所示，在一些實施例中，在平面圖中島狀圖案中之各者的尺寸(面積)比待形成之第一介層窗接觸件的尺寸大(例如，大於介層窗接觸件尺寸的25%或更多)。在一些實施例中，單個島 狀光阻圖案包括第一介層窗接觸件的兩個或兩個以上區域，如第17B圖中所示。在其他實施例中，如第17C圖中所示，光阻圖案75包括孔或開口，其中各個孔或開口對應於無介層窗接觸件的交叉點。在一些實施例中，一個開口對應於無介層窗接觸件的兩個或兩個以上交叉點。在第17A圖至第17C圖的光阻圖案的形成製程中，由於形成的光阻圖案比第一介層窗接觸件更大，因此，相較於直接形成第一介層窗接觸件的圖案(例如，孔圖案)的微影製程，形成島狀圖案的微影製程可具有較大的製程餘裕。
第18A圖、第18B圖、第18C圖、及第18D圖顯示根據本揭示案的實施例的半導體裝置的佈線結構之視圖。
在一些實施例中，第一介層窗接觸件70的側壁(例如，四個側壁)大致上垂直於(例如，90度±5度)第一導線圖案60的上表面(或第二導線圖案80的底表面)，如第18A圖中所示。在一些實施例中，第一介層窗接觸件70的側壁中之一或多者相對於第一導線圖案60的上表面或第二導線圖案80的底表面的角度在約60度至約85度的範圍內，如第18B圖至第18D圖中所示。
在一些實施例中，如第18B圖中所示，第一介層窗接觸件70的兩個側壁(YZ平面)相對於第一導線圖案60的上表面傾斜，因此，第一介層窗接觸件70在Y方向上的橫截面具有頂部小於底部的梯形。在一些實施例中，第一介層窗接觸件70的兩個側壁(XZ平面)大致上垂直 於第二導線圖案80的底表面。當蝕刻中間第一導電圖案時，可藉由應用錐形蝕刻製程來達成第18B圖中所示的形狀。
在一些實施例中，如第18C圖中所示，第一介層窗接觸件70的兩個側壁(XZ平面)相對於第二導線圖案80的底表面傾斜，因此第一介層窗接觸件70在X方向上的橫截面具有頂部大於底部的倒梯形。在一些實施例中，第一介層窗接觸件70的兩個側壁(YZ平面)大致上垂直於第一導線圖案60的上表面。當蝕刻出溝槽49在第一ILD層50的上層50B中時，可藉由應用錐形蝕刻製程來達成第18C圖中所示的形狀，如第3H圖中所示。
第18D圖顯示自之上觀看時第18B圖與第18C圖中所示結構之組合。在一些實施例中，第一介層窗接觸件70具有扭曲的長方體形狀。在一些實施例中，第一介層窗接觸件70與第一導線圖案60之間的接觸形狀為矩形，具有在Y方向上延伸的較長邊及在X方向上具有與第一導線圖案60的寬度大致上相同(±5%)的較短邊。在一些實施例中，第一介層窗接觸件70與第二導線圖案80之間的接觸形狀為矩形，具有在X方向上延伸的較長邊及在Y方向上具有與第二導線圖案80的寬度大體相同(±5%)的較短邊。第一介層窗接觸件70的投影圖具有八角形。第一導線圖案60與第一介層窗接觸件70之間的接觸面積等於、小於或大於第二導線圖案80與第一介層窗接觸件70之間的接觸面積。
在第18B圖至第18D圖的實施例中，第一介層窗 接觸件70與第一及/或第二導線圖案之間的接觸面積增加，從而使第一介層窗接觸件70與第一及/或第二導線圖案之間的接觸電阻降低。
第19A圖至第19C圖至第22A圖至第22C圖根據本揭示案的一些實施例繪示半導體裝置的各種製程階段。應理解，可在第19A圖至第22C圖中所示的製程之前、期間、及之後提供額外操作，且可替換或消除以下描述的操作中之一些。操作/製程的次序可互換。在第19A圖至第22C圖中，「A」圖為平面圖，「B」圖為沿「A」圖的剖線Y2-Y2(沿Y方向)的截面圖，且「C」圖為沿「A」圖的剖線X2-X2(沿X方向)的截面圖。關於上述實施例所解釋的材料、製程、配置及/或尺度適用於以下實施例，並可省略其詳細解釋。
第19A圖至第19C圖對應於第3H圖，其中溝槽49形成在第一導線圖案60之上的第一ILD層50中。接著，在一些實施例中，如第20A圖至第20C圖中所示，第二ILD層52填入溝槽49。將一或多個介電材料填充空間49，其方法可包括一或多個沉積製程及平坦化製程(例如，CMP)。在一些實施例中，第二ILD層52的材料不同於第一ILD層50的材料。
接著，如第21A圖至第21C圖中所示，藉由蝕刻製程以移除對應於第一導電圖案70L的第二ILD層52的一部分。除硬遮罩圖案以外，圖案化製程類似於第4A圖至第9A圖的操作。在一些實施例中，在第一及第二ILD 層上形成類似於光阻層75L的光阻層，接著形成類似於光阻圖案75的光阻圖案。接著，使用光阻圖案作為蝕刻遮罩蝕刻來移除對應於第一導電圖案70L的第二ILD層52的一部分。
接著，將一或多個導電材料填入空間47以形成第一導電圖案70L。在一些實施例中，採用單鑲嵌製程來形成第一導電圖案70L。形成一或多個導電層在空間47中以及在第一及第二ILD層的上表面上，並執行一或多個平坦化製程(例如CMP製程)以移除多餘的導電層。第22A圖至第22C圖中所示的結構對應於第10A圖至第10D圖中所示的結構。接著，執行第11A圖至第15D圖所述的操作以獲得第15A圖至第16D圖中所示的結構。
在一些實施例中，在獲得第15A圖至第16D圖中所示的結構之後，藉由重複上述相同或類似的製程，形成第二介層窗接觸件及第三導線圖案在第二導線圖案80上。在一些實施例中，第15A圖至第16D圖的第二導線圖案80及第三ILD層54對應於第一導線圖案60及第一ILD層50的下層50A，如第3F圖中所示。藉由使用與第3G圖至第3I圖相同或類似的製程，形成第二介層窗接觸件的第二導電圖案在第二導線圖案80上方，接著執行如第4A圖至第15D圖(或第19A圖至第22C圖、及第11A圖至第15D圖)所述的操作以獲得第二介層窗接觸件及第三導線圖案。
在一些實施例中，第一介層窗接觸件70僅為導電 層(僅由導電材料製成)且不具有記憶體功能，例如相變記憶體、電阻變化記憶體或磁記憶體。
在前述實施例中，藉由使用第一導電圖案70L作為蝕刻遮罩蝕刻來形成第一導線圖案60，第一導線圖案60及第一導電圖案70L在至少一個方向(X)上以自對準方式形成。接著，藉由使用第二導線圖案80作為蝕刻遮罩蝕刻來形成第一介層窗接觸件70，因此第一介層窗接觸件70及第二導線圖案80在另一方向(Y)上以自對準方式形成。因此，第一導線圖案60、第一介層窗接觸件70及第二導線圖案80全部對準，而不受到一或多個微影製程的覆蓋誤差(overlay error)的影響。
應理解，並非所有的優點必須在本文中提及，並非所有的實施例或實例需要特定的優點，且其他實施例或實例可提供不同的優點。
根據本揭示案的一個態樣，在一種製造半導體裝置的方法中，形成第一導電圖案及第二導電圖案在第一層間介電層中，其中第二導電圖案位於第一導電圖案上，以及其中第一層間介電層設置在基板上。第二導電圖案接觸第一導電圖案。移除部分的第二導電圖案以形成空間在第一層間介電層中，使得部分的第一導電圖案暴露出來。用介電材料填充空間。形成第三導電圖案在第二導電圖案的剩餘部分上、將第二導電圖案的剩餘部分圖案化為蝕刻遮罩以形成介層窗接觸件，其中介層窗接觸件連接第一導電圖案與第三導電圖案。在前述或後續實施例中之一或多者中， 第一導電圖案及第二導電圖案在第一方向上延伸，且第三導電圖案在與第一方向交叉的第二方向上延伸。在前述或後續一或多個實施例中，第一方向垂直於第二方向。在前述或後續實施例中之一或多者中，第一方向與第二方向形成30度至60度範圍內的角度。在前述或後續實施例中之一或多者中，製造半導體裝置的還方法包括形成第二層間介電層，並進一步地在第一層間介電層、第二層間介電層及無介層窗接觸件形成於其上的第一導電圖案的一部分上形成第三層間介電層。在前述或後續實施例中之一或多者中，第二導電圖案的材料不同於第一導電圖案的材料。在前述或後續實施例中之一或多者中，第二導電圖案的材料相同於第三導電圖案的材料。在前述或後續實施例中之一或多者中，第二導電圖案及第三導電圖案由Ru製成。
根據本揭示案的另一態樣，在一種製造半導體裝置的方法中，形成均在第一方向上延伸的第一下部導電圖案及第二下部導電圖案。形成第一中間導電圖案在第一下部導電圖案上，且形成第二中間導電圖案在第二下部導電圖案上。第一及第二下部導電圖案以及第一及第二中間導電圖案嵌埋在設置在基板上方的第一層間介電(interlayer dielectric，ILD)層中。藉由移除第一中間導電圖案的一部分以暴露出第一下部導電圖案的一部分，在第一ILD層中形成空間。用介電材料填充空間。在第二中間導電圖案上及第一下部導電層的部分上方形成在與第一方向交叉的第二方向上延伸的第一上部導電圖案。藉由圖案化第二 中間導電圖案形成連接第一上部導電圖案與第二下部導電圖案的第一介層窗接觸件。在平面圖中，第一介層窗接觸件形成於第一上部導電圖案與第二下部導電圖案的交叉點處。在前述或後續實施例中之一或多者中，無介層窗接觸件形成於第一上部導電圖案與第一下部導電圖案之間的交叉點處。在前述或後續實施例中之一或多者中，在第一層間介電層以及第一及第二中間導電圖案上方形成硬遮罩層，藉由圖案化硬遮罩層形成硬遮罩圖案，且藉由使用硬遮罩圖案作為蝕刻遮罩來圖案化第一中間導電層。在前述或後續實施例中之一或多者中，硬遮罩層包括TiN。在前述或後續一或多個實施例中，當形成上部導電圖案時，形成毯覆導電層在第一層間介電層、介電材料、以及第一及第二中間導電圖案上方，形成硬遮罩層在毯覆導電層上方，藉由圖案化硬遮罩層來形成硬遮罩圖案，及使用硬遮罩圖案作為蝕刻遮罩來圖案化毯覆導電層。在前述或後續實施例中之一或多者中，硬遮罩層包括TiN。在前述或後續一或多個實施例中，第一及第二下部導電圖案由Cu或Cu合金製成，且第一及第二中間導電圖案由Ru或Ru合金製成。在前述或後續一或多個實施例中，當形成第一及第二下部導電圖案以及第一及第二中間導電圖案時，形成用於形成第一及第二下部導電圖案的第一毯覆導電層，形成用於形成第一及第二中間導電圖案的第二毯覆導電層在第一毯覆導電層上，藉由圖案化第二毯覆導電層形成第一及第二中間導電圖案，及藉由圖案化第一毯覆導電層形成第一及第 二下部導電圖案。
根據本揭示案的另一態樣，在一種製造半導體裝置的方法中，形成均在第一方向上延伸的第一下部導電圖案及第二下部導電圖案兩者。形成第一中間導電圖案在第一下部導電圖案上，以及形成第二中間導電圖案在第二下部導電圖案上。第一及第二下部導電圖案以及第一及第二中間導電圖案嵌埋在設置在基板上方的第一層間介電層中。藉由移除第一中間導電圖案的一部分以暴露出第一下部導電圖案的一部分，形成第一空間在第一層間介電層中，及藉由移除第二中間導電圖案的一部分以暴露出第二下部導電圖案的一部分，形成第二空間在第一層間介電層中。用介電材料填充第一及第二空間。形成第一上部導電圖案在第二中間導電圖案上及第一下部導電層的部分上方，其中第一上部導電圖案在與第一方向交叉的第二方向上延伸，及形成第二上部導電圖案在第一中間導電圖案上及第二下部導電層的部分上方，其中第二上部導電圖案在與第一方向交叉的第三方向上延伸。藉由圖案化第二中間導電圖案來形成連接第一上部導電圖案與第二下部導電圖案的第一介層窗接觸件，及藉由圖案化第一中間導電圖案來形成連接第二上部導電圖案與第一下部導電圖案的第二介層窗接觸件。在平面圖中第一介層窗接觸件形成於第一上部導電圖案與第二下部導電圖案的交叉點處，及在平面圖中第二介層窗接觸件形成於第二上部導電圖案與第一下部導電圖案的交叉點處。在前述或後續實施例中之一或多者中，無 介層窗接觸件形成於第一上部導電圖案與第一下部導電圖案之間的交叉點處。在前述或後續實施例中之一或多者中，第三方向與第二方向交叉。在前述或後續實施例中之一或多者中，第一及第二下部導電圖案由不同於第一及第二中間導電圖案以及第一及第二上部導電圖案的材料製成。
根據本揭示案的另一態樣，半導體裝置包括設置在基板上方的電晶體、設置在電晶體上並在第一方向上延伸的第一導線圖案、設置在第一導線圖案上並在與第一方向交叉的第二方向上延伸的第二導線圖案、及連接第一導線圖案與第二導線圖案的介層窗接觸件。第一導線圖案與介層窗接觸件之間的接觸區域具有矩形形狀，具有在第一方向上延伸的長邊；及第二導線圖案與介層窗接觸件之間的接觸區域具有矩形形狀，具有在第二方向上延伸的長邊。在前述或後續實施例中之一或多者中，第一導線圖案與介層窗接觸件之間的接觸區域具有與第二導線圖案與介層窗接觸件之間的接觸區域不同的尺寸。在前述或後續實施例中之一或多者中，第一方向垂直於第二方向。在前述或後續實施例中之一或多者中，第一導線圖案由不同於介層窗接觸件的材料製成。在前述或後續實施例中之一或多者中，第二導線圖案由與第一導線圖案不同的材料製成。在前述或後續實施例中之一或多者中，第二導線圖案由與介層窗接觸件相同的材料製成。在前述或後續實施例中之一或多者中，第一導線圖案與介層窗接觸件之間的接觸區域的短邊的寬度等於第一導線圖案的寬度。在前述或後續實施例 中之一或多者中，第二導線圖案與介層窗接觸件之間的接觸區域的短邊的寬度等於第二導線圖案的寬度。
根據本揭示案的另一態樣，半導體裝置包括設置在基板上方的電晶體、設置在電晶體上方並在第一方向上延伸的第一導線圖案、設置在第一導線圖案上方並在與第一方向交叉的第二方向上延伸的第二導線圖案、連接第一導線圖案與第二導線圖案的介層窗接觸件、覆蓋第一導線圖案的側表面的第一層間介電層、設置在第一導線圖案的一部分上的第二層間介電層、及設置在第一層間介電層、第二層間介電層、及第一導線圖案的一部分上的第三層間介電層。第一層間介電層覆蓋介層窗接觸件的兩個側面，第三層間介電層覆蓋介層窗接觸件的其他兩個側面。在前述或後續實施例中之一或多者中，第二層間介電層的上表面位於與介層窗接觸件的頂部相同的水平高度上。在前述或後續實施例中之一或多者中，第三層間介電層接觸第二導線圖案的側面。在前述或以下實施例中之一或多者中，第三層間介電層接觸第二層間介電層的側面。在前述或後續實施例中之一或多者中，第一導線圖案由Cu或Cu合金製成。在前述或後續實施例中之一或多者中，介層窗接觸件由Ru或Ru合金製成。在前述或後續實施例中之一或多者中，第二導線圖案由Ru或Ru合金製成。
根據本揭示案的另一態樣，半導體裝置包括設置在基板上方的電晶體及設置在電晶體上方的數個佈線層。數個佈線層包括第n佈線層及第(n+1)佈線層，第n佈線 層包括均在第一方向上延伸的第一導線圖案及第二導線圖案兩者及第一介層窗接觸件，且第(n+1)佈線層包括在與第一方向交叉的第二方向上延伸的第三導線圖案。在平面圖中第三導線圖案與第一及第二導線圖案交叉，在第三導線圖案與第一導線圖案之間的交叉點處提供第一介層窗接觸件以連接第三導線圖案與第一導線圖案，且在第三導線圖案與第二導線圖案之間的交叉點處無提供介層窗接觸件。在前述或後續實施例中之一或多者中，第n佈線層包括層間介電層，且層間介電層包括第一層間介電層及第二層間介電層，設置在第一導線圖案的一部分及第二導線圖案的一部分上方的溝槽中。在前述或後續實施例中之一或多者中，第二層間介電層設置在第三導線圖案與第二導線圖案之間的交叉點處第三導線圖案與第二導線圖案之間。在前述或後續實施例中之一或多者中，第(n+1)佈線層包括在與第一方向及第二方向交叉的第三方向上延伸的第四導線圖案。在前述或後續實施例中之一或多者中，第一介層窗接觸件具有沿第一方向的梯形橫截面及沿第二方向的倒梯形橫截面。
根據本揭示案的一個實施例，一種製造半導體裝置的方法包含形成第一導電圖案及第二導電圖案在第一層間介電層中，其中第二導電圖案位於第一導電圖案上且接觸第一導電圖案，以及其中第一層間介電層設置在基板上。製造半導體裝置的方法還包含形成第三導電圖案在第二導電圖案上，以及移除第二導電圖案中未被第三導電圖案覆 蓋的部分以形成介層窗接觸件，其中介層窗接觸件連接第一導電圖案與第三導電圖案。
在一些實施例中，製造半導體裝置的方法進一步包含，在形成第三導電圖案之前，移除部分的第二導電圖案以形成空間在第一層間介電層中，使得部分的第一導電圖案暴露出來，以及用介電材料填充前述空間。在一些實施例中，第一導電圖案及第二導電圖案在一第一方向上延伸，且第三導電圖案在第二方向上延伸，第二方向與第一方向交叉。在一些實施例中，第一方向垂直於第二方向。在一些實施例中，第一方向與第二方向形成介於30度至60度之間的角度。
在一些實施例中，製造半導體裝置的方法進一步包含形成第二層間介電層在第一導電圖案的一部分上，其中無介層窗接觸件形成在前述部分上。在一些實施例中，第二導電圖案的材料不同於第一導電圖案的材料。在一些實施例中，第二導電圖案的材料相同於第三導電圖案的材料。
根據本揭示案的一個實施例，一種製造半導體裝置的方法包含形成第一下部導電圖案及第二下部導電圖案，其中第一下部導電圖案及第二下部導電圖案兩者延伸在一第一方向上。製造半導體裝置的方法還包含形成第一中間導電圖案在第一下部導電圖案上，及形成第二中間導電圖案在第二下部導電圖案上，其中第一下部導電圖案、第二下部導電圖案、第一中間導電圖案及第二中間導電圖案嵌 埋在第一層間介電層中，且第一層間介電層設置在一基板上。製造半導體裝置的方法還包含移除第一中間導電圖案的一部分以形成空間在第一層間介電層中，使得第一下部導電圖案的一部分暴露出來。製造半導體裝置的方法還包含用介電材料填充前述空間、形成第一上部導電圖案在第二中間導電圖案上及第一下部導電層的前述部分上，其中第一上部導電圖案延伸在第二方向，第二方向與第一方向交叉。製造半導體裝置的方法還包含圖案化第二中間導電圖案以形成第一介層窗接觸件，其中第一介層窗接觸件連接第一上部導電圖案與第二下部導電圖案，其中在平面圖中第一介層窗接觸件形成在第一上部導電圖案與第二下部導電圖案的交叉點處。
在一些實施例中，無介層窗接觸件形成於第一上部導電圖案與第一下部導電圖案之間的交叉點處。在一些實施例中，形成前述空間包括形成硬遮罩層在第一層間介電層、第一中間導電圖案及第二中間導電圖案上、圖案化硬遮罩層以形成硬遮罩圖案、及使用硬遮罩圖案作為蝕刻遮罩以圖案化第一中間導電層。在一些實施例中，硬遮罩層包括TiN。
在一些實施例中，形成第一上部導電圖案包括形成毯覆導電層在第一層間介電層、介電材料、第一中間導電圖案及第二中間導電圖案上、形成硬遮罩層在毯覆導電層上、圖案化硬遮罩層以形成硬遮罩圖案、及使用硬遮罩圖案作為蝕刻遮罩以圖案化毯覆導電層。在一些實施例中， 硬遮罩層包括TiN。在一些實施例中，第一下部導電圖案及第二下部導電圖案由銅或銅合金製成，且第一中間導電圖案及第二中間導電圖案由釕或釕合金製成。
在一些實施例中，形成第一下部導電圖案、第二下部導電圖案、第一中間導電圖案及第二中間導電圖案包括形成第一毯覆導電層，其中第一毯覆導電層是用於形成第一下部導電圖案及第二下部導電圖案。形成第一下部導電圖案、第二下部導電圖案、第一中間導電圖案及第二中間導電圖案還包括形成第二毯覆導電層在第一毯覆導電層上，其中第二毯覆導電層是用於形成第一中間導電圖案及第二中間導電圖案。形成第一下部導電圖案、第二下部導電圖案、第一中間導電圖案及第二中間導電圖案還包括圖案化第二毯覆導電層以形成第一中間導電圖案及第二中間導電圖案，及圖案化第一毯覆導電層以形成第一下部導電圖案及第二下部導電圖案。
根據本揭示案的一個實施例，一種半導體裝置包含設置在基板上的多個電晶體、設置在前述多個電晶體上的第一導線圖案、設置在前述多個電晶體上的第二導線圖案、以及連接第一導線圖案與第二導線圖案的介層窗接觸件。第一導線圖案延伸在第一方向上。第二導線圖案延伸在第二方向上，其中第二方向與第一方向交叉。第一導線圖案與介層窗接觸件之間的接觸區域具有第一矩形形狀，第一矩形形狀具有數個長邊延伸在第一方向上。第二導線圖案與介層窗接觸件之間的接觸區域具有第二矩形形狀，第二 矩形形狀具有數個長邊延伸在第二方向上。
在一些實施例中，第一導線圖案與介層窗接觸件之間的接觸區域的尺寸不同於第二導線圖案與介層窗接觸件之間的接觸區域的尺寸。在一些實施例中，第一方向垂直於第二方向。在一些實施例中，第一導線圖案的材料不同於介層窗接觸件的材料。
以上概略說明了本揭示案數個實施例的特徵，使所屬技術領域內具有通常知識者對於本揭示案可更為容易理解。任何所屬技術領域內具有通常知識者應瞭解到本揭示案可輕易作為其他結構或製程的變更或設計基礎，以進行相同於本揭示案實施例的目的及/或獲得相同的優點。任何所屬技術領域內具有通常知識者亦可理解與上述等同的結構並未脫離本揭示案之精神及保護範圍內，且可在不脫離本揭示案之精神及範圍內，可作更動、替代與修改。
20:下部結構
60:第一導線圖案
70:第一介層窗接觸件
80:第二導線圖案
X1-X1:剖線
Y1-Y1:剖線
X,Y,Z:方向

Claims (10)

  1. 一種製造半導體裝置的方法，包含：形成一第一導電圖案及一第二導電圖案在一第一層間介電層中，其中該第二導電圖案位於該第一導電圖案上且接觸該第一導電圖案，以及其中該第一層間介電層設置在一基板上；移除部分的該第二導電圖案以形成一空間在該第一層間介電層中，使得部分的該第一導電圖案暴露出來；用一介電材料填充該空間；在用該介電材料填充該空間之後，形成一第三導電圖案在該第二導電圖案上；及移除該第二導電圖案中未被該第三導電圖案覆蓋的部分以形成一介層窗接觸件，其中該介層窗接觸件連接該第一導電圖案與該第三導電圖案。
  2. 如請求項1所述之製造半導體裝置的方法，進一步包含：形成一第二層間介電層在該第一導電圖案的一部分上，其中無介層窗接觸件形成在該部分上。
  3. 如請求項1所述之製造半導體裝置的方法，其中：該第一導電圖案及該第二導電圖案在一第一方向上延伸，且該第三導電圖案在一第二方向上延伸，該第二方向與該 第一方向交叉。
  4. 一種製造半導體裝置的方法，包含：形成一第一下部導電圖案及一第二下部導電圖案，其中該第一下部導電圖案及該第二下部導電圖案兩者延伸在一第一方向上；形成一第一中間導電圖案在該第一下部導電圖案上，及形成一第二中間導電圖案在該第二下部導電圖案上，其中該第一下部導電圖案、該第二下部導電圖案、該第一中間導電圖案及該第二中間導電圖案嵌埋在一第一層間介電層中，且該第一層間介電層設置在一基板上；移除該第一中間導電圖案的一部分以形成一空間在該第一層間介電層中，使得該第一下部導電圖案的一部分暴露出來；用一介電材料填充該空間；形成一第一上部導電圖案在該第二中間導電圖案上及該第一下部導電層的該部分上，其中該第一上部導電圖案延伸在一第二方向，該第二方向與該第一方向交叉；及圖案化該第二中間導電圖案以形成一第一介層窗接觸件，其中該第一介層窗接觸件連接該第一上部導電圖案與該第二下部導電圖案，其中在平面圖中該第一介層窗接觸件形成在該第一上部導電圖案與該第二下部導電圖案的交叉點處。
  5. 如請求項4所述之製造半導體裝置的方法，其中無介層窗接觸件形成於該第一上部導電圖案與該第一下部導電圖案之間的交叉點處。
  6. 如請求項4所述之製造半導體裝置的方法，其中形成該空間包括：形成一硬遮罩層在該第一層間介電層、該第一中間導電圖案及該第二中間導電圖案上；圖案化該硬遮罩層以形成一硬遮罩圖案；及使用該硬遮罩圖案作為一蝕刻遮罩以圖案化該第一中間導電層。
  7. 如請求項4所述之製造半導體裝置的方法，其中形成該第一上部導電圖案包括：形成一毯覆導電層在該第一層間介電層、該介電材料、該第一中間導電圖案及該第二中間導電圖案上；形成一硬遮罩層在該毯覆導電層上；圖案化該硬遮罩層以形成一硬遮罩圖案；及使用該硬遮罩圖案作為一蝕刻遮罩以圖案化該毯覆導電層。
  8. 如請求項4所述之製造半導體裝置的方法，其中形成該第一下部導電圖案、該第二下部導電圖案、該第一中間導電圖案及該第二中間導電圖案包括： 形成一第一毯覆導電層，其中該第一毯覆導電層是用於形成該第一下部導電圖案及該第二下部導電圖案；形成一第二毯覆導電層在該第一毯覆導電層上，其中該第二毯覆導電層是用於形成該第一中間導電圖案及該第二中間導電圖案；圖案化該第二毯覆導電層以形成該第一中間導電圖案及該第二中間導電圖案；及圖案化該第一毯覆導電層以形成該第一下部導電圖案及該第二下部導電圖案。
  9. 一種半導體裝置，包含：多個電晶體，設置在一基板上；一第一導線圖案，設置在該些電晶體上並延伸在一第一方向上；一第二導線圖案，設置在該第一導線圖案上並延伸在一第二方向上，其中該第二方向與該第一方向交叉；及一介層窗接觸件，連接該第一導線圖案與該第二導線圖案，其中：該第一導線圖案與該介層窗接觸件之間的接觸區域具有一第一矩形形狀，該第一矩形形狀具有數個長邊延伸在該第一方向上，及該第二導線圖案與該介層窗接觸件之間的接觸區域具有一第二矩形形狀，該第二矩形形狀具有數個長邊延伸在該第二方向上。
  10. 如請求項9所述之半導體裝置，其中該第一導線圖案與該介層窗接觸件之間的接觸區域的尺寸不同於該第二導線圖案與該介層窗接觸件之間的接觸區域的尺寸。
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