CN107017298B - 场效晶体管器件及场效晶体管器件的制造方法 - Google Patents

场效晶体管器件及场效晶体管器件的制造方法 Download PDF

Info

Publication number
CN107017298B
CN107017298B CN201610956920.XA CN201610956920A CN107017298B CN 107017298 B CN107017298 B CN 107017298B CN 201610956920 A CN201610956920 A CN 201610956920A CN 107017298 B CN107017298 B CN 107017298B
Authority
CN
China
Prior art keywords
layer
dielectric layer
interlayer dielectric
disposed
conductive region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610956920.XA
Other languages
English (en)
Other versions
CN107017298A (zh
Inventor
张哲诚
林志翰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN107017298A publication Critical patent/CN107017298A/zh
Application granted granted Critical
Publication of CN107017298B publication Critical patent/CN107017298B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4821—Bridge structure with air gap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5381—Crossover interconnections, e.g. bridge stepovers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/101—Forming openings in dielectrics
    • H01L2221/1015—Forming openings in dielectrics for dual damascene structures
    • H01L2221/1026—Forming openings in dielectrics for dual damascene structures the via being formed by burying a sacrificial pillar in the dielectric and removing the pillar
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/101—Forming openings in dielectrics
    • H01L2221/1015—Forming openings in dielectrics for dual damascene structures
    • H01L2221/1031—Dual damascene by forming vias in the via-level dielectric prior to deposition of the trench-level dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1052—Formation of thin functional dielectric layers
    • H01L2221/1057—Formation of thin functional dielectric layers in via holes or trenches
    • H01L2221/1063—Sacrificial or temporary thin dielectric films in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Geometry (AREA)

Abstract

本发明实施例涉及场效晶体管器件及场效晶体管器件的制造方法。场效晶体管器件包括衬底、至少一栅极堆叠结构、源极与漏极区域以及内连线结构。内连线结构包含连接至导电区域的金属内连线、黏着鞘结构以及顶盖层。黏着鞘结构配置于金属内连线与层间介电层之间并围绕金属内连线。顶盖层配置在金属内连线上并覆盖位于金属内连线与层间介电层之间的间隙。

Description

场效晶体管器件及场效晶体管器件的制造方法
技术领域
本发明实施例涉及场效晶体管器件及场效晶体管器件的制造方法。
背景技术
随着半导体器件的线宽持续依照比例缩小，互补式金氧半场效电晶体兼容(CMOS-compatible)的半导体器件诸如平面场效晶体管或鳍状场效晶体管(fin-type metaloxide semiconductor field effect transistor，FinFET)的栅极宽度和沟道长度不断缩小。对于高集成度和紧密设计规则的半导体器件而言，金属触点或内连线的形成颇具挑战。
发明内容
一种场效晶体管器件包括衬底、介电层、导电区域、层间介电层以及内连线结构。衬底具有位于其上的至少一栅极堆叠结构以及分设在至少一栅极堆叠结构的相对侧的源极与漏极区域。介电层配置在衬底的上方并覆盖至少一栅极堆叠结构以及源极与漏极区域。导电区域配置在介电层的上方。层间介电层配置在导电区域的上方。内连线结构配置在层间介电层内以及配置在导电区域上，其中内连线结构包括配置在导电区域上的金属内连线、配置在金属内连线与层间介电层之间且围绕金属内连线的黏着鞘结构以及配置在金属内连线上并覆盖金属内连线与层间介电层之间的间隙的顶盖层。
附图说明
根据以下的详细说明并配合所附图式以了解本发明实施例。应注意的是，根据本产业的一般作业，各种特征并未按照比例绘制。事实上，为了清楚说明，可能任意的放大或缩小器件的尺寸。
图1为依据一些本发明实施例的场效晶体管器件的剖面示意图。
图2A到图2L为依据一些本发明实施例的场效晶体管器件的制造方法的各种阶段所形成的部分场效晶体管器件的剖面示意图。
图3为依据一些本发明实施例的场效晶体管器件的制造方法的处理步骤的示例性流程图。
附图标号说明
10：场效晶体管器件
12：鳍状场效晶体管器件
100：衬底
110：栅极堆叠结构
120：源极与漏极区域
130：连接结构
140：介电层
150：导电结构
152：衬层
152a：残留的衬层
160：第一层间介电层
162：第一光刻胶图案
163：介层窗
163b：介层窗的侧壁
164：填充材料
168：停止层
168a：残留的停止层
170：第二层间介电层
172：第二光刻胶图案
173：沟槽开口
173b：沟槽开口的侧壁
174：阻挡层
174a：残留的阻挡层
174b：残留的阻挡层的侧壁
176：黏着层
176a：残留的黏着层
176b：黏着鞘结构
180：金属材料
180a：金属内连线
181：间隙(空气间隙)
182：顶盖层
188：内连线结构
S300、S302、S304、S306、S308、S310、S312、S314、S316、S318、S320、S322、S324、S326：步骤
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。此重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。
本发明实施例描述一种场效晶体管器件的示例性制造方法及由此方式所形成的场效晶体管器件。场效晶体管器件例如是形成在单晶体半导体衬底(monocrystallinesemiconductor substrate)上，例如在一些实施方式中的基体硅衬底(bulk siliconsubstrate)。在一些实施方式中，做为替代，场效晶体管器件例如形成在绝缘层上有硅(silicon-on-insulator，SOI)衬底或绝缘层上有锗(germanium-on-insulator，GOI)衬底上。另外，依据本发明实施例，硅衬底例如包括其他导电层、掺杂区或其他半导体器件(诸如：晶体管、二极管或类似物等)。本发明实施例旨在提供进一步的解释，但不用于限制其范围。
图1为依据一些本发明实施例的场效晶体管器件的剖面示意图。在图1中，在一些特定实施方式中，场效晶体管器件10包括形成在衬底100上的至少一栅极堆叠结构110以及位于衬底100内并分设在栅极堆叠结构110的相对两侧的源极与漏极区域120。在一些实施方式中，场效晶体管器件10更包括位于栅极堆叠结构110与源极与漏极区域120上方且覆盖栅极堆叠结构110与源极与漏极区域120的介电层140以及电性连接至源极与漏极区域120的至少一连接结构130。在一些实施方式中，场效晶体管器件10可以是鳍状场效晶体管(FinFET)器件，栅极堆叠结构110包括多晶硅栅极结构或替换金属栅极结构(replacementmetal gate structure)，且源极与漏极区域120包括应变源极与漏极区域(strainedsource and drain regions)。介电层140例如包括单层或多层的介电层或层间介电层(inter-dielectric layer)。在一些实施方式中，场效晶体管器件10包括位在介电层140上方的导电区域150以及连接至导电区域150的内连线结构188。在特定实施方式中，导电区域150电性连接至位于其下方的连接结构130或更进一步电性连接至额外的连接结构，甚或在导电区域150以及连接结构130之间可能配置介电层(未绘示)。另外，在一些实施方式中，导电区域150没有电性连结至连接结构130，又或者内连线结构188为电性浮动(electricallyfloating)。场效晶体管器件10的内连线结构188旨在设置于栅极堆叠结构110上用以作为内连结(interconnection)，即建立内部构件之间的电性连结。
图2A至图2L为依据一些本发明实施例的场效晶体管器件的制造方法的各种阶段所形成的部分场效晶体管器件的剖面示意图。在本发明实施例中，是以鳍状场效晶体管器件12为例，但不以此为限制，且主要是针对本发明实施例的场效晶体管器件中位于导电区域上的至少一内连线结构的部分进行说明。
请参照图1与图2A，在一些实施方式中，提供衬底100，其中衬底100包括形成在衬底100上的至少一栅极堆叠结构110以及位于衬底100内并分设在栅极堆叠结构110的相对两侧的源极与漏极区域120。此外，更提供电性连接至源极与漏极区域120的至少一连接结构130、位于栅极堆叠结构110、源极与漏极区域120以及连接结构130的上方并覆盖栅极堆叠结构110、源极与漏极区域120以及连接结构130的介电层140以及位于介电层140上方的导电区域150。在一些实施方式中，衬底100例如是单晶体硅半导体衬底(monocrystallinesilicon semiconductor substrate)或SOI衬底。图1中所示出的一个或多个栅极堆叠结构110、源极与漏极区域120、连接结构130以及介电层140仅旨在作为说明目的，不应用以限定本发明实施例的结构。
请参照图2A，提供位于衬底100上的导电区域150。在一些实施方式中，导电区域150包括接触端子(contact terminal)或金属线段(metal line)。举例来说，导电区域150可以电性连结至位于其下方的源极与漏极区域120(图1)或电性连结至栅极堆叠结构110中的栅极电极。在一些实施方式中，在导电区域150上以及于介电层140的上方依序形成衬层(liner layer)152、第一层间介电层160以及第一光刻胶图案(first resist pattern)162。在一些实施方式中，衬层152的材料包括碳化硅(silicon carbide，SiC)、氮碳化硅(silicon carbonitride，SiCN)或其它合适的介电材料。在一些实施方式中，衬层152例如是通过化学气相沉积(chemical vapor deposition，CVD)工艺而形成。在一些实施方式中，以第一光刻胶图案162为掩模，图案化第一层间介电层160，形成具有至少一介层窗163的第一层间介电层160。第一光刻胶图案162包括用以定义第一层间介电层160的介层窗163的介层窗孔图案(via-hole pattern)。在一些实施方式中，第一层间介电层160的图案化(即：介层窗163的形成)包括执行一个或多个刻蚀工艺，其包括各向异性刻蚀(anisotropicetching)工艺、反应性离子刻蚀(reactive ion etching，RIE)工艺、各向同性刻蚀(isotropic etching)工艺或其组合。在一些实施方式中，介层窗163的形成包括刻蚀第一层间介电层160以暴露出衬层152并形成具有基本上垂直的刻蚀轮廓(substantiallyvertical etch profile)的介层窗163。在一些实施方式中，第一层间介电层160被刻蚀直至暴露出衬层152。藉由衬层152的存在，使得形成介层窗时的工艺窗口变大。在一些特定实施方式中，第一层间介电层160的材料包括选自氧化硅(silicon oxide)、氮化硅(siliconnitride)、碳化硅(silicon carbide，SiC)、氮碳化硅(silicon carbonitride，SiCN)或低介电常数(low-k)的介电材料中的至少一种介电材料。举例来说，低介电常数的介电材料具有小于约4.0的介电常数(即：K值小于4.0)，且例如是包括以低压化学气相沉积(low-pressure chemical vapor deposition，LPCVD)工艺、等离子增强化学气相沉积(plasma-enhanced chemical vapor deposition，PECVD)工艺或旋涂法(spin-on method)所形成的含碳氧化物或硅酸盐玻璃(silicate glass)。在一些实施方式中，取决于适当的刻蚀选择性(etching selectivity)，第一层间介电层160与衬层152的材料可以是相同或不同。
请参考图2B，在一些实施方式中，于介层窗163内形成填充材料164，且填充材料164填满介层窗163。稍后，在一些实施方式中，在第一层间介电层160上形成覆盖填充材料164的停止层(stop layer)168。在一些实施方式中，填充材料164的形成方式例如是先形成覆盖第一层间介电层160且填满介层窗163的间隙填充材料(gap-filling material，未绘示)，再沿着第一光刻胶162进行回蚀(etching-back)工艺，以移除多余的间隙填充材料。在一些实施方式中，停止层168的材料例如是氮化硅、氮氧化硅(silicon oxynitride)、氮碳化硅(silicon carbonitride，SiCN)、氧化碳硅(silicon carbon oxide，SiCO)、碳化硅(silicon carbide，SiC)、氮氧化碳硅(silicon carbon oxynitride，SiCON)或其组合。在一些实施方式中，停止层168例如是通过执行热氧化法(thermal oxidation)、低压化学气相沉积(low-pressure chemical vapor deposition，LPCVD)或减压化学气相沉积(plasma-enhanced chemical vapor deposition，RECVD)或其组合等工艺来形成。取决于产品设计与刻蚀工艺的要求，停止层168的厚度可以对应调整。
请参照图2C，在一些实施方式中，在停止层168以及第一层间介电层160上依序形成第二层间介电层170以及第二光刻胶图案172。在一些特定实施方式中，以第二光刻胶图案172为掩模，图案化第二层间介电层170，形成具有至少一沟槽开口173的第二层间介电层170。第二光刻胶图案172包括用以定义第二层间介电层170的沟槽开口173的沟槽孔图案(trench-hole pattern)。在一些实施方式中，第二层间介电层170被刻蚀直至暴露出停止层168。在一些实施方式中，第二层间介电层170的图案化(即：沟槽开口173的形成)包括执行一个或多个刻蚀工艺，其包括各向异性刻蚀(anisotropic etching)工艺、反应性离子刻蚀(reactive ion etching，RIE)工艺、各向同性刻蚀(isotropic etching)工艺或其组合。在一些实施方式中，沟槽开口173的形成包括刻蚀第二层间介电层170以暴露出停止层168并形成具有基本上垂直的刻蚀轮廓(substantially vertical etch profile)的沟槽开口173。藉由停止层168的存在，使得形成沟槽开口173时的工艺窗口变大。在一些特定实施方式中，第二层间介电层170的材料包括选自氧化硅(silicon oxide)、氮化硅(siliconnitride)、碳化硅(silicon carbide，SiC)、氮碳化硅(silicon carbonitride，SiCN)或低介电常数(low-k)的介电材料中的至少一种介电材料。举例来说，低介电常数的介电材料具有小于约4.0的介电常数(即：K值小于4.0)，且例如是包括以低压化学气相沉积(low-pressure chemical vapor deposition，LPCVD)工艺、等离子增强化学气相沉积(plasma-enhanced chemical vapor deposition，PECVD)工艺或旋涂法(spin-on method)所形成的含碳氧化物或硅酸盐玻璃(silicate glass)。在一些实施方式中，基于适当的刻蚀选择性(etching selectivity)，第二层间介电层170与停止层168的材料是不相同。在一个实施方式中，第一层间介电层160的材料与第二层间介电层170的材料可以是相同或不同。在一些特定实施方式中，第一层间介电层160、第二层间介电层170以及夹置于上述两者之间的停止层168一起可被视为具有停止层嵌入其内部的单层层间介电层。
请参照图2D，在一些特定实施方式中，移除被沟槽开口173暴露出来的停止层168，其中残留的停止层(remained stop layer)168位于第二层间介电层170的下方，使得第一层间介电层160的一部分以及填充材料164被暴露出来。在一些实施方式中，通过执行一个或多个刻蚀工艺例如各向异性刻蚀(anisotropic etching)工艺、反应性离子刻蚀(reactive ion etching，RIE)工艺、各向同性刻蚀(isotropic etching)工艺或其组合来移除停止层168。在一个实施方式中，基于第一层间介电层160与停止层168的材料选择，其旨在控制刻蚀工艺中的刻蚀选择性，以选择性地移除被暴露出来的停止层168的同时，不损伤位于停止层168下方的第一层间介电层160。由于刻蚀停止层168时的工艺窗口较小，且第一层间介电层160有时会发生过度刻蚀(over-etching)，因此即便对刻蚀选择性进行调整并加以控制，但是在刻蚀工艺中，靠近沟槽开口173的边界(edge(s))的第一层间介电层160可能会产生些微侵蚀(minor encroachment)。
如图2E所示，在一些实施方式中，在第二光刻胶图案172与第二层间介电层170上以及在沟槽开口173的上方形成共形的(conformal)阻挡层174，且阻挡层174共形地(conformally)覆盖沟槽开口173的侧壁173b、第一层间介电层160以及被沟槽开口173暴露出来的填充材料174。在一些实施方式中，阻挡层174的材料包括氮化硅(siliconnitride)、氮氧化硅(silicon oxynitride)、氮碳化硅(silicon carbonitride，SiCN)或其组合。在一些实施方式中，阻挡层174具有良好的共形性(conformity)，且阻挡层174是通过原子层沉积法(atomic layer deposition，ALD)而形成。在一些特定的实施方式中，阻挡层174是共形于沟槽开口173的轮廓且覆盖靠近沟槽开口173的边界的第一层间介电层160中可能会产生的些微侵蚀。藉由这种共形的阻挡层174，上述侵蚀可被覆盖并隔离于后续形成的内连线插塞(interconnect plug)，从而抑制在通孔或沟槽底部下方形成虎牙(tigerteeth)。
请参照图2F，在一些实施方式中，移除部分阻挡层174，且残留的阻挡层(remainedbarrier layer)174a作为侧壁阻挡层是保留在沟槽开口173的侧壁173b上。在一些特定实施方式中，移除部分阻挡层174的方式包括执行各向异性刻蚀工艺以暴露出沟槽开口173的底部、第一层间介电层160以及填充材料164，且残留的阻挡层174a覆盖沟槽开口173的侧壁173b以及任何可能产生的侵蚀。
请参照图2G，在一些实施方式中，移除填充材料164以暴露出衬层152以及介层窗163。在一些实施方式中，移除填充材料164的方式包括执行各向异性刻蚀工艺或各向同性刻蚀工艺。
请参照图2H，在一些实施方式中，在第二光刻胶图案172与第二层间介电层170上以及在沟槽开口173与介层窗163的上方形成共形的(conformal)黏着层176。在一些实施方式中，黏着层176共形地(conformally)覆盖残留的阻挡层174a的侧壁174b、介层窗163的侧壁163b以及被暴露出来的衬层152。在一些特定实施方式中，黏着层176具有良好的共形性(conformity)及阶梯覆盖性(step coverage)，且黏着层176通过原子层沉积法(atomiclayer deposition，ALD)或等离子增强原子层沉积法(plasma-enhanced atomic layerdeposition，PEALD)而形成。在一些特定的实施方式中，黏着层176是共形于介层窗163的轮廓，并覆盖残留的阻挡层174a的侧壁174b以及衬层152。在一些实施方式中，黏着层176包括单层或多层结构且可作为黏着层及扩散障碍层(diffusion barrier layer)。在一些实施方式中，黏着层176的材料包括氮化硅、氮氧化硅(silicon oxynitride)、氮碳化硅(silicon carbonitride，SiCN)、氮氧化碳硅(silicon carbon oxynitride，SiCON)、氮化钽(tantalum nitride，TaN)、氮化钛(titanium nitride，TiN)或其组合。
请参照图2I，在一些实施方式中，移除部分黏着层176以形成残留的黏着层(remained adhesive layer)176a，且移除被介层窗163暴露出来的衬层152以形成残留的衬层(remained liner layer)152a。在一些特定的实施方式中，残留的黏着层176a位于残留的阻挡层174a的侧壁174b以及介层窗163的侧壁163b上，并覆盖残留的阻挡层174a的侧壁174b以及介层窗163的侧壁163b。在一些特定实施方式中，移除部分黏着层176以及移除部分衬层152的方式包括执行至少一各向异性刻蚀工艺，以移除位于第二光刻胶图案172上的黏着层176，并刻蚀贯穿黏着层176以及衬层152至底部以暴露出导电区域150。藉由黏着层176的存在，衬层152的刻蚀可受到良好的控制且不损伤第二层间介电层170，进而扩大刻蚀贯穿衬层152时的工艺窗口并达到控制开口轮廓(opening profiles)。此后，如图2I所示，在一些实施方式中，在第二层间介电层170与第二光刻胶图案172的上方形成金属材料180，且金属材料180填入沟槽开口173以及介层窗163内。在一些特定实施方式中，金属材料180覆盖残留的黏着层176b以及被暴露出来的导电区域150。金属材料180的材料例如包括钨(tungsten，W)、铜(copper，Cu)或它们的合金。在一些实施方式中，金属材料180例如是通过执行化学气相沉积(chemical vapor deposition，CVD)、物理气相沉积(physicalchemical vapor deposition，PVD)或电化学电镀法(electrochemical plating，ECP)等工艺来形成。
请参照图2J，在一些实施方式中，通过执行平坦化工艺，移除第二层间介电层170上方的第二光刻胶图案172以及多余的金属材料180，以形成金属内连线180a，且金属内连线180a配置在导电区域150上并围绕残留的黏着层176a。金属内连线180a贯穿衬层152与导电区域150接触。在一些特定实施方式中，金属内连线180a接触导电区域150。在一个实施方式中，平坦化工艺包括化学机械抛光(chemical metal polishing，CMP)工艺。
请参照图2K，移除位于第一层间介电层160上残留的阻挡层174a以及残留的黏着层176a，以形成间隙(空气间隙)181以及黏着鞘结构(adhesion sheath structure)176b。间隙181位于金属内连线180a与第二层间介电层170之间，并环绕金属内连线180a的上部(upper portion)。黏着鞘结构176b位于金属内连线180a与第一层间介电层160之间，并环绕金属内连线180a的下部(lower portion)。在一些特定实施方式中，移除位于第一层间介电层160上残留的阻挡层174a以及残留的黏着层176a的方式包括执行一个或多个刻蚀工艺，其包括各向同性刻蚀(isotropic etching)工艺、各向异性刻蚀(anisotropicetching)工艺或其组合。藉由移除残留的阻挡层174a而形成的间隙181能够将被暴露出来的侵蚀与金属连接线180a隔离开来，进一步地改善产率(yield)与性能(performance)。此外，间隙181亦降低整个内连线结构的介电常数。
请参照图2L，在第二层间介电层170与金属内连线180a上方形成覆盖间隙181的顶盖层182，至此，内连线结构188已完成。在一些特定实施方式中，顶盖层182作为后续工艺的刻蚀停止层，且顶盖层182的材料包括氮化物。在一些实施方式中，顶盖层182覆盖间隙181但并未填满间隙181，且藉由围绕金属内连线180a的残留的空间间隙181，金属内连线180a为空间间隙所隔绝(air-gap isolated)。内连线结构188至少包括金属内连线180a以及黏着鞘结构176b。此外，间隙181将金属内连线180a与层间介电层160/170隔离开来，而顶盖层182可被视为内连线结构188的一部分。
在上述本发明实施例中，藉由停止层168的存在，使得形成沟槽开口173时的工艺窗口变大。而且，阻挡层174以及黏着层176的形成有助于更好地控制沟槽开口与介层窗的关键尺寸(critical dimension，CD)。位于顶盖层、停止层以及第二层间介电层之间的间隙(gap)围绕金属内连线，并将金属内连线与第二层间介电层隔离开来，从而提供内连线结构更低的电阻，并由抑制虎牙问题来改善其可靠性。
在内连线结构中，间隙181的形成降低可接触电阻并提供所需的性能且避免虎牙问题。因此，对于窄间距(narrow spacing)的器件来说，在不牺牲内连线结构的可靠性的前提下，内连线结构的尺寸(size)与维度(dimension)可进一步被降低。基于此，上述本发明实施例的内连线结构与具有所述内连线结构的场效晶体管器件具有较低的接触电阻、改善的可靠性及较好的性能。
图3为依据一些本发明实施例的场效晶体管器件的制造方法的处理步骤的示例性流程图。
虽然上述的方法的处理步骤是以一系列的动作或事件做为示例以进行说明，但应当理解的是，这些动作与事件的说明顺序不应解释为具备任何限制性的意义。此外，并非所有经说明的工艺或步骤皆需于一个或多个的本发明实施例中具以实行。
在步骤S300中，提供衬底，其中衬底具有至少一栅极堆叠结构、源极与漏极区域、覆盖栅极堆叠结构以及源极与漏极区域的介电层以及配置在介电层上的导电区域。衬底是硅衬底或SOI衬底。在步骤S302中，依序形成衬层、第一层间介电层以及第一光刻胶图案于导电区域上以及在介电层的上方。在一些实施方式中，第一层间介电层包括暴露出衬层的介层窗以及填满介层窗的填充材料。在步骤S304中，形成停止层在第一层间介电层上。在步骤S306中，依序形成第二层间介电层与第二光刻胶图案于停止层以及第一层间介电层上。在一些实施方式中，第二层间介电层包含暴露出停止层的沟槽开口。在步骤S308中，移除部分停止层以暴露出第一层间介电层的一部分以及介层窗。在一些实施方式中，残留的停止层位于第一层间介电层与第二层间介电层之间。在步骤S310中，形成共形的阻挡层于第二光刻胶图案与第二层间介电层上以及在沟槽开口的上方。在步骤S312中，移除部分阻挡层。在一些实施方式中，残留的阻挡层覆盖沟槽开口的侧壁。在步骤S314中，移除填充在介层窗内的填充材料以暴露出衬层以及介层窗。在步骤S316中，形成共形的黏着层于第二光刻胶图案与第二层间介电层上以及在沟槽开口与介层窗的上方。在步骤S318中，移除部分共形的黏着层以及移除被介层窗暴露出来的衬层。在一些实施方式中，残留的黏着层覆盖介层窗的侧壁以及残留的阻挡层。在步骤S320中，形成金属材料于第二光刻胶图案与第二层间介电层的上方以填充介层窗与沟槽开口。在步骤S322中，通过移除位于第二层间介电层上方的第二光刻胶图案以及多余的金属材料，形成金属内连线。在步骤S324中，通过移除位于第一层间介电层上方的残留的阻挡层以及残留的黏着层，形成围绕金属内连线的间隙以及围绕金属内连线的黏着鞘结构。在步骤S326中，通过形成位在第二层间介电层与金属内连线上方并覆盖间隙的顶盖层，形成内连线结构。
在上述本发明实施例中，通过停止层、阻挡层以及黏着层的形成，介层窗与沟槽开口的刻蚀轮廓可受到良好的控制。藉由衬层与停止层的存在，使得形成介层窗或沟槽开口时的工艺窗口变大。对于具有以紧密间距或间隔排列的栅极堆叠结构的器件来说，藉由阻挡层及/或黏着层的形成可进一步降低内连线结构的尺寸与维度，并且不会牺牲内连线结构的可靠性。另外，藉由移除阻挡层以及黏着层所得到的间隙有助于降低整个内连线结构的介电常数，进而提升器件的电性性能。
在一些实施方式中，一种场效晶体管器件包括衬底、介电层、导电区域、层间介电层以及内连线结构。衬底具有位于其上的至少一栅极堆叠结构以及分设在至少一栅极堆叠结构的相对侧的源极与漏极区域。介电层配置在衬底的上方并覆盖至少一栅极堆叠结构以及源极与漏极区域。导电区域配置在介电层的上方。层间介电层配置在导电区域的上方。内连线结构配置在层间介电层内以及配置在导电区域上，其中内连线结构包括配置在导电区域上的金属内连线、配置在金属内连线与层间介电层之间且围绕金属内连线的黏着鞘结构以及配置在金属内连线上并覆盖金属内连线与层间介电层之间的间隙的顶盖层。
在一些实施方式中，层间介电层包含嵌入在层间介电层内的停止层。在一些实施方式中，层间介电层包含配置在导电区域上的第一层间介电层、配置在第一层间介电层上的停止层以及配置在停止层上的第二层间介电层，且黏着鞘结构配置在第一层间介电层与金属内连线之间。在一些实施方式中，场效晶体管器件更包括衬层，其中衬层配置在导电区域上且位在层间介电层与导电区域之间，其中金属内连线贯穿衬层与导电区域接触。在一些实施方式中，场效晶体管器件更包括连接结构，其中连接结构连接至导电区域并电性连接至源极与漏极区域。在一些实施方式中，黏着鞘结构的材料包括氮化硅、氮氧化硅、氮碳化硅、氮氧化碳硅、氮化钽、氮化钛或其组合，且金属内连线的材料包括铜、钨或它们的合金。
在一些实施方式中，一种场效晶体管器件包括衬底、至少一栅极堆叠结构、源极与漏极区域、介电层、导电区域、第一层间介电层、停止层、第二层间介电层以及内连线结构。至少一栅极堆叠结构配置于衬底上。源极与漏极区域分设在至少一栅极堆叠结构的相对侧。介电层配置在衬底的上方并覆盖至少一栅极堆叠结构以及源极与漏极区域。导电区域配置在介电层的上方。第一层间介电层配置在导电区域上，其中第一层间介电层包括介层窗。停止层配置在第一层间介电层上。第二层间介电层配置在停止层上，其中第二层间介电层包括沟槽开口。内连线结构配置在第一层间介电层与第二层间介电层内以及配置在导电区域上，其中内连线结构包括金属内连线、黏着鞘结构以及顶盖层。金属内连线配置在第一层间介电层的介层窗与第二层间介电层的沟槽开口内以及配置在导电区域上；黏着鞘结构配置在介层窗内以及配置在第一层间介电层与金属内连线之间，其中黏着鞘结构围绕位于介层窗内的金属内连线；以及顶盖层配置在金属内连线上并覆盖第二层间介电层以及金属内连线与第二层间介电层之间的间隙。
在一些实施方式中，位于顶盖层、停止层以及第二层间介电层之间的间隙围绕金属内连线并将金属内连线从第二层间介电层隔离开来。在一些实施方式中，场效晶体管器件更包括衬层，其中衬层配置在导电区域上且位在第一层间介电层与导电区域之间，其中金属内连线贯穿衬层与导电区域接触。在一些实施方式中，场效晶体管器件更包括连接结构，其中连接结构连接至导电区域并电性连接至源极与漏极区域。在一些实施方式中，黏着鞘结构的材料包括氮化硅、氮氧化硅、氮碳化硅、氮氧化碳硅、氮化钽、氮化钛或其组合，且金属内连线的材质包括铜、钨或它们的合金。
在一些实施方式中，一种场效晶体管器件的制造方法的步骤如下。提供衬底，其中衬底具有栅极堆叠结构、源极与漏极区域、覆盖栅极堆叠结构以及源极与漏极区域的介电层以及配置在介电层上的导电区域。依序形成衬层、第一层间介电层以及第一光刻胶图案于导电区域上以及在介电层的上方，其中第一层间介电层包含填充有填充材料的介层窗。形成停止层在第一层间介电层上。依序形成第二层间介电层与第二光刻胶图案于停止层以及第一层间介电层上，其中第二层间介电层包含沟槽开口。移除部分停止层以暴露出第一层间介电层的一部分以及介层窗。形成共形的阻挡层于第二光刻胶图案与第二层间介电层上以及在沟槽开口的上方。移除部分阻挡层。移除填充在介层窗内的填充材料以暴露出衬层以及介层窗。形成共形的黏着层于第二光刻胶图案与第二层间介电层上以及在沟槽开口与介层窗的上方。移除部分共形的黏着层以及移除被介层窗暴露出来的衬层。形成金属材料于第二光刻胶图案与第二层间介电层的上方以填充介层窗与沟槽开口。通过移除位于第二层间介电层上方的第二光刻胶图案以及多余的金属材料，形成金属内连线。通过移除位于第一层间介电层上方的残留的阻挡层以及残留的黏着层，形成围绕金属内连线的间隙以及围绕金属内连线的黏着鞘结构。通过形成位在第二层间介电层与金属内连线上方并覆盖间隙的顶盖层，形成内连线结构。
在一些实施方式中，依序形成衬层、第一层间介电层以及第一光刻胶图案于导电区域上以及位在介电层的上方包括以第一光刻胶图案为掩模，图案化第一层间介电层以形成介层窗，并形成填充材料在介层窗内部。在一些实施方式中，依序形成第二层间介电层与第二光刻胶图案于停止层以及第一层间介电层上包括以第二光刻胶图案为掩模，图案化第二层间介电层以形成暴露出停止层的沟槽开口。在一些实施方式中，形成共形的阻挡层包括原子层沉积工艺，且阻挡层的材料包括氮化硅、氮氧化硅、氮碳化硅或其组合。在一些实施方式中，形成共形的黏着层包括原子层沉积工艺或等离子增强原子层沉积工艺，且阻挡层的材料包括氮化硅、氮氧化硅、氮碳化硅、氮氧化碳硅、氮化钽、氮化钛或其组合。在一些实施方式中，移除部分阻挡层包括移除位于第一层间介电层与第二层间介电层上的阻挡层，并保留覆盖于沟槽开口的侧壁上残留的阻挡层。在一些实施方式中，移除部分共形的黏着层以及移除被介层窗暴露出来的衬层包括执行至少一各向异性刻蚀工艺，以移除位于第二光刻胶图案上的黏着层并刻蚀黏着层以及衬层以暴露出导电区域。在一些实施方式中，形成金属内连线包括执行平坦化工艺，以移除第二层间介电层上方的第二光刻胶图案以及多余的金属材料。在一些实施方式中，金属材料包括铜、钨或它们的合金，且金属材料的形成方式包括化学气相沉积法、物理气相沉积法或电化学电镀法。
上面概述了若干实施例的部件、使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (20)

1.一种场效晶体管器件，其特征在于，包括：
衬底，具有位于其上的至少一栅极堆叠结构以及分设在所述至少一栅极堆叠结构的相对侧的源极与漏极区域；
介电层，配置在所述衬底的上方并覆盖所述至少一栅极堆叠结构以及所述源极与漏极区域；
导电区域，配置在所述介电层的上方；
层间介电层，配置在所述导电区域的上方；以及
内连线结构，配置在所述层间介电层内以及配置在所述导电区域上，其中所述内连线结构包括：
金属内连线，配置在所述导电区域上；
黏着鞘结构，配置在所述金属内连线与所述层间介电层之间，且围绕所述金属内连线；以及
顶盖层，配置在所述金属内连线上，并覆盖所述金属内连线与所述层间介电层之间的间隙，其中所述间隙暴露出一部分未被所述黏着鞘结构覆盖的所述金属内连线的表面。
2.根据权利要求1所述的场效晶体管器件，其特征在于，其中所述层间介电层包含嵌入在所述层间介电层内的停止层。
3.根据权利要求1所述的场效晶体管器件，其特征在于，其中所述层间介电层包含配置在所述导电区域上的第一层间介电层、配置在所述第一层间介电层上的停止层以及配置在所述停止层上的第二层间介电层，且所述黏着鞘结构配置在所述第一层间介电层与所述金属内连线之间。
4.根据权利要求1所述的场效晶体管器件，其特征在于，更包括衬层，其中所述衬层配置在所述导电区域上且位在所述层间介电层与所述导电区域之间，其中所述金属内连线贯穿所述衬层与所述导电区域接触。
5.根据权利要求1所述的场效晶体管器件，其特征在于，更包括连接结构，其中所述连接结构连接至所述导电区域并电性连接至所述源极与漏极区域。
6.根据权利要求1所述的场效晶体管器件，其特征在于，其中所述黏着鞘结构的材料包括氮化硅、氮氧化硅、氮碳化硅、氮氧化碳硅、氮化钽、氮化钛或其组合，且所述金属内连线的材料包括铜、钨或它们的合金。
7.一种场效晶体管器件，其特征在于，包括：
衬底；
至少一栅极堆叠结构，配置于所述衬底上；
源极与漏极区域，分设在所述至少一栅极堆叠结构的相对侧；
介电层，配置在所述衬底的上方并覆盖所述至少一栅极堆叠结构以及所述源极与漏极区域；
导电区域，配置在所述介电层的上方；
第一层间介电层，配置在所述导电区域上，其中所述第一层间介电层包括介层窗；
停止层，配置在所述第一层间介电层上；
第二层间介电层，配置在所述停止层上，其中所述第二层间介电层包括沟槽开口；以及
内连线结构，配置在所述第一层间介电层与所述第二层间介电层内以及配置在所述导电区域上，其中所述内连线结构包括：
金属内连线，配置在所述第一层间介电层的所述介层窗与所述第二层间介电层的所述沟槽开口内以及配置在所述导电区域上；
黏着鞘结构，配置在所述介层窗内以及配置在所述第一层间介电层与所述金属内连线之间，其中所述黏着鞘结构围绕位于所述介层窗内的所述金属内连线；以及
顶盖层，配置在所述金属内连线上并覆盖所述第二层间介电层以及所述金属内连线与所述第二层间介电层之间的间隙，其中
所述金属内连线的表面的一部分被位在所述第一层间介电层上方的所述间隙暴露出来。
8.根据权利要求7所述的场效晶体管器件，其特征在于，其中位于所述顶盖层、所述停止层以及所述第二层间介电层之间的所述间隙围绕所述金属内连线并将所述金属内连线从所述第二层间介电层隔离开来。
9.根据权利要求7所述的场效晶体管器件，其特征在于，更包括衬层，其中所述衬层配置在所述导电区域上且位在所述第一层间介电层与所述导电区域之间，其中所述金属内连线贯穿所述衬层与所述导电区域接触。
10.根据权利要求7所述的场效晶体管器件，其特征在于，更包括连接结构，其中所述连接结构连接至所述导电区域并电性连接至所述源极与漏极区域。
11.根据权利要求7所述的场效晶体管器件，其特征在于，其中所述黏着鞘结构的材料包括氮化硅、氮氧化硅、氮碳化硅、氮氧化碳硅、氮化钽、氮化钛或其组合，且所述金属内连线的材质包括铜、钨或它们的合金。
12.一种场效晶体管器件的制造方法，其特征在于，包括：
提供衬底，其中所述衬底具有栅极堆叠结构、源极与漏极区域、覆盖所述栅极堆叠结构以及所述源极与漏极区域的介电层以及配置在所述介电层上的导电区域；
依序形成衬层、第一层间介电层以及第一光刻胶图案于所述导电区域上以及在所述介电层的上方，其中所述第一层间介电层包含填充有填充材料的介层窗；
形成停止层在所述第一层间介电层上；
依序形成第二层间介电层与第二光刻胶图案于所述停止层以及所述第一层间介电层上，其中所述第二层间介电层包含沟槽开口；
移除部分所述停止层以暴露出所述第一层间介电层的一部分以及所述介层窗；
形成共形的阻挡层于所述第二光刻胶图案与所述第二层间介电层上以及在所述沟槽开口的上方；
移除部分所述阻挡层；
移除填充在所述介层窗内的所述填充材料以暴露出所述衬层以及所述介层窗；
形成共形的黏着层于所述第二光刻胶图案与所述第二层间介电层上以及在所述沟槽开口与所述介层窗的上方；
移除部分共形的所述黏着层以及移除被所述介层窗暴露出来的所述衬层；
形成金属材料于所述第二光刻胶图案与所述第二层间介电层的上方以填充所述介层窗与所述沟槽开口；
通过移除位于所述第二层间介电层上方的所述第二光刻胶图案以及多余的所述金属材料，形成金属内连线；
通过移除位于所述第一层间介电层上方的残留的所述阻挡层以及残留的所述黏着层，形成围绕所述金属内连线的间隙并部分地暴露所述金属内连线的表面，以及形成围绕所述金属内连线的黏着鞘结构；以及
通过形成位在所述第二层间介电层与所述金属内连线上方并覆盖所述间隙的顶盖层，形成内连线结构。
13.根据权利要求12所述的场效晶体管器件的制造方法，其特征在于，其中依序形成所述衬层、所述第一层间介电层以及所述第一光刻胶图案于所述导电区域上以及位在所述介电层的上方包括以所述第一光刻胶图案为掩模，图案化所述第一层间介电层以形成所述介层窗，并形成所述填充材料在所述介层窗内部。
14.根据权利要求13所述的场效晶体管器件的制造方法，其特征在于，其中依序形成所述第二层间介电层与所述第二光刻胶图案于所述停止层以及所述第一层间介电层上包括以所述第二光刻胶图案为掩模，图案化所述第二层间介电层以形成暴露出所述停止层的所述沟槽开口。
15.根据权利要求13所述的场效晶体管器件的制造方法，其特征在于，其中形成共形的所述阻挡层包括原子层沉积工艺，且所述阻挡层的材料包括氮化硅、氮氧化硅、氮碳化硅或其组合。
16.根据权利要求13所述的场效晶体管器件的制造方法，其特征在于，其中形成共形的所述黏着层包括原子层沉积工艺或等离子增强原子层沉积工艺，且所述阻挡层的材料包括氮化硅、氮氧化硅、氮碳化硅、氮氧化碳硅、氮化钽、氮化钛或其组合。
17.根据权利要求12所述的场效晶体管器件的制造方法，其特征在于，其中移除部分所述阻挡层包括移除位于所述第一层间介电层与所述第二层间介电层上的所述阻挡层，并保留覆盖于所述沟槽开口的侧壁上残留的所述阻挡层。
18.根据权利要求12所述的场效晶体管器件的制造方法，其特征在于，其中移除部分共形的所述黏着层以及移除被所述介层窗暴露出来的所述衬层包括执行至少一各向异性刻蚀工艺，以移除位于所述第二光刻胶图案上的所述黏着层并刻蚀所述黏着层以及所述衬层以暴露出所述导电区域。
19.根据权利要求12所述的场效晶体管器件的制造方法，其特征在于，其中形成所述金属内连线包括执行平坦化工艺，以移除所述第二层间介电层上方的所述第二光刻胶图案以及多余的所述金属材料。
20.根据权利要求12所述的场效晶体管器件的制造方法，其特征在于，其中所述金属材料包括铜、钨或它们的合金，且所述金属材料的形成方式包括化学气相沉积法、物理气相沉积法或电化学电镀法。
CN201610956920.XA 2015-12-15 2016-11-03 场效晶体管器件及场效晶体管器件的制造方法 Active CN107017298B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/968,921 US9627316B1 (en) 2015-12-15 2015-12-15 Field effect transistor devices having interconnect structures and manufacturing method thereof
US14/968,921 2015-12-15

Publications (2)

Publication Number Publication Date
CN107017298A CN107017298A (zh) 2017-08-04
CN107017298B true CN107017298B (zh) 2021-05-25

Family

ID=58765584

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610956920.XA Active CN107017298B (zh) 2015-12-15 2016-11-03 场效晶体管器件及场效晶体管器件的制造方法

Country Status (3)

Country Link
US (1) US9627316B1 (zh)
CN (1) CN107017298B (zh)
TW (1) TWI681506B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102460075B1 (ko) * 2016-01-27 2022-10-31 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
DE102016114724B4 (de) 2016-03-25 2021-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Verfahren zum Ausbilden von Gräben mit unterschiedlichen Tiefen und Vorrichtung
US11018157B2 (en) 2017-09-28 2021-05-25 Taiwan Semiconductor Manufacturing Co., Ltd. Local interconnect structure
TWI800626B (zh) * 2018-03-19 2023-05-01 日商東京威力科創股份有限公司 三維元件及其形成方法
CN110858578B (zh) * 2018-08-23 2021-07-13 联华电子股份有限公司 管芯封环及其制造方法
CN110957264A (zh) * 2018-09-26 2020-04-03 长鑫存储技术有限公司 铜扩散阻挡层的制备方法
CN111524887B (zh) * 2019-02-01 2023-06-02 华邦电子股份有限公司 半导体装置及其制造方法
US11018140B2 (en) * 2019-04-19 2021-05-25 Winbond Electronics Corp. Semiconductor device and method for manufacturing the same
US11282744B2 (en) * 2019-09-30 2022-03-22 Systems On Silicon Manufacturing Co. Pte. Ltd. Enhanced intermetal dielectric adhesion
CN113257783B (zh) * 2020-02-10 2024-05-10 华邦电子股份有限公司 存储器装置及其制造方法
US11665916B2 (en) * 2020-02-12 2023-05-30 Winbond Electronics Corp. Memory devices and methods for forming the same
CN113571466B (zh) * 2020-04-29 2024-01-26 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101231969A (zh) * 2007-01-26 2008-07-30 台湾积体电路制造股份有限公司 集成电路结构的形成方法
CN102437091A (zh) * 2011-07-22 2012-05-02 上海华力微电子有限公司 采用金属铜合金作为刻蚀阻挡层的铜后道互连工艺
CN103515300A (zh) * 2012-06-29 2014-01-15 中芯国际集成电路制造(上海)有限公司 金属互连工艺中形成空气间隙的制造方法
CN104037121A (zh) * 2013-03-06 2014-09-10 台湾积体电路制造股份有限公司 通过镶嵌工艺形成气隙
CN104617146A (zh) * 2008-06-30 2015-05-13 英特尔公司 形成堆叠沟槽接触的方法及由此形成的结构
CN105097470A (zh) * 2014-05-16 2015-11-25 台湾积体电路制造股份有限公司 用于半导体器件的结构和方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6423629B1 (en) * 2000-05-31 2002-07-23 Kie Y. Ahn Multilevel copper interconnects with low-k dielectrics and air gaps
JP5922915B2 (ja) * 2011-12-02 2016-05-24 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101231969A (zh) * 2007-01-26 2008-07-30 台湾积体电路制造股份有限公司 集成电路结构的形成方法
CN104617146A (zh) * 2008-06-30 2015-05-13 英特尔公司 形成堆叠沟槽接触的方法及由此形成的结构
CN102437091A (zh) * 2011-07-22 2012-05-02 上海华力微电子有限公司 采用金属铜合金作为刻蚀阻挡层的铜后道互连工艺
CN103515300A (zh) * 2012-06-29 2014-01-15 中芯国际集成电路制造(上海)有限公司 金属互连工艺中形成空气间隙的制造方法
CN104037121A (zh) * 2013-03-06 2014-09-10 台湾积体电路制造股份有限公司 通过镶嵌工艺形成气隙
CN105097470A (zh) * 2014-05-16 2015-11-25 台湾积体电路制造股份有限公司 用于半导体器件的结构和方法

Also Published As

Publication number Publication date
CN107017298A (zh) 2017-08-04
US9627316B1 (en) 2017-04-18
TWI681506B (zh) 2020-01-01
TW201733002A (zh) 2017-09-16

Similar Documents

Publication Publication Date Title
CN107017298B (zh) 场效晶体管器件及场效晶体管器件的制造方法
US10109519B2 (en) Method of semiconductor integrated circuit fabrication
US9041087B2 (en) Semiconductor devices having dielectric caps on contacts and related fabrication methods
US7902581B2 (en) Semiconductor device comprising a contact structure based on copper and tungsten
US11127630B2 (en) Contact plug without seam hole and methods of forming the same
US10861860B2 (en) Method of manufacturing a semiconductor device
JP2008117853A (ja) 半導体装置およびその製造方法
JP5601380B2 (ja) 半導体装置の製造方法
KR102344320B1 (ko) 더미 콘택을 갖는 반도체 소자
US20090194825A1 (en) Self-aligned contact structure in a semiconductor device
US10886222B2 (en) Via contact, memory device, and method of forming semiconductor structure
KR102024971B1 (ko) 반도체 디바이스 및 그 제조 방법
JP2010056227A (ja) 半導体装置及び半導体装置の製造方法
US9754817B2 (en) Semiconductor structures having an insulative island structure
US9607884B2 (en) Semiconductor device and method of manufacturing the same
US9653364B1 (en) FinFET device and method of forming the same
JP2008205032A (ja) 半導体装置
TWI791214B (zh) 積體電路元件及其製造方法
US11127626B2 (en) Method of manufacturing a semiconductor device
EP3817038A1 (en) A method for producing self-aligned gate and source/drain via connections for contacting a fet transistor
CN114792683A (zh) 半导体结构及其形成方法
JP2005197700A (ja) 半導体素子の金属パターン形成方法
US9070564B2 (en) Semiconductor device having mixedly mounted components with common film layers and method of manufacturing the same
JP2006054397A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant