CN214378411U - 集成电路 - Google Patents

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Abstract

本公开涉及集成电路。例如，提供了一种集成电路，包括：第一绝缘层；第二绝缘层，位于第一绝缘层上；第三绝缘层，位于第二绝缘层上；电接触件，穿过第一绝缘层；部件，具有位于第二绝缘层中、第二绝缘层的上表面层级下方的电接触区域；第四绝缘层，位于第三绝缘层的上表面上；以及互连结构的第一金属层级，包括从第四绝缘层的上表面延伸到接触区域并且部分地设置在第二绝缘层上并与第二绝缘层接触的部分。

Description

集成电路
技术领域
本实用新型总体上涉及集成电路，并且更具体地，涉及集成电路的互连结构。
背景技术
众所周知，集成电路包括半导体层、位于半导体层上的绝缘层堆叠以及位于绝缘层堆叠上的互连结构。这些电路包括：电接触过孔，位于由半导体层形成的电接触区域上并与电接触区域接触，并且穿过绝缘层堆叠的一部分；以及至少一个电子部件，包括布置在绝缘层堆叠的中间层级处的电接触区域，位于电接触过孔顶部的层级与互连结构的第一金属层级(即，最接近半导体层的金属层级)之间。
实用新型内容
在以上公开的集成电路中，第一金属层级与电接触区域(布置在接触过孔顶部与第一金属层级之间)之间的已知电连接具有各种缺点。用于制造这些已知电连接的方法也有各种缺点。
需要解决这些已知电连接和/或其制造方法的全部或部分缺点。
一个实施例解决了如先前所公开的已知电连接的全部或部分缺点。
一个实施例解决了如前所公开的用于制造互连结构的第一金属层级和电接触区域之间的电连接的已知方法的全部或部分缺点。
另一实施例提供了一种集成电路，包括：第一绝缘层；第二绝缘层，位于第一绝缘层上；第三绝缘层，位于第二绝缘层上；电接触件，穿过第一绝缘层；部件，具有位于第二绝缘层中、第二绝缘层的上表面层级下方的电接触区域；第四绝缘层，位于第三绝缘层的上表面上；以及互连结构的第一金属层级，包括从第四绝缘层的上表面延伸到接触区域并且部分地设置在第二绝缘层上并与第二绝缘层接触的部分。
在某些实施例中，第一金属层级的部分被设置在由第二绝缘层限定的肩部上并与肩部接触。
在某些实施例中，通过以下操作形成金属层级：穿过第三绝缘层且与电接触区域垂直对齐地蚀刻第一开口，第一开口的蚀刻在到达电接触区域之前停止；在第一开口中沉积第四绝缘层，并且覆盖第三绝缘层；穿过第四绝缘层蚀刻第二开口，第二开口经由第一开口延伸穿过第三绝缘层；以及用至少一种金属填充第二开口。
附图说明
上述特征和优点以及其他特征和优点将在以下具体实施例的描述中进行详细描述，这些具体实施例通过图解给出但不限于附图，其中：
图1示出了在用于制造集成电路的互连结构的方法的一个实施例的步骤中的集成电路的示意性截面图；
图2示出了制造方法的另一步骤中的图1电路的示意性截面图；
图3示出了制造方法的另一步骤中的图2电路的示意性截面图；
图4示出了制造方法的另一步骤中的图3电路的示意性截面图；
图5示出了制造方法的另一步骤中的图4电路的示意性截面图；
图6示出了制造方法的另一步骤中的图5电路的示意性截面图；
图7示出了制造方法的另一步骤中的图6电路的示意性截面图；以及
图8示出了制造方法的另一步骤中的图7电路的示意性截面图。
具体实施方式
在各幅图中，类似特征由相似的参考标号来指定。具体地，各个实施例共有的结构和/或功能特征可具有相同的参考标号并且可处理相同的结构、尺寸和材料特性。
为了清楚，仅详细示出和描述有助于理解本文所述实施例的操作和元件。具体地，没有详细描述集成电路的常用电子部件，所公开的实施例、实施例变型、实施方式和实施方式的模式变型与这些常用电子部件以及这些常用部件的制造方法兼容。
除非另有说明，否则当提及两个元件连接到一起时，这意味着直接连接而没有除导体以外的任何中间元件，而当提及两个元件耦合到一起时，这意味着这两个元件可经由一个或多个其它元件连接或耦合。
在以下公开中，除非另有说明，否则当提及绝对位置限定(诸如术语“前”、“后”、“上”、“下”、“左”、“右”等)、相对位置限定(诸如术语“上方”、“下方”、“更高”、“更低”等)或方位限定(诸如“水平”、“垂直”等)时，参考图中所示的方向。
除非另有指定，否则“大约”、“近似”、“基本”和“…的数量级”的表述是指在10％以内，优选在5％以内。
图1示出了在用于制造集成电路1的互连结构的方法的一个实施例的步骤中的集成电路1的示意性截面图。
集成电路1包括半导体层3，例如由硅制成。层3可以是半导体衬底。半导体层3也可以位于绝缘层上的半导体层，而绝缘层又位于支撑件上，层3通常被称为SOI(绝缘体上半导体)层。
电路1包括位于半导体层3上的绝缘层5，其优选与层3接触。优选地，层5的上表面(即，层5的与层3相对的面)是平面的。例如，层5由单个绝缘层或多个绝缘层的堆叠(它们可选地由不同材料制成)制成。作为一个示例，层5包括位于层3上并与层3接触的氮化硅层(图1中未详细描述)以及位于氮化硅层上并与氮化硅层接触的氧化硅层(图1中未详细描述)。
电路1包括位于层5上的绝缘层7。例如，层7由单个绝缘层或多个绝缘层的堆叠(它们可选地由不同材料制成)制成。作为一个示例，层7是单层氧化硅(SiO2)。
电路1包括位于层7上的绝缘层9，其优选与层7接触。在图1的步骤中，层9的上表面(即，与层3相对的面)被暴露。
根据一个实施例，层9为扩散阻挡层和/或蚀刻阻挡层。
作为一个示例，层9是碳氮化硅或硅碳氮化物(SiCN)层、或者是氮化硅层(SiN)，优选为SiCN层。
电路1包括穿过层5延伸的电接触过孔或电接触件11。优选地，如图1所示，电接触件11不穿透绝缘层7。换句话说，电接触件11的上层级位于层7的下表面的层级下方。又换句话说，电接触件11的顶部位于层7下方。优选地，如图1所示，电接触件11与绝缘层5的上表面平齐。作为一个示例，电接触件11由钨(W)制成。
电路1包括电子部件13。部件13包括电接触区域或电极15。电极15位于层7的中间层级处。换句话说，电极15由此被布置或隐埋在层7中，在层7的下表面的层级上方并且在层7位于电极15上方的上表面的一部分的层级的下方，然后层7的部分厚度覆盖电极15。又换句话说，电极15位于层9下方，通过层7的一部分与层9隔开，并且位于电接触件11的顶部层级的上方。作为一个示例，电极15由氮化钛(TiN)或氮化钽(TaN)制成。
根据一个实施例，电极15被绝缘层17覆盖，绝缘层17例如由氮化硅(SiN)或碳氮化硅(SiCN)制成，优选由氮化硅制成。在该示例中，绝缘层23插入在电极15和层17之间，或者换句话说，层23位于电极15上并与电极15接触，并且层17位于层23上并与层23接触。例如，层23由SiN或SiCN制成，优选由SiN制成。例如，从上往下看，层23具有与其覆盖的电极15相同的表面。这例如是由于层23与用于通过蚀刻在电极15的材料层中限定电极15的硬掩模相对应的事实而导致。在所示示例中，层17还覆盖部件13的侧面，具体是层23的侧面，并且位于部件13的任一侧上，位于层5上，优选与层5接触。在该示例中，层7位于层17上并与层17接触。层17优选为扩散阻挡层和/或蚀刻阻挡层。具体地，在该示例中，层17在部件13任一侧上覆盖层5，该层17用作电接触件11的材料的扩散阻挡层。
在所示示例中，部件13是相变存储器(例如，PCRAM(“相变随机存取存储器”)类型的存储器)的存储点。在该示例中，部件13包括一堆叠，其在图1中从下到上依次包括下电接触区域或下电极19、相变材料21(例如，GST类型的合金)、形成部件13的上电极的电极15、以及绝缘层23。优选地，部件13的堆叠中的层19、21、15和23是自对齐的，并且例如对应于蚀刻的硬掩模的层23使得能够限定部件13。下电极19与电接触件11的顶部接触。应注意，电极15可由TaN或TiN以外的材料制成，具体地，在相变存储器的存储点13的情况下，其由包括金属的材料制成，并且其沉积(例如，化学气相沉积)与相变材料21的沉积相兼容。
电路1包括接触区域或接触反应区域，具体是由层3形成的接触区域25(例如，通过对层3的部分进行硅化)或者从层3外延的区域部分。换句话说，层3设置有接触区域25。层3的每个接触区域25都与对应的电接触件11相关联，接触件11的脚部或基底与区域25接触。
根据一个实施例，如图1所示，电路1还包括形成在层3中和/或层3上的电子部件27。在图1的示例中，示出了单个部件27，即MOS(金属氧化物半导体)晶体管。部件27包括接触区域，具体是层3的接触区域25。例如，图1的晶体管27包括漏极接触区域25和源极接触区域25。尽管在图1中没有示出，但部件27可包括除层3的接触区域之外的接触区域，例如位于层5的中间层级处，即，这些接触区域位于层5的下表面的层级上方，并且在层5的上表面的层级上方，然后层5的部分厚度覆盖该接触区域。例如，晶体管27包括位于层5的中间层级处的栅极接触区域(未示出)、与电接触件11类似的电接触件(其优选与接触件11同时形成，并且其基底与晶体管27的栅极接触区域接触，并且其顶部与接触件11的顶部处于相同层级)。
如图1所示，当电路1包括具有部件13的第一部分(图1中的右侧)和具有部件27的第二部分(图1中的左侧)时，层9的上表面可在这两个部分之间具有层级差(在图1中用一条双曲线示意性地分开)。具体地，层9的上表面可位于第一部分的第一层级处以及第二部分中低于第一层级的第二层级处。作为一个示例，电路1的两个部分之间的层级差例如在0nm和30nm之间，例如等于或基本等于15nm。
根据一个实施例，电路1包括导电过孔29。这些过孔29穿过层7，以与电接触件顶部11接触。换句话说，过孔29从层7的上表面穿过到达对应的接触件11。优选地，过孔29与层7的上表面平齐，然后用层9涂覆它们的顶部，层9可作为过孔29材料的扩散阻挡层。作为一个示例，过孔29由钨(W)、钴(Co)或铜(Cu)制成，优选由钨制成。
下文参照图2至图8公开的方法旨在形成电路1的互连结构的第一金属层级，即，互连结构中最接近层3的金属层级，或者换句话说，互连结构中最接近接触区域15和/或接触区域25的金属层级。
在本公开中，表述“互连结构的金属层级”是指在相同金属层布置在互连结构中的相同层级处的部分的集合，金属层例如由单个金属层或多个金属层(可选地，由不同材料制成)制成。此外，表述“互连结构”是指金属层的嵌入到绝缘层中并通过穿过这些绝缘层的导电过孔彼此耦合的部分的集合，在多个金属层级中组织金属层部分。
更具体地，下文公开的方法寻求形成图1中电路1类型的电路的互连结构的第一金属层级以及位于该第一金属层级与电极15之间的电连接，或者甚至还包括位于该第一金属层级与过孔29之间的电连接，从而将电路的电子部件13、甚至还有27电耦合到互连结构。
图2示出了这种方法的一个实施例的步骤中的图1的电路1。
在层9上形成蚀刻掩模31，掩模31包括与部件13的每个电极15相对的开口33(在图2中可见单个开口33)。优选地，开口33的横向尺寸(例如，在与层3的上表面平行的平面中进行测量)小于电极15的横向尺寸。
虽然在图2中不可见，但在俯视图中，电极15可具有细长形状(例如，沿着与图2平面正交的方向)，例如基本呈矩形的形状。在这种情况下，在部件13的电极15上方，可以提供一个或多个开口33。例如，当从上往下看时，可以沿着电极15的纵向提供细长的开口33，从而例如以金属线的形式在第一金属层级和电极15之间形成电连接。根据另一示例，可以提供多个开口33，例如基本为圆形的开口，当从上往下看时，这些开口在电极15的纵向上对齐，从而例如在第一金属层级和电极15之间形成具有多个导电过孔形式的多个电连接。
掩模31及其所包括的开口33通过沉积一层或多层光刻胶层、用曝光掩模曝光光刻胶以及显影曝光的光刻胶来获得。根据一个实施例，曝光掩模与电极15对齐。可以考虑将该曝光掩模与过孔29对齐，但这将导致开口33和电极15之间更大的对齐误差，而这是不期望的。
根据一个示例性实施例，掩模31包括三层光刻胶，即，一层碳光刻胶、一层防眩光刻胶和一层光敏光刻胶。然后，通过这些光刻胶层来限定开口33。
根据一个实施例变型，掩模31对应于在光刻胶层之前沉积的一个或多个硬掩模层，从先前形成于硬掩模31上的光刻胶层中的对应开口，在硬掩模31中蚀刻开口33。作为一个示例，硬掩模31包括氮化钛层(TiN)、氮化硅层(SiN)或碳层。
图3示出了该方法的下一步骤中的图2的电路1。
开口35已蚀刻穿过层9，与电极15垂直对齐。更具体地，从掩模31的开口33(图2)蚀刻开口35，然后掩模31被移除。
开口35的蚀刻可停止在层7上，或者如图3所示，停止在层7中。优选地，当层9在电路1的包括部件13的第一部分与电路1的包括部件27的第二部分之间具有层级差时，开口35穿透层7，以在随后的蚀刻步骤中进行反应或补偿该层级差。
虽然未示出，但可以在覆盖部件13的电极15的层17上停止对开口35的蚀刻。
作为一个示例，开口35的深度在30nm和50nm之间，例如等于40nm，例如从层9的上表面到开口35的底部测量开口的深度。
有利地，开口35具有的横向尺寸(例如，在平行于层3的上表面的平面中进行测量)小于电极15的横向尺寸。这具体是由于层9是细小的或不厚的原因，即，其厚度例如在10nm和约20nm之间，例如等于或基本等于20nm。
图4示出了该方法的下一步骤中的图3的电路1。
沉积绝缘层37以填充开口35并覆盖层9。层37对应于电路1的互连结构的绝缘层。例如，层37由单个绝缘层或多个绝缘层的堆叠(它们可选地由不同材料制成)制成。可选地执行层37的化学机械抛光(CMP)步骤。
作为一个示例，层37由碳氧化硅(SiOC)制成。根据另一示例，层37包括位于层9上且优选与层9接触的下层以及位于该下层上的上层，上层通常由介电常数低于下层材料的介电常数的材料制成，例如介电常数小于2.6(例如，等于2.5)的材料。
作为一个示例，对于给定的集成电路技术，层37的厚度在150nm和200nm之间，例如等于或基本等于175nm。
图5示出了该方法的下一步骤中的图4的电路1。
在层37上形成蚀刻掩模39，掩模39包括与用层37填充的开口35相对(或者换句话说，与电极15相对)的开口41。此外，在电路1包括过孔29的情况下，掩模39还包括与过孔29相对的开口41。
尽管在图5中不可见，但在俯视图中，同一开口41可包括多个部分，每个部分都与不同的开口35相对。
掩模39及其包括的开口41通过沉积光刻胶层、用曝光掩模来曝光光刻胶以及显影曝光的光刻胶来获得。根据一个实施例，曝光掩模与过孔29对齐。
虽然这里没有详细描述，但掩模39可对应于具有开口41的光刻胶层，或者对应于在光刻胶之前沉积的至少一层，并且通过该层从光刻胶中形成的相应开口蚀刻开口41，这样的层通常被称为硬掩模层。
根据一个实施例，掩模39包括硬掩模层，例如氮化钛(TiN)层。
图6示出了该方法的下一步骤中的图5的电路1。
与电极15相对地从掩模39的开口41(图5)穿过层37刻蚀开口43，并且与过孔29相对地从掩模39的开口41(图5)同时刻蚀开口43′。接下来移除掩模39。
蚀刻相对于层9和层17是选择性的，或者换句话说，相对于层9的材料和层17的材料是选择性的。作为一个示例，对于由SiCN或SiN制成的层9和17(例如，由SiCN制成的层9和由SiN制成的层17)，蚀刻(例如，干蚀刻)可以是基于氟碳化合物的蚀刻，例如具有C4F8的基底。
开口43的蚀刻在覆盖电极15的层17上停止，然后开口43穿过在图4的步骤中蚀刻的开口35，由于蚀刻相对于层9是选择性的，因此不修改开口35的尺寸。因此，开口43被蚀刻穿过层37，并且当在图5的步骤中公开的蚀刻在层17之前停止时，穿过层7的一部分。
此外，在电路1包括过孔29的情况下，在层9上停止对每个开口43′的蚀刻。
图7示出了该方法的下一步骤中的图6的电路1。
在图7的步骤中，继续开口43的蚀刻，直到电极15。此外，同时，继续开口43′的蚀刻，直到每个开口43′到达对应过孔29的顶部。换句话说，开口43的蚀刻继续穿过层17到达电极15(在该示例中，通过穿过层23)，并且当电路1包括过孔29时，开口43′的蚀刻同时继续穿过层9到达过孔29的顶部。在图7的蚀刻期间，层9在与图6相关公开的开口43的蚀刻期间暴露的部分也被蚀刻。因此，如图7所示，开口43具有由层7限定的肩部，例如在层7的上表面处。换句话说，层7在开口43中形成肩部。该肩部的尺寸至少部分地由图3的步骤中蚀刻的开口35的横向尺寸来确定。此外，该肩部的尺寸至少部分地确定了电极15处的开口43底部的横向尺寸。
图6和图7的步骤实际上对应于用于蚀刻从层37的上表面延伸到电极15的开口43的步骤，并且在电路包括过孔29的情况下，蚀刻从层37的上表面延伸到这些过孔29顶部的开口43′，该蚀刻步骤通过两个连续的蚀刻操作来实施。
图8示出了该方法的下一步骤中的图7的电路1。
在该步骤中，通过沉积至少一个金属层45来形成电路1的互连结构的第一金属层级M1，以便填充开口43并覆盖层37，然后通过化学机械抛光(CMP)对层37执行平面化步骤，以便移除层45的布置在层37的上表面层级之上的部分。
作为一个示例，在图8的步骤中沉积单层铜45。
由此获得的电路1的互连结构的第一金属层级M1包括垂直布置在电极15上方的部分(图8的右侧)。金属层级M1的填充开口43的这一部分从层37的上表面延伸到与其接触的电极15，并且部分地位于层7上并与层7接触，例如在层7的上表面上并与层7的上表面接触。换句话说，金属层级M1垂直布置在电极15上方并填充开口43的部分部分地位于由开口43中的层7形成的肩部上。又换句话说，金属层级M1在层37中延伸，并且在电极15上方包括设置有延伸穿过层9中的开口35、然后穿过层7到达电极15的延伸部的部分。在由开口43中的层7形成的肩部处(例如，在层7的上表面处)，该延伸部具有的横向尺寸(例如，在平行于层3的上表面的平面中进行测量)在肩部下方较小且在肩部上方较大。又换句话说，金属层级M1包括与电极15接触的部分，该部分包括与电极15接触的下部和在其整个厚度上穿过层37的上部，下部在与上部接触的层级处具有的横向尺寸小于上部的横向尺寸，并且上部部分地位于由层7限定的肩部上。在该示例中，上部的侧部位于层7上。
所获得的金属层级M1与部件13的电极15接触。
此外，在电路1包括过孔29的情况下，金属层级M1与这些过孔29的顶部接触。
该方法继续用于形成互连结构的其他金属层级的步骤(未示出)，例如在沉积期间，执行绝缘层和金属层的蚀刻、CMP步骤，以形成将互连结构的金属层级彼此电耦合的这些其他金属层级和导电过孔。这些后续步骤在本领域技术人员的能力范围内。
虽然图1至图8示出了单个部件13，但实际上，电路1可包括多个部件13，例如在部件是存储点的情况下，包括几千个部件13。在这种情况下，针对电路1的所有部件13同时执行与图1至图8相关的步骤，电路1可选地能够包括不同的部件13。类似地，电路1可包括多个部件27，例如几千个部件27。在这种情况下，针对与这些部件27相关联的所有过孔29同时实施参照图1至图8所公开的步骤，以制造与过孔29接触的金属层级M1，过孔29通过接触件11将金属层级M1电耦合至图1至图8所示的部件27的接触区域25。
此外，虽然公开了单个电路1，但实际上，从同一层3同时制造多个电路1，这些电路1的集合随后形成电路晶圆1。然后，优选地针对同一晶圆的所有电路1同时实施与图1至图8相关的步骤，然后，一旦完成电路1及其互连结构的制造，就通过切割晶圆来单一化电路1。在这种情况下，在晶圆的整个暴露表面上执行先前公开的层沉积步骤，这些沉积被描述为固体板沉积。
在上述方法中，金属层级M1位于电极15的层级处的部分的横向尺寸至少部分地由图3的步骤中蚀刻的开口35的横向尺寸来确定。可认为省略了用于蚀刻开口35的步骤，并且将开口直接从层37的上表面蚀刻到电极15。然而，在先前没有对开口35进行蚀刻的情况下，以这种方式获得的开口在电极15处具有的横向尺寸将大于通过与图1至图8公开的方法获得的开口43的横向尺寸。具体地，在没有预先开口35的情况下蚀刻的开口可在部件13的侧面溢出，这将导致形成与电极15接触并且与电极15下方的层接触的金属层级M1，从而使部件13的这些层短路。为了解决该问题，可以考虑增加电极15的横向尺寸，但是这会导致电路1的表面积增加，这是不期望的。因此，与图1至图8相关公开的方法使得可以获得与电极15接触的金属层级M1，其与没有步骤来蚀刻与图3相关公开的开口35而实施的方法相比具有更小的尺寸。
作为一个示例，发明人已经注意到，通过上面与图1至图8相关公开的方法，可以蚀刻开口43，其底部在对应的电极15处具有的最小横向尺寸小于40nm，例如等于或基本等于30nm，这允许电极35具有对应的横向尺寸，例如小于60nm，例如等于或基本等于50nm。
此外，在与图1至图8相关公开的方法中，在用于从开口43(图6和图7)到电极15进行蚀刻的步骤中，由于开口35使得可以对任何对齐误差进行反应的事实，所以掩模39的从中蚀刻开口43的开口41无需在电极15上完美地对齐。如果没有先前的开口35，则不会出现这种情况，原因是蚀刻开口随后可能会暴露部件13的侧面。
此外，除了制造与部件13的电极15接触的金属层级M1，可以考虑在形成过孔29期间，同时形成附加过孔29，其底部与电极15接触并且其顶部与层7的上表面平齐。然而，相对于图1到图8所公开的方法，这将要求层7在部件13和层9之间的更大的厚度，这将导致过孔29更长，由此产生更大的杂散电容，特别是对于可以将部件27的区域25电耦合至金属层级M1的过孔29，这是不期望的。
已经描述了各种实施例和变型例。本领域技术人员应理解，这些实施例的特定特征可以组合，并且其他变型例对于本领域技术人员来说容易发生。具体地，尽管参照图1至图8公开了部件13是存储点(诸如相变存储器的存储点)的示例，但所公开的方法可利用其它部件(其包括位于接触过孔11的顶部层级与电路的互连结构的第一金属层级M1将位于其上的层9之间的中间层级处的接触区域，例如具有氧化物基底的磁性存储器或电阻存储器的存储点)或者除存储点之外的部件来实施。此外，本领域技术人员能够通过调整所公开的方法来修改上面作为示例所指示的各种材料，特别是考虑到所公开蚀刻操作的选择性。
最后，本文描述的实施例和变型例的实际实施方式在本领域技术人员基于上文提供的功能描述的能力范围内。
上述各种实施例可进行组合以提供进一步的实施例。可以根据上面的述详细描述对实施例进行这些和其他更改。一般而言，在以下权利要求中，所使用的术语不应被解释为将权利要求限于说明书和权利要求中公开的具体实施例，而应被解释为包括所有可能的实施例以及这些权利要求有权获得的全部等效物的范围。因此，权利要求不受本公公开的限制。

Claims (3)

1.一种集成电路，其特征在于，包括：
第一绝缘层；
第二绝缘层，位于所述第一绝缘层上；
第三绝缘层，位于所述第二绝缘层上；
电接触件，穿过所述第一绝缘层；
部件，具有位于所述第二绝缘层中、所述第二绝缘层的上表面层级下方的电接触区域；
第四绝缘层，位于所述第三绝缘层的上表面上；以及
互连结构的第一金属层级，包括从所述第四绝缘层的上表面延伸到接触区域并且部分地设置在所述第二绝缘层上并与所述第二绝缘层接触的部分。
2.根据权利要求1所述的集成电路，其特征在于，所述第一金属层级的所述部分被设置在由所述第二绝缘层限定的肩部上并与所述肩部接触。
3.根据权利要求1所述的集成电路，其特征在于，通过以下操作形成所述金属层级：
穿过所述第三绝缘层且与所述电接触区域垂直对齐地蚀刻第一开口，所述第一开口的蚀刻在到达所述电接触区域之前停止；
在所述第一开口中沉积所述第四绝缘层，并且覆盖所述第三绝缘层；
穿过所述第四绝缘层蚀刻第二开口，所述第二开口经由所述第一开口延伸穿过所述第三绝缘层；以及
用至少一种金属填充所述第二开口。
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