KR101132825B1 - 알루미늄이 함유되지 않은 솔더 범프 연결용 다이 영역 및 알루미늄이 함유되지 않은 와이어 본딩 용 테스트 구조를 포함하는 반도체 디바이스 - Google Patents

알루미늄이 함유되지 않은 솔더 범프 연결용 다이 영역 및 알루미늄이 함유되지 않은 와이어 본딩 용 테스트 구조를 포함하는 반도체 디바이스 Download PDF

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스테피 티에르바흐
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Abstract

구리-기반 금속화 시스템을 포함하는 복잡한 반도체 디바이스들(200)에서, 디바이스 영역들(250D) 내에는 실질적으로 알루미늄-프리 범프 구조(212D)가, 테스트 영역들(250T) 내에는 실질적으로 알루미늄-프리 와이어 본드 구조(212T)가, 이 디바이스 에어리어들 내에 동일한 최종 유전체층 스택들(203)이 형성되게 하는 제조 공정을 바탕으로 형성될 수 있다. 기판이 제품 기판이 될지 또는 실제 반도체 디바이스(202D)의 신뢰성 평가를 위한 테스트 기판이 될지에 대해 결정함으로써 공정 단계들의 수가 감소될 수 있다. 예를 들어, 니켈 컨택 소자들은 구리기반 컨택 영역들 위에 형성될 수 있으며, 여기서 니켈은 와이어 본딩 또는 그 위에 범프 물질을 형성하기 위한 베이스를 제공할 수 있다.

Description

알루미늄이 함유되지 않은 솔더 범프 연결용 다이 영역 및 알루미늄이 함유되지 않은 와이어 본딩 용 테스트 구조를 포함하는 반도체 디바이스{A SEMICONDUCTOR DEVICE INCLUDING A DIE REGION DESIGNED FOR ALUMINUM-FREE SOLDER BUMP CONNECTION AND A TEST STRUCTURE DESIGNED FOR ALUMINUM-FREE WIRE BONDING}
본 발명은 일반적으로 집적 회로의 제조에 관한 것이며, 보다 구체적으로는, 다이 영역 바깥에 위치한 본드 패드들을 와이어 본딩할 수 있게 하는 한편, 다이 영역 내에 직접적인 솔더 범프 연결을 위해 배열된 범프 구조(bump structure)를 제공하는 후공정(back end of line processing)에 관한 것이다.
집적 회로의 제조시, 보통, 칩을 패키징하고 칩 회로와 주변회로를 연결하기 위한 리드들 및 단자들을 제공할 필요가 있다. 어떤 패키징 기법들에서는, 칩, 칩 패키지 또는 다른 적절한 유닛들이, 상기 유닛들 중 적어도 하나의 대응 층(예를 들어, 마이크로전자 칩의 유전체 패시베이션층(dielectric passivation layer)) 위에 형성되는 솔더 볼(소위 솔더 범프로부터 형성됨)에 의해 연결될 수 있다. 마이크로전자 칩을 대응하는 캐리어와 연결하기 위하여, 서로 연결될 두 유닛들(즉, 예를 들어, 복수의 집적 회로들을 포함하는 마이크로칩 및 대응하는 패키지)의 표면들에는, 적어도 하나의 유닛(예를 들어, 마이크로전자 칩) 상에 제공된 솔더 범프들의 리플로우(reflow) 공정 후에 상기 두 유닛들을 전기적으로 연결하기 위한 적절한 패드 구조가 형성되어 있다. 다른 기법들에서는, 솔더 범프들이 형성되어 대응하는 배선들에 연결되거나, 상기 솔더 범프들이, 열 싱크(heat sink)로서 작용하는 다른 기판의 대응 패드 영역들과 컨택될 수 있다. 결과적으로, 전체 칩 영역 위에 분포될 수 있는 많은 수의 솔더 범프들을 형성함으로써, 예를 들어, I/O(입/출력) 성능, 및 최신 마이크로전자칩(예를 들어, 마이크로프로세서, 저장 회로 등과 같은 복잡한 회로 및/또는 완성된 복합 회로 시스템을 형성하는 복수의 집적 회로들을 포함하는 마이크로전자칩)의 고주파 응용에 요구되는 낮은 커패시턴스 구성을 제공할 필요가 있다.
최신 집적 회로에서, 디바이스의 동작중에 겪게되는 고전류밀도를 수용하기 위하여, 구리 및 그 합금과 같은 고 전도성의 금속들이 사용된다. 결과적으로, 금속화층들은 구리 또는 구리 합금들로 형성된 금속 라인들 및 비아들을 포함하며, 여기서, 최종 금속화층은 구리-기반 컨택 영역들 위에 형성될 솔더 범프들에 연결하기위한 컨택 영역들을 제공한다. 솔더 범프들을 형성하기 위한 후속 공정 흐름에서의 구리 공정(그 자체로 매우 복잡한 제조 단계임)은, 복잡한 알루미늄-기반 마이크로프로세서들에서 솔더 범프 구조들을 형성하는데 효과적으로 사용되어왔던 잘 확립된 금속 알루미늄을 기반으로 수행될 수 있다. 이러한 목적으로, 적절한 장벽 및 접착층이 구리-기반의 컨택 영역 위에 형성되고, 그후 알루미늄 층이 형성된다. 후속적으로, 솔더 범프들을 포함하는 컨택 층이 상기 알루미늄이 덮인 컨택 영역(aluminum-covered contact area)을 기반으로 형성된다.
솔더 범프들 중 단지 하나라도 불량이 되면 전체 디바이스가 쓸모없게 될 수 있기 때문에, 수백 또는 수천개의 기계적으로 잘-고정된 솔더 범프들을 대응하는 패드들 위에 제공하기 위해서는, 솔더 범프들의 접착 과정(attachment procedure)에 있어서 신중한 설계가 필요하다. 이러한 이유로, 일반적으로 솔더 범프들과 알루미늄이 덮인 컨택 영역(aluminum-covered contact area)들을 포함하는 하부 기판 또는 웨이퍼와의 사이에는 신중하게 선택된 하나 이상의 층들이 놓여진다. 상기의 중요한 역할에 부가하여, 이 계면 층들(interfacial layers)(본 명세서에서는 또한 '언더범프 금속화 층들'이라 지칭됨)은 하부 컨택 영역 및 주변 보호 물질에 대해 솔더 범프가 기계적으로 충분히 접착되게 하는데 기여할 수 있으며, 언더범프 금속화층은 확산 특성 및 전류 전도성과 관련하여 추가적인 요구조건들을 만족해야 한다. 앞의 문제와 관련하여, 언더범프 금속화층은 솔더 물질(종종 리드(Pb)와 주석(Sn)의 혼합물임)이 칩의 하부 금속화 층들로 침투하여 칩을 파손하거나 칩의 기능에 악영향을 주는 것을 막기 위해, 적절한 확산 장벽(diffusion barrier)을 제공해야 한다. 또한, 리드와 같은 솔더 물질이, 다른 민감한 디바이스 영역들(예를 들어, 리드의 방사성 붕괴(radioactive decay)가 디바이스 성능에 심각한 영향을 야기할 수 있는 유전체 영역)로 이동하는 것은 언더범프 금속화층에 의해 효과적으로 억제되어야 한다. 전류 전도성과 관련하여, 솔더 범프와 칩 하부의 금속화층 사이의 배선으로서 기능하는 언더범프 금속화층은, 금속화 패드/솔더 범프 시스템의 전체 저항을 부적절하게 증가시키지 않는 특정한 저항 및 두께를 보여야 한다. 또한, 언더범프 금속화층은, 솔더 범프 물질의 전기도금 중에 전류 분산층(current distribution layer)으로서 기능할 것이다. 전기도금은 현재 선호되는 증착 기법이며, 그 이유는 본 기술분야에서 사용되는 솔더 범프 물질의 물리적 기상 증착은 마스크가 고온의 금속 증기와 컨택하는 동안 마스크의 열 팽창으로 인한 어떠한 부정합(misalignment)을 방지하기 위한 복잡한 마스크 기법을 요구하기 때문이다. 또한, 특히, 큰 웨이퍼들이 처리되거나 인접한 솔더 패드들 사이의 피치가 감소될 때, 솔더 패드들을 손상시키지 않은채, 증착 공정의 완료 후에 금속 마스크를 제거하는 것은 매우 어려운 일이다.
CPU 등과 같은 첨단 반도체 디바이스들의 복잡도는, 일반적으로, 품질, 및 그에 따른 제조 흐름 및 사용되는 재료의 신뢰성을 평가하기 위해, 특별히 설계된 테스트 구조가 제공될 필요가 있다. 전공정(front end of line process)에 대한 한가지 중요한 예로서, 전계 효과 트랜지스터의 게이트 유전체들이 언급될 수 있으며, 트랜지스터 디바이스의 동작 특성을 평가할 수 있게 하기 위해서 상기 게이트 유전체의 품질이 모니터링되어야 한다. 마찬가지로, 다수의 후공정에서는, 특히, 구리등과 같은 고전도성 물질들과 함께 배선 레벨에서 낮은-k 유전체 물질들의 사용이 증가함에 따라, 전자이동 특성, 또는 복잡한 배선 구조의 응력-유도 열화 등의 철저한 모니터링이 요구된다. 특별히 설계된 테스트 구조들은 일반적으로, 고가의 칩 영역을 소비하는 것을 방지하기 위해 실제 다이 영역 내에는 제공되지 않으나, 주변부(예를 들어, 패키징 전에 기판을 다이싱하기 위한 스크라이브 레인(scribe lane))에 위치된다. 다이 영역을 비아 구조를 통해 적절한 캐리어 기판과 직접 연결하는 것은 복잡한 회로들에 있어서 선호되는 기법이지만, 테스트 구조의 어셈블리는, 일반적으로, 잘 알려진 와이어 본딩 기법을 바탕으로 이루어질 수 있다. 이는 테스트 구조들을 각각의 패키지에 와이어 본딩하는 것이 직접적인 솔더 범프 연결에 비해 더 싸고 빠르기 때문이다. 게다가, 일반적으로, 본드 패드들의 피치는 테스트 구조내의 솔더 범프들이 배치되는 것 보다 적게 선택될 수 있다.
알루미늄-기반의 본드 패드들을 위해 와이어 본딩 기법들이 잘 확립되어 있으며, 또한 잘 알려진 기법들이 알루미늄 기반의 솔더 범프 구조들을 형성하기 위해 사용될 수 있다. 다른 한편으로는, 알루미늄-기반의 솔더 범프 구조들을 형성하는 것은, (가능하게는 낮은-k 유전체 물질과 함께) 구리 기반으로 제공된 복잡한 금속화 시스템들에서 구리-기반의 컨택 영역들을 바탕으로 범프 구조들을 직접적으로 형성하는 기법에 비해 더 복잡한 공정 흐름을 야기할 수 있으므로, 후(BEOL)공정에서 알루미늄을 사용을 방지하기 위한 공정 기법들을 확립하기 위해 많은 노력이 이루어지고 있다. 그러나, 구리 본드 패드들을 본딩하는 것은, 구리 표면의 비동질 자기-산화(inhomogeneous self-oxidization) 및 광범위한 부식-이는 결과적으로 아주 신뢰할 수 없는 본드 연결을 야기할 수 있다-으로 인해 매우 달성하기 어려운 일이다. 이러한 이유로, 상기와 같은 문제점에도 불구하고, 실제 다이 영역들 및 각각의 테스트 구조들을 포함하는 금속화 시스템들은 잘 확립된 와이어 본드 공정들과 함께 알루미늄-기반의 범프 구조 기법들의 잘 확립된 인프라스트럭쳐를 사용하기 위해 알루미늄을 기반으로 제조되나, 그럼으로써 도 1a-1d를 참조로 보다 자세히 설명될 바와 같이, 구리-기반의 금속화 시스템들에 대해 공정 복잡도가 증가되게 하는 원인이 된다.
도 1a는 이전 제조 단계에서 종래의 반도체 디바이스(100)의 단면도를 개략적으로 도시한다. 반도체 디바이스(100)는 기판(101)을 포함하며, 기판(101)은 내부에 회로 소자들 및 다른 마이크로구조 피쳐들이 형성되어 있고, 이것들은 편의상 도 1a에 도시되지는 않는다. 또한, 디바이스(100)는 구리-기반 금속 라인들 및 비아들을 포함하는 하나 이상의 금속화 층들을 포함하며, 편의상, 최종 금속화 층(107)이 도시되고, 상기 최종 금속화 층(107)은 내부에 제1 구리-기반 금속 영역(107D) 및 제2 구리-기반 금속 영역(107T)이 형성되어 있는 유전체 물질(107A)을 포함한다. 즉, 금속 영역들(107D, 107T)은, 가능하게는 각각의 장벽 물질들(도시되지 않음)과 함께, 구리 또는 구리 합금으로 형성될 수 있으며, 따라서 유전체 물질(107A)과 구리 물질 사이의 임의의 상호작용이 억제된다. 금속 영역(107D)은 구체적인 회로 구성에 따라, 집적 회로를 나타내는 임의의 회로 소자들에 전기적으로 연결될 수 있으며, 금속 영역(107T)은 게이트 유전체등의 신뢰성 및 전자이동 성능과 같은 특정 디바이스 특성들을 특징짓는 테스트 구조를 나타내는 각각의 디바이스 피쳐들에 연결되는 컨택 영역을 나타낼 수 있다. 따라서, 컨택 영역(107D)를 포함하는 금속화층(107)의 부분은 다이 또는 디바이스 영역(150D)에 대응하며, 컨택 영역(107T)를 포함하는 금속화 층9107)의 부분은 디바이스(100)의 테스트 영역(150T)에 대응한다. 예를 들어, 디바이스 영역(150D)은 다이 영역(디바이스(100)를 분리된 엔티티들로 다이싱한 후의 단일 기능 유닛을 나타냄)을 나타낼 수 있으며, 선택적으로 상기 디바이스 영역(150D)에 연결되지 않을 수 있는 테스트 영역(150T)은, 디바이스 영역(150D) 내의 각각의 회로가 동작할 때 사용되지 않는 디바이스(100)의 각 영역을 나타낼 수 있다. 예를 들어, 디바이스 영역(150D)은 실제 다이 영역을 기판 다이싱 중의 손상으로부터 보호하기 위해 사용되는 다이 실(도시되지 않음)에 의해 테스트 영역(150T)으로부터 분리되는 다이 영역을 나타낼 수 있다.
반도체 디바이스(100)는, 컨택 영역들(107D, 107T)의 비노출 부분들의 구리 물질을 한정(confine)하기 위하여, 실리콘 질화물, 실리콘 카바이드, 니트로겐-함유(nitrogen-containing) 실리콘 카바이드등과 같은 적절한 물질로 형성된 캡 층(106)을 더 포함한다. 또한, 예를 들어, 실리콘 다이옥사이드, 실리콘 옥시니트라이드 등으로 구성된 제1 패시베이션층(103A)이 제공된다. 또한, 예를 들어, 실리콘 다이옥사이드, 실리콘 옥시니트라이드 등의 형태로 제2 패시베이션층(103B)이 제공될 수 있다. 도시된 바와 같이, 패시베이션층들(103A, 103B)은, 나중의 제조 단계에서 디바이스 영역(150D) 내에 각각의 솔더 범프들을 형성하기 위해, 그리고 테스트 영역(150T) 내에 와이어 본딩을 위한 알루미늄-기반의 본드 패드들을 형성하기 위해 요구되는 것과 같이 적절한 컨택 영역(107D, 107T) 부분을 노출한다. 앞에서 설명된 바와 같이, 디바이스 영역(150D) 및 테스트 영역(150T)을 각각의 캐리어 기판에 연결하기 위해 상이한 컨택 방법들을 제공하는 것은, 영역들(150T)을 바탕으로 테스트 구조들을 얻는 것과 관련하여 공정 효율이 개선되게 할 것이다.
도 1a에 도시된 것과 같은 반도체 디바이스(100)는, 하기의 공정들을 기반으로 형성될 수 있다. 초기에, 기판(101)과 그 기판 내에 포함된 임의의 회로 소자들이, 잘 확립된 공정 기법들을 바탕으로 제조될 수 있고, 복잡한 애플리케이션들에서, 대략 50nm 이하 크기 정도의 임계 치수들을 가진 회로 소자들이 형성될 수 있으며, 그후 구리-기반 금속 라인들 및 비아들을 포함하는 하나 이상의 금속화 층들(107)이 제조되며, 여기서, 일반적으로, 낮은 k 유전체 물질들이, 물질(107A)과 같은 유전체 물질의 적어도 일부를 위해 사용된다. 금속화 층(107)을 형성하는 것은, 캡층(106)의 증착을 포함하며, 상기 캡층(106)의 증착에 의해 구리-기반 물질들이 영역(107D, 107T)과 같이 한정된다. 그후, 패시베이션층들(103A, 103B)이, 플라즈마 증진 화학적 기상 증착(PECVD) 등과 같은 임의의 적절한 증착 기법을 바탕으로 캡층(106) 위에 형성될 수 있다. 그후, 포토리쏘그래피 공정이 수행되어, 디바이스 영역(150D) 내의 범프 구조에 그리고 영역(150T) 내의 와이어 본딩 패드에 연결하기 위한 실제 컨택 영역을 실질적으로 결정하는 형상 및 치수를 가진 포토레지스트 마스크(도시되지 않음)를 제공한다. 후속적으로, 층 스택(103)은 앞서서 정의된 레지스트 마스크를 기반으로 오픈될 수 있고, 레지스트 마스크는 그후 잘 알려진 공정들에 의해 제거될 수 있다.
도 1b는 더 진행된 제조 단계에서의 종래의 반도체 디바이스(100)를 도시하며, 여기서 장벽/접착 층(104)이 컨택 영역들(107D, 107T) 위, 및 패시베이션층들(103A, 103B)의 측벽 부분들 및 수평 부분 일부 위에 형성된다. 장벽/접착 층(104)은, 구리 확산을 효과적으로 감소시키고 알루미늄 층(105)에 대한 접착을 개선하기 위하여, 일반적으로 구리 금속화 시스템들과 함께 사용되는, 예를 들어, 탄탈륨, 탄탈륨 니트라이드, 티타늄, 티타늄 니트라이드 또는 다른 유사한 금속들 및 이것들의 화합물로 구성될 수 있다. 일반적으로, 도 1b에 도시된 디바이스(100)는, 예를 들어, 스퍼터 증착 기법을 바탕으로, 먼저 장벽/접착 층(104)을 증착하고, 그후, 예를 들어, 스퍼터 증착, 화학 증기 증착 기법등을 바탕으로 알루미늄 층(105)을 증착함으로써 형성될 수 있다. 그후, 리쏘그래피 공정이 수행되어, 반응성 식각 공정 중에 식각 마스크로서 사용될 수 있는 레지스트 마스크(도시되지 않음)를 형성하며, 상기 반응성 식각 공정은, 도 1b에서 도시된 것과 같은 패턴된 알루미늄 층(105)을 얻기 위해 복잡한 염소-기반(chlorine-based) 식각 화학물들을 바탕으로 수행될 수 있다. 또한, 각각의 식각 공정은 장벽/접착 층(104)을 통하여 식각하기 위한 별도의 식각 단계를 포함하며, 그후, 복잡한 알루미늄 식각 단계 중에 생성된 임의의 부식성 식각 잔여물들을 제거하기 위하여 습식 화학 공정(wet chemical process)이 행해진다.
도 1c는 더 진행된 제조 단계에서의 반도체 디바이스(100)를 개략적으로 도시하며, 여기서, 추가의 패시베이션층(103C)이 디바이스(100) 위에 형성되며, 상기층(103C)은, 디바이스 영역(150D) 에서 그 내부 및 위에 범프 구조가 형성될 최종 유전체층을 나타내므로, 최종 패시베이션층이라고도 지칭된다. 다른 한편으로, 패시베이션층들(103A, 103B)과 결합하여 최종 패시베이션층 스택(103)이 될 수 있는 패시베이션층(103C)은, 테스트 영역(150T)의 상당 부분을 노출하도록 패턴될 수 있으며, 그럼으로써, 나중 단계에서 각각의 알루미늄 층(105)의 와이어 본딩을 가능하게 해주는 데 필요한 표면 토포그래피를 제공한다. 패시베이션층(103C)은 광감성 폴리이미드 물질의 형태로 제공될 수 있으며, 상기 광감성 폴리이미드 물질은 포토리쏘그래픽 노출을 바탕으로 패턴되고 "현상(development)"되어, 디바이스 영역(150D) 내의 알루미늄 층(105)의 적어도 상당 부분을 노출시키기 위한 개구, 및 실질적으로 노출된 테스트 영역(150T)을 얻게된다. 최종 패시베이션층(103C)을 패터닝한 후, 솔더 물질이 테스트 영역(150T) 내에 증착되는 것을 방지하도록 테스트 영역을 근본적으로 덮으면서 디바이스 영역(150D) 내의 솔더 범프의 측방향 치수를 정의하기 위한 적절한 레지스트 마스크(도시되지 않음)가 형성될 수 있다. 디바이스 영역(150D)은 디바이스 요구조건들에 따라 복수의 노출된 알루미늄-기반 금속 영역들을 포함하며, 실질적으로 디바이스 영역(150D)의 전체 표면이 각각의 솔더 범프들을 제공하기 위해 사용될 수 있다. 다른 한편으로, 테스트 영역(150T) 내의 컨택 영역들(107T)은, 필요한 개수의 입/출력 단자들을 형성할 수 있게 하기 위해 적절한 간격으로 배열되며, 또한 테스트 영역(150T)을 바탕으로한 테스트 구조의 어셈블리 중에 나중의 제조 단계에서 와이어 본딩 공정을 수행하기 위한 전제조건들도 획득된다. 각각의 레지스트 마스크를 형성하기 전에, 적절한 전도성 라이너 시스템(언더범프 금속화층 시스템이라고도 지칭될 수 있음)이 형성되며, 상기 시스템은, 확산 블로킹 특성, 접착 특성 등의 관점에서 종종 사용되는 티타늄, 텅스텐 등과 같은 적절한 전도성 물질들로 된 두개 이상의 개별 층들을 포함할 수 있다. 또한, 하나 이상의 추가적인 층들이 제공될되어, 주석 및 리드 또는 임의의 다른 솔더 물질들과 같은 적절한 솔더 물질들(예를 들어, 납이 함유되지 않은 조성물(lead-free compositions) 등)을 레지스트 마스크 내에 정의된 개구들 내에 충전하는 후속적인 전기도금 공정을 위한 적절한 베이스층으로서 기능할 수 있다.
도 1d는 상술한 공정 시퀀스 및 임의의 레지스트 물질의 제거 후의 반도체 디바이스(100)을 개략적으로 도시한다. 따라서, 디바이스(100)는 언더범프 금속화 층(108) 위에 형성된 솔더 범프(109)를 포함하며, 상기 언더범프 금속화 층(108)은, 공정 및 디바이스 요구조건들에 따라 두개 이상의 서브층들(108A, 108B)을 포함한다. 다른 한편으로, 테스트 영역(150T)에서, 알루미늄 층(105)은, 앞서서 설명된 것과 같이 테스트 영역(150T)을 기반으로 각각의 테스트 구조를 어셈블리하는 동안에 와이어 본딩되는 본드 패드를 정의한다.
결과적으로, 상술한 종래의 기법에서, 디바이스 영역(150D) 내에 솔더 범프(109)가 제공되는 한편 테스트 영역(150T)을 어셈블링하기 위한 효과적인 와이어 본딩 기법들이 사용될 수 있지만, 그럼으로써, 장벽/접착 층(104) 및 알루미늄 층(105)을 증착하고 패터닝하기 위한 복잡한 공정 시퀀스가 요구되며, 또한, 결과적으로, 디바이스 영역(150D)과 테스트 영역(150T) 내에 매우 다른 패시베이션층 스택들이 생기게 한다. 즉, 나중 단계에서 와이어 본딩 공정이 수행되어야 하므로, 테스트 영역(150T)의 상당 부분들이 더 이상 최종 패시베이션층(103C)을 포함하지 않으며, 이는 실제 디바이스 영역들(150D)과 비교하여 테스트 영역(150T)을 기반으로 얻어진 측정 결과들의 인증성(authenticity)감소시킬 수 있다.
본 개시는 상술한 하나 이상의 문제점들을 방지하거나, 적어도 감소시키기 위한 다양한 방법들 및 디바이스들에 관한 것이다.
하기에서는 본 발명의 몇가지 양상들에 대한 기본적인 이해를 제공하기 위하여 본 발명의 간략화된 개요가 제시된다. 이 개요는 본 발명의 전체적인 개괄은 아니다. 이 개요는 본 발명의 키 또는 결정적인 요소들을 나타내거나 본 발명의 범주를 결정짓기 위하여 의도된 것이 아니다. 본 개요의 유일한 목적은 나중에 논의될 보다 상세한 설명의 도입부로서 간략한 형태로 몇가지 개념들을 제시하는 것이다.
일반적으로, 본 명세서에 개시된 내용은, 구리-기반 금속 영역을 바탕으로 디바이스 영역들 내에 범프 구조가 형성되는 반도체 디바이스들 및 기법에 관한 것이며, 이에 의해 장벽/접착 층들 및 알루미늄 물질을 형성하기 위한 고도의 복잡한 증착 공정 및 패터닝 공정이 필요없게 되고, 또한 각각의 테스트 영역들 내에 와이어 본딩을 할 수 있는 가능성이 제공되며, 알루미늄-기반 공정 단계들이 필요없게 된다. 또한, 본 명세서에 개시된 내용은, 테스트 영역들과 실제 디바이스 영역들 에 실질적으로 유사한 최종 패시베이션층을 제공해주며, 몇몇 예시적인 양상들에서, 신뢰성 테스트 전용의 기판들이 고려될 때, 상기 테스트 영역들 및 실제 디바이스 영역들이 동일한 기판에 형성될 수 있다. 결과적으로, 본 개시는, 알루미늄-기반 기법들을 필요로하지 않고도, 디바이스 영역들 내에 범프 구조들을 형성하고 테스트 영역들 내에 와이어 본딩 구조들을 형성하기 위한 고도의 효율적인 공정 기법을 가능하게 해주며, 그럼으로써, 본 기법이 아니었다면 알루미늄 기술을 필요로 했을 장비 및 클린 룸 영역들의 측면에서 자원이 매여있지 않게 해주면서도, 각각의 테스트 구조들의 와이어 본딩과 관련된 이점들을 제공해준다.
본 명세서에서 설명되는 한가지 예시적인 방법은, 기판 위에 형성되는 최종 금속화층 위에 최종 유전체층을 형성하는 단계를 포함하며, 여기서, 최종 금속화 층은 반도체 디바이스를 포함하는 디바이스 영역에 연결된 제1 컨택 영역 및 테스트 영역에 연결된 제2 컨택 영역을 포함한다. 상기 방법은, 제1 컨택 영역과 제2 컨택 영역을 노출시키기 위하여 상기 최종 유전체층을 패터닝하는 단계와, 제1 및 제2 컨택 영역들 위에 금속 스택을 형성하는 단계를 더 포함하며, 여기서 상기 금속 스택의 상부층은 와이어 본딩이 가능하게 되어 있다.
본 명세서에서 개시되는 추가의 예시적 방법은, 복수의 기판들 위에 최종 금속화층을 형성하는 단계를 포함하며, 여기서 각각의 기판은 디바이스 영역과 테스트 영역을 포함한다. 또한, 본 방법은, 디바이스 영역에서 제공되는 반도체 디바이스의 하나 이상의 특성들을 평가하기 위하여, 복수의 기판들 중 하나를 테스트 기판으로서 선택하는 단계를 포함한다. 또한, 최종 유전체층 스택은, 테스트 영역 및 상기 선택된 테스트 기판의 디바이스 영역 내에 형성된다. 본 방법은 테스트 기판의 디바이스 영역 및 테스트 영역 내에 금속 스택을 형성하는 단계를 더 포함하며, 여기서 상기 금속 스택은 최종 금속화층에 연결되며, 직접적인 와이어 본딩을 가능하게 해준다. 또한, 본 발법은, 최종 유전체층 스택과 동일한 구조를 가진 유전체층스택을 형성하는 단계와, 적어도 복수의 기판들 중 선택되지 않은 기판들의 디바이스 영역들 내에 추가의 금속 스택을 형성하는 단계를 포함한다. 마지막으로, 본 방법은, 선택되지 않은 기판들 위에 형성된 추가의 금속 스택 위에 솔더 물질을 형성하는 단계를 포함한다.
본 명세서에 개시된 예시적인 중간 반도체 제품(intermediate semiconductor product)은, 기판 및 상기 기판위에 형성된 복수의 다이 영역들, 그리고 반도체 디바이스들을 포함한다. 상기 반도체 제품은, 복수의 다이 영역들 중 하나 이상의 측방향으로 인접하게 위치된 테스트 영역을 더 포함한다. 또한, 금속화 시스템은, 복수의 다이 영역들 및 테스트 영역 내에 형성된 최종 유전체 층 스택을 포함하며, 여기서 상기 최종 유전체 층 스택은 복수의 다이 영역들 및 테스트 영역에서 동일한 구성을 가진다. 마지막으로, 상기 중간 반도체 제품은, 최종 유전체층 스택 내의 테스트 영역 내에 형성되었으며 와이어 본딩이 가능하게 되어있는 상부 금속층을 가진 금속층 스택을 포함한다.
본 개시는 첨부의 도면들과 함께 다음의 설명을 참조로 이해될 수 있으며, 도면들에서, 유사한 참조 부호들은 유사한 요소들을 나타낸다.
도 1a-1d는 종래의 기법들에 따라 알루미늄을 기반으로, 테스트 영역 내에 와이어 본드 구조를, 그리고 디바이스 영역 내에 범프 구조를 형성하는 다양한 제조 단계들 중의 종래의 복잡한 반도체 디바이스의 단면도를 개략적으로 도시한다.
도 2a는 디바이스 또는 다이 영역 및 테스트 영역 위에 최종 금속화층을 형성한 후의 반도체 디바이스를 개략적으로 도시한다.
도 2b는 실시예들에 따라, 기판을, 신뢰성 또는 테스트 기판으로 또는 제품 기판으로 분류하기 위해 결정하는 과정을 개략적으로 도시한다.
도 2c-2f는 추가의 실시예들에 따라, 실제 디바이스 영역들에서 동일한 구조를 가지는 공통의 최종 유전체층 스택을 바탕으로 테스트 영역 내에 와이어 본딩을 위한 컨택 구조를 형성하는 다양한 제조 단계들 동안의 단면도를 개략적으로 도시한다.
도 2g는 추가의 실시예들에 따라, 개선된 와이어 본딩 성능을 지닌 컨택 구조를 포함하는 반도체 디바이스를 개략적으로 도시한다.
도 2h-2j는 실시예들에 따라, 각각의 테스트 영역들 내에 와이어 본딩 구조를 필요로하지 않고 제품 기판들 내의 실제 다이 위에 범프 구조를 형성하는 다양한 제조 단계들 중의 반도체 디바이스의 단면도를 개략적으로 도시한다.
도 2k는, 다른 예시적인 실시예들에 따라, 다이 영역 내에 범프 구조가 형성되는 한편, 동일한 최종 유전체를 기반으로 테스트 영역 내에는 와이어 본딩 구조가 형성되는 제조 단계 중의 반도체 디바이스의 단면도를 개략적으로 도시한다.
비록 본 명세서에 개시된 내용에 대한 다양한 수정 및 대안적인 형태가 가능하지만, 이것의 구체적인 실시예들이 도면에 예시로서 도시되었으며 본 명세서에서 상세히 설명된다. 그러나, 구체적인 실시예들에 대한 본 명세서의 기술은 본 발명을 개시된 특정 형태로 제한하려 의도된 것은 아니며, 그 반대로, 첨부의 청구항들에 의해 정의되는 것과 같은 본 발명의 범주 및 정신 내에 들어오는 모든 수정, 등가, 그리고 대안들을 포괄하도록 의도되었다.
본 발명의 다양한 실시예들이 하기에서 설명된다. 명료성을 위하여, 본 명세서에서 실제 실시예들의 모든 피쳐들이 설명되지는 않는다. 물론, 임의의 그러한 실제 실시예의 개발에서, 실시예들 마다 다른 시스템 또는 비지니스 관련 제약들에 대한 호환성과 같은 개발자의 구체적인 목표를 달성하기 위해서는, 다수의 구현별 특정(implementation-specific) 결정들이 이루어져야 하는 것을 알아야 한다. 또한, 그러한 개발 노력은 복잡하고 시간 소모적일 것이나, 그럼에도 불구하고 본 개시의 이점을 갖는 당업자들에게는 일상적인 일일 것이다.
본 명세서의 내용이 이제 첨부의 도면을 참조하여 설명될 것이다. 다양한 구조들, 시스템 및 디바이스들이 단지 예시의 목적으로, 그리고 당업자들에게 잘 알려진 세부사항들로 본 개시를 모호하게 하기 않기 위하여, 도면에 개략적으로 표현된다. 그러나, 본 개시의 예시적인 실시예들을 설명하고 묘사하기 위하여 첨부의 도면들이 본 명세서에 포함된다. 본 명세서에서 사용된 단어 및 표현들은 그 단어 및 표현들이 당업자에 의해 이해되는 것과 같은 의미를 가지도록 이해되고 해석되어야 한다. 본 명세서에서의 용어 또는 구의 일관된 사용에 의해, 용어 또는 구의 특정 정의, 즉, 당업자들에 의해 이해되는 것과 같은 보통의 관습적인 의미들과 다른 정의가 의도되지는 않는다. 용어 또는 구가 특정 의미, 즉, 당업자에 의해 이해되는 것과 다른 의미를 가지는 한, 그러한 특정한 정의는, 직접적이고 명확하게 그 용어 또는 구의 특정 정의를 제공하는 정의적인 방식으로 본 명세서에서 명백히 설명될 것이다.
본 명세서에 개시된 몇가지 예시적인 양상들에서는, 예를 들어, 적어도 전용의 신뢰성 기판 또는 테스트 기판 내에서 효율적인 와이어 본딩 기법들을 사용할 수 있는 성능을 유지하면서도 알루미늄의 사용을 방지함으로써, 감소된 공정 복잡도를 가지고 적절한 범프 구조를 형성할 수 있게 하는 개선된 기법이 제공된다. 이를 위하여, 최종 유전체층 스택(즉, 최종 유전체 패시베이션층과 적절한 패시베이션층 스택을 포함하는 층 스택)은, 적절한 범프 구조를 형성할 수 있게 해주고 효율적인 와이어 본딩 기법들을 사용할 수 있게 해주는 적절한 금속층 스택과 함께, 실제 다이 또는 디바이스 영역들 그리고 테스트 영역들 내에서 동일한 구조로 제공될 수 있다. 따라서, 금속층 스택은, 효과적인 와이어 본드 물질로서 작용하는 가능성을 제공해주는 한편 범프 물질에 대하여 효율적인 장벽 물질로서 작용하는 물질을 제공하기 위하여, 전기화학적 증착 공정과 같은 적절한 증착 기법들을 바탕으로 형성될 수 있으다. 본 명세서에 개시된 일부 예시적인 양상들에서, 추가적으로 적절한 상부 금속층이, 예를 들어, 금으로 제공될 수 있고, 그럼으로써 더욱 개선된 와이어 본딩 성능을 제공해 준다.
본 명세서에 개시된 몇몇 실시예들에서는, 금속층 스택의 금속들이, 다른 제조 단계들에서 사용될 수도 있는 금속 성분들(metal components)의 형태로 제공될 수 있으며, 그럼으로써 후공정을 위해 추가적인 자원들을 유지할 필요성을 감소시켜 주고, 전체적인 생산 비용을 감소시켜준다. 또한, 고도로 복잡한 알루미늄-기반 증착 및 패터닝 공정들이 방지됨으로 인하여, 제품 생산 수율이 증가하는 한편 사이클 시간이 감소될 수 있다. 또한, 최종 유전체층 스택이, 디바이스 영역들 및 테스트 영역들 내에서 동일한 구성으로 제공되므로, 예를 들어, 도 1a-1d와 관련하여 설명된 것과 같은 종래의 기법-종래의 기법들에서는, 각각의 테스트 영역들이 실질적으로 최종 패시베이션층을 구비하지 않으므로 결과적으로 각각의 테스트 구조들의 기계적 및 화학적 특성들이 실제 반도체 디바이스들과 비교할 때 현저히 달라진다- 과 비교할 때, 후공정의 공정 특성들 및 금속 특성들을 평가하는 것과 관련하여 향상된 인증성이 달성될 수 있다. 또한, 일부 예시적인 실시예들에서, 각각의 기판이 신뢰성 기판으로서 사용되어야 하는지 또는 일반적인 제품 기판으로서 처리되어야 하는지와 관련된 결정이, 제조 흐름의 적절한 단계에서(예를 들어, 최종 금속화층을 형성하고 평가한 후에) 이루어짐으로써 전체 공정 흐름이 매우 효율적이게 될 수 있다. 전용의 테스트 기판에 대해서는, 테스트 영역들 내에 각각의 와이어 본드 패드들을 제공하기 위하여, 가능하게는 디바이스 영역들 위에 실제 범프 구조를 필요로 함이 없이, 수정된 제조 시퀀스가 사용될 수 있다. 다른 한편으로, 제품 기판은, 매우 효율적인 공정 흐름을 기반으로 처리될 수 있는바, 이러한 공정 흐름에서는, 요구되는 공정 단계들의 수를 줄이기 위하여, 제품 기판들의 테스트 영역들 내에 와이어 본드 패드들을 제조하는 단계가 생략되거나 또는 단지 부분적으로만 완결될 수 있다. 본 명세서에 개시된 다른 예시적인 양상들에서는, 종래의 기법에 비해 감소된 공정 복잡도를 제공하면서도, 동작적 범프 구조(operational bump structure)가 다이 영역들 내에 제공될 수 있으며, 기능적 와이어 본드 구조(functional wire bond structure)도 테스트 영역 내에 제공될 수 있다.
도 2a는 진보된 제조 단계에서의 반도체 디바이스(200)를 개략적으로 도시한다. 즉, 반도체 디바이스(200)는 기판(201)을 포함하며, 상기 기판(201)은 그 내부 및 위에 회로 소자들, 마이크로기계 피쳐들 등을 형성하기 위한 임의의 적절한 캐리어 물질을 나타낼 수 있다. 예를 들어, 기판(201)은 실리콘-기반의 벌크 기판, 실리콘-온-인슐레이터(SOI) 기판, 내부에 SOI 영역 및 벌크 영역등이 형성된 기판일 수 있다. 기판(201)은 복수의 디바이스 영역들(250D)로 나누어질 수 있으며, 이 디바이스 영역들(250D)에는 집적회로, 전자 회로와 결합된 마이크로기계 디바이스등과 같은 기능 엔티티(functional entity)들이 형성될 것이다. 하나 이상의 디바이스 영역들(250D)(편이를 위해 도 2a에는 단지 하나의 영역이 도시되어있음)은, 진보된 집적 회로들의 다이 영역들 또는 구역들을 나타낼 수 있다. 다른 한편으로, 기판(201)은, "기능"엔티티들로 되도록 의도되지는 않았으나 공정 프로세스 흐름 특성들, 물질들을 평가하기 위해 제조 흐름 도중 및 제조 흐름 후에 사용될 수 있는 마이크로구조 피쳐들이 제공되는 영역들을 포함할 수 있다. 각각의 영역들은, 테스트 영역(250T)으로 지칭될 수 있으며, 실제 디바이스 영역들(250D)에 측방향으로 인접하고, 여기서 실제 디바이스 영역들(250D)은, 예를 들어, 다이 실 영역들(die seal areas)(즉, 각각의 금속-포함 설계 영역(metal-containing delineation area)등)에 의해 테스트 영역들(250T)로부터 분리될 수 있다. 결과적으로, 기판(201)은 그 내부 또는 그 위에 디바이스 층(202)이 형성되었을 수 있으며, 디바이스 층(202)은 디바이스 영역(250D) 내의 복수의 회로 소자들(202D) 및 테스트 영역(250T) 내에 위치된 하나 이상의 테스트 피쳐들을 포함할 수 있다. 예를 들어, 테스트 피쳐들(202T)은 게이트 유전체의 신뢰성, 반도체 물질등의 스트레인 특성을 평가하기 위한 각각의 엘리먼트들을 포함할 수 있다. 마찬가지로, 고 레벨의 디바이스(200)에서, 테스트 구조(202T)는 실제 디바이스 영역들(250D)에서 사용되는 각각의 금속화 시스템들의 신뢰성(예를 들어, 전자 이동 또는 다른 스트레스-유발 컨택 열화 메커니즘(stress-induced contact degradation mechanism)에 관련된 신뢰성)을 평가하기 위한 금속화 피쳐들을 포함할 수 있다.
또한, 반도체 디바이스(200)는 금속 라인들 및 적층된 서로 다른 금속화 레벨들의 금속 라인들을 연결하는 비아들을 포함하는 복수의 금속화 층들을 포함하며, 몇몇 예시적인 실시예들에서, 이 금속화 층들은 낮은-k 유전체 물질들(3.0 이하의 상대 유전율을 가진 유전체 물질로 이해됨)과 함께 구리 물질을 바탕으로 형성될 수 있다. 편의상, 금속화층(207)이 도 2a에 도시되며, 이 금속화층은 디바이스(200)의 최종 금속화층을 나타낸다. 따라서, 금속화층(207)은, 가능하게는 실리콘 다이옥사이드, 실리콘 니트라이드, 실리콘 옥시니트라이드 등과 같은 종래의 유전체와 함께, 낮은-k유전체 물질로 구성된 유전체 물질(207A)을 포함한다. 또한, 각각의 금속 영역들(207D, 207T)이 유전체 물질(207A) 내에 형성될 수 있고, 일부 예시적인 실시예들에서 이 금속 영역들은 구리, 적절한 배리어 물질(도시되지 않음)과 함께 구리 합금을 포함하는 구리-기반 금속 영역들을 나타낼 수 있다. 디바이스 영역(250D) 내의 금속 영역들(207D)(도 2a에는 금속 영역 중 하나만이 도시됨)은, 기판(201)을 다이싱 한 후 디바이스 영역(250D)에 캐리어 기판을 직접 컨택시키기 위해 요구되는 범프 구조를 위에 형성하기에 적합한 위치에, 적절한 측방향 사이즈로 제공될 수 있음을 이해해야 한다. 마찬가지로, 테스트 영역(250T) 내의 금속 영역들(207T)(편의상 상기 영역들 중 하나만이 도시됨)은, 형성될 각각의 본드 패드들에 대한 와이어 본딩을 가능하게 하기 위하여 적절한 치수로 적절하게 위치된다.
도 2a에 도시된것과 같은 반도체 디바이스(200)는, 캡층(206)(도 2c) 위에 임의의 패시베이션층들을 제공하는 것을 제외하고는 반도체 디바이스(100)를 참조로 설명된 것과 유사한 공정 기법들을 바탕으로 형성될 수 있다.
앞서 논의된 바와 같이, 디바이스(200)와 같은 복잡한 반도체 디바이스들을 제조하는 동안에, 각각의 제조 공정들을 모니터링하고 제어하기 위하여 복수의 검사 및 측정 단계들이 수행되어야 한다. 이러한 목적으로, 테스트 영역(250T) 또는 디바이스 영역(250D)과 같은 임의의 다른 영역들 내에 위치될 수 있는 테스트 구조들이, 요구되는 측정 데이터를 얻기 위해 사용될 수 있다. 예를 들어, 일반적으로, 결함률(defect rate), 전기 특성등과 관련된 측정 데이터를 얻기 위하여, 금속화층(207)과 같은 금속화층들 중 하나를 형성한 후, 각각의 측정 공정들이 행해질 수 있다. 예를 들어, 최종 금속화층(207)을 바탕으로, 전기적 파라미터, 제조 흐름의 특성 등을 결정하기 위해, 각각의 측정이 행해질 수 있다. 본 명세서에 개시된 실시예들에 따르면, 최종 금속화층(207)에 대한 각각의 측정 공정들을 수행할때까지 또는 수행하기 전의 임의의 시점에, 디바이스(200)의 기판(201)이 테스트 기판 또는 제품 기판으로 여겨질 것인지 여부가 결정될 수 있다.
도 2b는 전체 제조 흐름의 일부(260)를 개략적으로 도시하며, 여기서, 적절한 범프 구조와 와이어 본드 구조를 형성하기 전 임의의 시점에, 기판(201)과 같은 고려중인 기판이 테스트 기판(예를 들어 신뢰성 측정을 위한 테스트 기판)으로서 사용될지, 또는 테스트 영역(250T)에 대한 와이어 본딩이 요구되지 않는 실제 제품 기판으로서 사용될지 여부가 결정(261)된다. 상기 결정(261)은 임의의 시점에 이루어질 수 있으며, 일 예시적인 실시예에서, 상기 결정(261)은 최종 금속화층(207)을 형성하고 측정 데이터를 얻기 위해 각각의 측정 공정들을 수행한 후에 이루어질 수 있다. 예를 들어, 전기적 측정 데이터는, 디바이스 피쳐들(202D)이 열등한 성능을 가짐을 나타낼 수 있으며, 이 경우 기판(201)은, 감소된 성능 특성을 기반으로 정보를 얻기 위하여, 신뢰성 기판 또는 테스트 기판으로서 고려될 수 있으며, 동시에, 디바이스 영역들(250D)의 일부 또는 전부가 실제 제품으로서 사용되지 않는다면, 감소된 생산 수율에 크게 기여하지 않게 된다. 다른 경우에, 범프 구조와 와이어 본드 구조의 형성 전의 프로세스 흐름(260)의 임의의 시점이, 상기 결정(261)을 내리기 위한 적절한 시점으로서 선택될 수 있다. 따라서, 도 2b에 도시된 실시예에서, 공정 흐름(260)은, 결정(261)에서 "예"에 대응하는 제1 브랜치(260T)와, 결정(261)에서 "아니오"에 대응하는 제2 브랜치(260D)로 나뉠 수 있다. 따라서, 도 2b에 도시된 예시적인 실시예에서, 예를 들어, 공정(260D) 중에 공정 복잡도가 감소될 수 있으므로, 전체 공정 효율성을 개선시키기 위하여 서로 다른 공정 시퀀스들(260D, 260T)이 후속될 수 있고, 그럼으로써, 이후에 설명될 바와 같이, 덜 복잡한 공정 단계들을 바탕으로 실제 제품 기판들을 제조할 수 있게된다. 다른 한편으로, 아주 제한된 수의 테스트 기판들이 공정 흐름(260T)에 따라 처리될 수 있고, 여기서, 테스트 영역들(250T) 내에 요구되는 와이어 본드 구조를 제공하기 위해 추가의 공정 단계들이 사용될 수 있으면서도, 공정 흐름(260D)과의 고도의 호환성이 제공(즉, 적어도 최종 유전체 패시베이션층 스택은 공정이 동일한 구성으로 형성됨)되어, 각각의 측정 데이터 간에 고도의 호환성이 제공된다.
도 2c-2g를 참조로, 공정 흐름(260T)(즉, 반도체 디바이스(200)의 기판(201)은 결정(261) 동안 신뢰성 기판 또는 테스트 기판으로서 선택되었을 때)에 대응하는 실시예들에서의 다양한 제조 단계들 동안의 반도체 디바이스(200)가 설명된다.
도시된 바와 같이, 이 제조 단계에서 반도체 디바이스(200)는, 금속 영역들(207D, 207T)을 신뢰성있게 한정하기 위해, 예를 들어, 실리콘 니트라이드, 실리콘 카바이드, 니트로겐-포함 실리콘 카바이드 형태로된 캡층(206)을 포함하는 금속화층(207)을 포함한다. 하나 이상의 패시베이션층들(203A, 203B)이 제공될 수 있으며, 상기 패시베이션층들은 실리콘 다이옥사이드, 실리콘 옥시니트라이드 등과 같은 임의의 적절한 물질로 구성될 수 있다. 도시된 실시예에서, 예를 들어, 실리콘 다이옥사이드 및 실리콘 옥시니트라이드 형태로 된 두개의 서로 다른 패시베이션층들(203A, 203B)이 제공될 수 있으며, 다른 예시적인 실시예들(도시되지 않음)에서는, 요구되는 보호 효과가 달성되는 한, 다른 임의의 개수의 층들이 사용될 수 있다. 예를 들어, 단일 패시베이션층 또는 두개 이상의 패시베이션층들이 적절한 물질 조성 및 층 두께를 바탕으로 제공될 수 있다. 예를 들어, 패시베이션층들(203A, 203B)의 타입 및 두께는 예를 들어, 도 1a-1d를 참조로 설명된 것과 같은 종래의 기법과는 다르게 선택될 수 있는바, 이는 하나 이상의 패시베이션층들(203A, 203B)이, 장벽층과 알루미늄층을 패터닝하기 위해 종래의 기법에서 요구되는 것과 같은 복잡한 식각 공정들에 노출되지 않을 수 있기 때문이다. 따라서, 더 적은 제약 조건들을 사용하여 하나 이상의 패시베이션층들(203A, 203B)이 제공될 수 있으며, 그럼으로써 가능하게는 전체 층 두께를 감소시키는것과 함께, 적절한 물질을 선택하는 것에 있어서 개선된 유연성이 제공된다. 패시베이션층들(203A, 203B)은 PECVD등과 같은 잘 확립된 증착 기법들을 바탕으로 형성될 수 있다.
도 2d는 더 진행된 제조 단계에서의 반도체 디바이스(200)를 개략적으로 도시하며, 여기서, 최종 패시베이션층(203C)이 패시베이션층(203A, 203B) 위에 형성된다. 따라서, 층들(203A, 203B, 203C)은 디바이스(100)과 관련하여 앞서 정의된 것과 같은 의미로, 최종 유전체층을 정의할 수 있으며, 상기 최종 유전체층 스택(203)은, 이후 보다 자세히 설명될 바와 같이, 내부 또는 위에 범프 구조 및/또는 와이어 본드 구조가 형성될 수 있는 최종 유전체 물질을 나타낸다. 몇몇 도시된 실시예들에서, 최종 패시베이션층(203C)은 폴리머 물질의 형태로 제공될 수 있으며, 상기 폴리머 물질은 몇몇 경우에, 감광성 폴리이미드와 같은 감광성 물질로서 제공될 수 있고, 상기 폴리머 물질은, 층(203C) 내부에 잠상(latent image)(상기 잠상은 후속적으로 "현상"되어 금속 영역들(207D, 207T) 각각에 대응하는 각각의 개구들(203o)을 형성함)을 형성하기 위해 층(203C)을 노출시킴으로써 적절한 리쏘그래피 기법을 바탕으로 패터닝될 수 있다. 몇몇 실시예들에서, 금속 영역(207D)에 대한 엑세스가 요구되지 않을 때, 최종 패시베이션층(203C)은, 디바이스 영역(250C)을 실질적으로 완전히 커버하도록 패턴될 수 있다. 모든 경우에 있어서, 최종 유전체 층 스택(203)은, 영역(250T) 내에 확장 영역들을 요구함이 없이 영역(250D)과 영역(250T) 모두에 동일한 구조로 제공될 수 있으며, 최종 패시베이션층(203C)은, 예를 들어, 와이어 본딩에 적합한 표면 토포그래피의 제공이라는 관점에서, 생략될 수 있다.
도 2e는 더 진행된 제조 단계에서의 반도체 디바이스(200)를 개략적으로 도시한다. 도시된 바와 같이, 디바이스(200)는 전도성 라이너 물질(208)을 포함할 수 있으며, 상기 전도성 라이너 물질(208)은 "언더범프 금속화층"의 한 형태로 고려될 수 있으나, 추후 본 명세서에서 설명될 바와 같이, 각각의 솔더 범프 물질과 직접 컨택하게 되지 않을 수 있다. 전도성 라이너 물질(208)은 두개 이상의 서브 층들(208A, 208B)을 포함할 수 있으며, 상기 두개 이상의 서브 층들은 접착, 확산 블로킹 성능, 증착 특성 등과 관련하여 요구되는 특성들을 제공하기 위해 서로 다른 물질들로 구성될 수 있다. 일 예시적인 실시예에서, 전도성 라이너 물질(208)은 약 50-150nm 범위의 두께(예를 들어, 약 80-120nm의 두께)를 가진 티타늄층 형태의 제1 층(208A)을 포함할 수 있다. 다른 예시적인 실시예들에서, 층(208A)은, 위에 표시된 범위에 대응하는 두께의 티타늄 및 텅스텐으로 구성될 수 있다. 따라서, 층(208A)은 하부 금속 영역(207D, 207T)과 관련하여 충분한 접착을 제공하며, 이 하부 금속 영역들은 구리, 구리 합금 또는 임의의 다른 적절한 금속으로 구성될 수 있다. 또한, 제2 전도층(208B)은 개구(203o)를 충전하기 위한 후속적인 추가의 금속의 증착을 돕는 물질의 형태로 제공될 수 있으며, 상기 물질은 또한 와이어 본딩 기법들 및 범프 구조의 형성과 요구되는 호환성을 제공할 수 있다. 일 예시적인 실시예에서, 층(208B)은 약 100-300nm 범위의 두께를 가진 구리층의 형태로 제공될 수 있다. 예를 들어, 일부 실시예들에서, 층(208B)은 약 180-220nm의 두께를 가질 수 있다.
또한, 제조 단계에서, 디바이스(200)는, 예를 들어, 적어도 개구(203o)를 노출시키는 포토레지스트 마스크의 형태의 증착 마스크(211)를 더 포함할 수 있다. 마스크(211)는 따라서, 테스트 영역(250T)에 형성될 각각의 본드 패드의 최종 측방향 치수를 정의할 수 있으며, 도시된 실시예에서, 마스크(211)는 또한, 필요하다면 디바이스 영역(250D) 내의 범프 구조의 측방향 치수를 정의할 수 있다.
도 2e에 도시된 디바이스(200)는 하기의 공정들에 따라 형성될 수 있다. 패시베이션층들(203A, 203B)의 노출된 부분들은, 개구(203o)를 바탕으로 식각될 수 있으며, 상기 개구(203o)에서 캡층(206)이 또한 오픈됨으로써, 도시된 실시예의 금속 영역(207T) 및 금속 영역(207D)의 적어도 일부를 노출시키고, 이에 의해 또한 각각의 컨택 영역들(편이를 위해, 컨택 영역(207T, 207D)이라 지칭됨)을 정의한다. 그후, 전도층들(208)(예를 들어, 층(208A, 208B)형태의 전도층들)이 스퍼터 증착 등과 같은 적절한 증착 기법들을 바탕으로 형성될 수 있다. 예를 들어, 티타늄, 티타늄/텅스텐, 구리 그리고 복수의 다른 물질들에 대한 스퍼터 증착 기법들이 본 기술분야에서 잘 확립되어 있으며, 전도층들(208)을 형성하는 데 사용될 수 있다. 그후, 증착 마스크(211)가, 예를 들어, 테스트 영역(250T) 내에 형성될 와이어 본드 구조의 측방향 치수 및 위치를 정의하기 위한 적절한 리쏘그래피 마스크를 사용하여, 포토리쏘그래피를 바탕으로 형성될 수 있다. 증착 마스크(211)를 바탕으로,전기화학적 증착 공정에 의해 적절한 금속이 개구(203o) 내에 충전될 수 있고, 여기서 층(208A, 208B)은 효과적인 전류 분포층(current distribution layer)으로서 작용할 수 있고, 또한, 고려되는 금속의 전기화학적 증착을 시작하기 위한 물질 표면으로서 작용할 수 있다. 일 예시적인 실시예에서, 개구(203o) 내에 증착된 금속은 니켈일 수 있고, 다른 실시예에서는 텅스텐 등과 같은 다른 적절한 금속들이 사용될 수 있다.
도 2f는 더 진행된 제조 단계에서의 디바이스(200)를 개략적으로 도시한다. 도시된 바와 같이, 디바이스(200)는 적어도 테스트 영역(250T) 내에 금속 스택(212T)을 포함하며, 상기 테스트 영역(250T)은 층(208A, 208B) 부분 및 니켈, 텅스텐 등과 같은 금속(213) 부분을 포함한다. 일 예시적인 실시예에서, 금속(213)은, 상기 금속의 표면 부분 위에 직접적인 와이어 본딩을 할 수 있도록 선택된다. 예를 들어, 잘 확립된 와이어 본딩 기법들이 니켈에 대해 사용가능하다. 도시된 실시예에서, 각각의 금속층 스택(212D)은 디바이스 영역(250D)에 제공될 수 있고, 이 제조 단계에서 금속층 스택(212D)은, 다양한 금속층들(208A, 208B, 213)의 시퀀스와 관련하여 금속층 스택(212T)과 동일한 구성을 가질 수 있다. 금속층(213)은, 최종 유전체 스택(203)의 두께에 의해 실질적으로 정의된 두께 및 높이(213H)로 제공될 수 있으며, 이 두께 및 높이는, 각각의 전기화학적 증착 공정의 증착 시간을 기반으로 조정될 수 있다. 몇몇 예시적인 실시예에서, 높이(213H)는, 공정 및 디바이스 요구조거들에 따라, 약 1-3㎛의 범위로 조정될 수 있다. 예로써, 몇몇 경우에, 높이(213H)는 약 1.8-2.2㎛로 선택될 수 있다. 금속층(213)의 전기화학적 증착 후에, 증착 마스크(211)가, 예를 들어, 잘 확립된 레지스트 식각 공정들을 바탕으로 제공될 수 있고, 그후 층(208B, 208A)의 노출된 부분들을 제거하기 위한 식각 공정이 수행되어, 전기 절연 층 스택으로서의 금속층 스택(212T)을 제공한다. 층(208A, 208B)의 노출 부분들의 제거는, 잘 확립된 습식 화학적 식각 기법들 또는 플라즈마 보조 식각 공정(plasma assisted etch process), 또는 이것들의 임의의 조합과 같은 잘 확립된 식각 공정들을 바탕으로 달성될 수 있다. 대응하는 식각 공정 중에, 금속(213)은 효과적인 식각 마스크로서 사용될 수 있고, 여기서 어느 정도의 언더식각(under-etching)은 공정 전략에 의존한다. 예를 들어, 구리 물질과 함께 티타늄 또는 티타늄/텅스텐 물질이 층(208A, 208B)에 대해 사용된다면, 이 물질들은 종래 반도체 디바이스들에서의 언더범프 금속화 층으로서 빈번하게 사용되므로, 종래의 식각 방법들이 사용될 수 있다.
결과적으로, 공정 흐름(260T)에 따라, 필요하다면, 금속층 스택(212T)이 테스트 영역(250T), 및 가능하게는 디바이스 영역(250T) 내에 제공될 수 있으며, 여기서 스택(212T)의 상부층(즉, 도시된 실시예에서 물질(213))은 테스트 영역(250T)을 어셈블링할 때 직접적으로 와이어 본딩을 할 수 있도록 구성된다. 또한, 최종 유전체층 스택(203)을 형성하기 위한 공정 흐름이 디바이스 영역(250D) 및 테스트 영역(250T) 내에서 동시에 수행됨으로써, 디바이스 영역과 테스트 영역에 동일한 구성을 얻을 수 있고, 이러한 동일한 구성은, 특히 디바이스(200)의 금속화 시스템과 관련하여, 테스트 영역(250T)을 바탕으로 각각의 실험 데이터를 얻을 때, 고도의 인증성(high degree of authenticity)을 얻게 해준다. 이후 보다 자세히 설명될바와 같이, 디바이스 영역(250D)에 제공된 것과 같은 금속층 스택(212D)이, 솔더 물질을 형성하기 위한 기본 구성로서 사용되어, 도 2d-2f를 참조로 도시된 실시예들의 경우에서와 같이 기판(201)이 테스트 기판을 나타내든지 또는 이후에 설명될 바와 같이 기판(201)이 실제 제품 기판을 나타내든지에 관계없이, 테스트 영역과 디바이스 영역에 대해 실질적으로 동일한 구성의 컨택 구조가 얻어질 수 있게 된다. 따라서, 배리어/접착 층 및 알루미늄 층을 패터닝하기 위한 복잡한 패터닝 공정들이 방지됨으로 인해 종래의 기법들에 비해 감소된 복잡도의 공정 시퀀스를 바탕으로 와이어 본드 구조 및/또는 범프 구조가 형성될 수 있으며, 알루미늄-기반 금속들의 사용을 완전히 배제할 수 있으므로, 종래 기법들과 비교하여 제조 라인에서 추가적인 자원을 유지할 필요성이 감소된다. 결과적으로, 반도체 디바이스(200)(테스트 영역(250T)에 대응하는 구조를 실제로 완성하기 위해서는 추가의 공정들이 요구된다는 점에서 중간 반도체 제품으로 고려될 수 있음) 및 디바이스 영역(250D)을 바탕으로한 디바이스들은, 이후 설명될 바와 같이, 감소된 공정 복잡도 및 증가된 전체 생산 수율을 바탕으로 형성될 수 있다.
도 2g는 추가의 예시적인 실시예들에 따른 반도체 디바이스(200)를 개략적으로 도시하며, 여기서 금속층 스택(212T) 및 스택(212D)가 제공된다면, 상기 스택들은 상부 금속층(214)을 포함할 수 있고, 금속층(213)이 와이어본딩 공정 동안에 덜 효율적이라면, 상부 금속층(214)은 보다 우수한 와이어 본딩 성능을 제공할 수 있다. 예시적인 실시예에서, 상부층(214)은 금을 포함할 수 있으며, 상부층(214)에 대해 본 기술분야의 잘 확립된 효율적인 와이어 본딩 기법들이 사용가능하다. 상부층(214)은 전기화학적 증착 공정을 기반으로(예를 들어, 증착 마스크(211)(도 2e)를 기반으로) 형성될 수 있고, 여기서, 층(214)의 측방향 치수들은 실질적으로 물질(213)의 측방향 치수에 대응한다. 이러한 목적을 위해, 물질(213)의 전기화학적 증착 후, 상부층(214)을 요구되는 두께(약 50-200nm의 범위내에 있을 수 있으며, 일 예에서, 약 80-120nm의 두꼐가 사용될 수 있다)로 형성하기 위하여, 적절한 전해 용액(electrolyte solution)이 제공될 수 있다. 다른 경우에, 상부층(214)은, 가능하게는 물질(213)의 표면 부분 위에 적절한 촉매제(catalyst material)를 제공한 후, 무전해 증착 공정을 바탕으로 증착될 수 있으며, 여기서, 물질(214)은 증착 마스크(211)를 바탕으로 제공되거나, 증착 마스크(211)의 제거 및 라이너 물질들(208A, 208B)의 패터닝 후 형성될 수 있다. 결과적으로, 와이어 본딩 공정 중 금속층 스택(212T)의 성질에 관련된 금속층 스택(212T)의 특성들은, 상부 물질층(214)을 바탕으로 조정될 수 있으며, 금속 스택(212T, 212D)의 잔여 물질(즉, 물질들(208A, 208B, 213)은, 필요하다면 디바이스 영역(250D) 내에 또는 제품 기판들의 각각의 디바이스 영역들 내에 솔더 범프 구조를 형성하는 것과 관련하여 고도의 효율성을 지니도록 선택될 수 있다.
도 2h-2k와 관련하여, 이제 추가의 예시적인 실시예들이 설명될 것이며, 여기서 공정 흐름 브랜치(260D)(도 2b)에 따라 디바이스(200)이 처리된다. 즉, 기판(201)은 테스트 영역(250T) 내에 적절한 본드 패드들을 반드시 필요로하지는 않는 제품 기판인 것으로 고려된다.
도 2h는 디바이스 영역(250D) 내에 적어도 개구(203o)를 가지도록 최종 패시베이션층(203C)이 패터닝된 제조 단계에서의 디바이스(200)를 개략적으로 도시하며, 여기서 테스트 영역(250T) 내에 각각의 개구가 반드시 제공되어야 하는 것은 아니다. 그러나, 도 2h에 도시된 예시적인 실시예에서는, 테스트 영역(250T)에도 각각의 개구(203o)가 형성될 수 있으며, 그럼으로써, 기판들 및 실제 제품 기판들에 대해 동일한 리쏘그래피 마스크가 사용될 수 있게 해준다. 다른 경우에, 최종 패시베이션층(203C)은, 필요하다면 테스트 영역(250T)으로부터 실질적으로 완전히 제거되도록 패턴될 수 있다. 또한, 전도성 라이너 물질(208)이 형성되는바, 상기 전도성 라이너 물질의 형성은 앞서 설명된 것과 동일한 공정 기법들을 사용하여 달성될 수 있다. 또한, 이 제조 단계에서, 증착 마스크(211D)가, 예를 들어, 레지스트 마스크 등의 형태로 제공될 수 있으며, 이 증착 마스크는, 테스트 영역(250T)을 커버하는 한편 디바이스 영역(250D) 내의 범프 구조의 측방향 사이즈를 적절하게 정의할 수 있다. 각각의 리쏘그래피 기법들을 바탕으로 증착 마스크를 패터닝한 후, 앞서서 설명된 것과 같은 임의의 적절한 전기화학적 증착 기법들을 바탕으로 금속 물질(213)의 증착이 개시될 수 있다. 예를 들어, 니켈, 텅스텐 등과 같은 임의의 적절한 금속이, 전기도금, 무전해도금 등에 의해 증착될 수 있다. 공정 흐름 브랜치(260T)에 대해 앞서 설명된 것과 실질적으로 동일한 공정 시퀀스가 사용될 수 있으며, 그럼으로써, 테스트 기판과 제품 기판 사이에 고도의 호환성을 얻게될 수 있음이 이해되어야 한다. 그후, 일부 예시적인 실시예들에서, 범프 구조용 금속(예를 들어, 주속/리드 조성물 형태의 솔더 물질, 또는 리드가 없는 임의의 다른 적합한 범프 또는 솔더 물질)을 제공하기 위하여 전기화학적 증착 공정을 바탕으로 추가의 물질이 증착될 수 있다. 따라서, 앞서 증착된 물질은, 실제 범프 물질을 위한 효율적인 장벽 물질로서 작용할 수 있으며, 그럼으로써 테스트 기판 및 제품 기판 모두의 금속층 스택(212D, 212T)의 적어도 상당 부분 및 최종 유전체층 스택(203)을 사용하여, 범프 구조 및 와이어 본드 구조의 형성을 가능하게 해준다.
도 2i는 위에서 설명된 공정 시퀀스 후, 그리고 증착 마스크(211D)의 제거 후의 디바이스(200)를 개략적으로 도시한다. 따라서, 도시된 바와 같이, 범프 구조(209)가 디바이스 영역(250D) 내에 형성되며, 상기 디바이스 영역(250D)은 예를 들어 앞서서 설명된 것과 같은 범프 물질(215)을 포함하는, 도 2f에 도시된 것과 같은 금속 스택(212D)을 포함할 수 있다. 따라서, 이 실시예에서, 물질(213, 215)의 측방향 치수들은 증착 마스크(211D)에 의해 정의될 수 있다. 다른 예시적인 실시예들(도시되지 않음)에서, 예를 들어, 증가된 또는 감소된 측방향 치수의 범프 물질이 요구된다면, 서로다른 증착 마스크들에 의해 서로다른 측방향 치수들이 사용될 수 있다.
도 2j는, 앞서 설명된 것과 같은, 전도층들(208A, 208B)의 노출 부를 제거하기 위한 대응하는 식각 공정 후의 디바이스(200)를 개략적으로 도시한다. 대응하는 식각 공정 동안에, 금속 영역(207T)이 노출될수도 있으나, 테스트 영역(250T)이 추가의 공정 동안에 사용되지 않으므로, 상기 금속 영역(207T)의 노출은 디바이스(200)의 추가 공정에 부정적인 영향을 주지 않을 것이다. 결과적으로, 디바이스(200)가 실제 제품 기판을 나타낼 때, 디바이스(200)는, 상기 디바이스(200)가 테스트 기판을 나타낼 때와 관련하여 앞에서 설명된 것과 본질적으로 동일한 공정 기법 및 물질들을 바탕으로 형성될 수 있다.
도 2k는 예시적인 실시예들에 따른 반도체 디바이스(200)를 개략적으로 도시하며, 여기서 범프 구조(209)가 디바이스 영역(250D) 내에 제공되고, 동일한 기판 상의 금속 영역(250T) 내에 직접적인 와이어 본딩을 위한 금속 스택(212T)이 제공될 것이다.
도 2k는 금속층 스택들(212D, 212T)을 포함하는 반도체 디바이스(200)를 개략적으로 도시하며, 상기 금속층 스택들은, 도 2c-2f를 참조로 앞에서 설명된것과 같은 공정 기법을 바탕으로 형성되었을 수 있다. 따라서, 최종 유전체 층 스택들(203) 및, 스택들(212D, 212T)은 디바이스 영역(250D) 및 테스트 영역(250T) 에서 동일한 구성을 가질 수 있다. 즉, 금속층 스택들(212D, 212T)의 물질(213)은, 증착 마스크(211)(도 2e)를 바탕으로 형성되었을 수 있다. 도시된 실시예에서, 또한, 금속층 스택(212T)을 덮으면서 금속층 스택(212D)을 노출시키기 위해 증착 마스크(211D)(도 2h)가 제공될 수 있다. 테스트 영역(250T) 에는 범프 물질(215)이 증착되지 않게하면서 범프 물질(215)을 증착하기 위하여, 상기 증착 마스크(211D)를 바탕으로, 앞서 설명된 것과 같은 전기화학적 증착 공정이 행해질 수 있다. 그후, 앞서 설명된 것과 같이, 범프 구조(209) 및 금속층 스택(212)을 각각 식각 마스크로서 사용하면서, 증착 마스크(211D)가 제거될 수 있고, 라이너 물질(208)의 노출 부분이 또한 제거될 수 있다. 따라서, 이 예시적인 실시예들에서, 금속층 스택(212T)은, 직접적인 와이어 본드 공정을 가능하게 해주는 니켈과 같은 형태의 금속(213)을 포함할 수 있으며, 이 물질이 또한 범프 구조(209) 내에서 효과적인 장벽 물질로서 작용함으로써, 단지 증착 마스크(211D)를 제공하기 위한 하나의 추가적인 리쏘그래피 공정만을 요구하면서도 동일한 기판(201) 위에 동시에 금속층 스택(212T) 형태의 와이어 본드 구조 및 범프 구조(209)를 형성할 수 있게 해준다. 따라서, 이 경우에는 또한, 동일한 기판(201) 내에 포함된 디바이스 영역들(250D) 및 테스트 영역들(250T)이 범프 기법 및 와이어 본딩 기법에 의해 각각 컨택될 수 있으므로, 결정 단계(261)(도 2b)를 필요로함이 없이,종래의 기법들에 비해 고도로 효율적인 공정 시퀀스가 제공될 수 있다.
결과적으로, 본 명세서에 개시된 내용은, 개선된 기법 및 중간 제조 단계에서의 각각의 반도체 제품을 제공해주며, 여기서 범프 구조와 직접적인 와이어 본딩을 위한 구조가 동일한 공정 시퀀스를 바탕으로 얻어질 수 있고, 그럼으로써, 테스트 영역들 및 디바이스 영역들 내에 적어도 동일한 구성의 최종 유전체 층 스택들 및 유사한 구성의 금속층 스택들을 각각 제공해 준다. 따라서, 전체 공정 복잡도를 감소시키는 것에 부가하여, 각각의 측정 데이터에 대한 우수한 인증성이 달성될 수 있으며, 한편, 고도로 복잡한 알루미늄 기반의 후공정 단계들을 생략할 수 있으므로, 결과적으로 생산 비용이 감소되고 수율이 향상될 것이다. 예시적인 실시예에서, 실제로 범프 구조를 제공하기 전의 제조 흐름 동안, 임의의 적절한 시점에 테스트 기판들과 실제 제품 기판들 사이에서 결정을 함으로써 다수의 리쏘그래피 단계들이 줄어들 수 있다. 따라서, 본질적으로 알루미늄이 함유되지 않은(aluminum-free) 와이어 본드 구조 및 범프 구조가 제공될 수 있으며, 그럼으로써 후공정 장비의 측면에서 사용자원들이 감소될 수 있다.
앞서 개시된 특정한 실시예들은 단지 예시적인 것으로, 본 발명은 본 명세서에 개시된 내용의 이점을 갖는 해당 기술분야의 당업자들에게는 자명한, 상이하지만 등가적인 방식으로 변경 및 실행될 수 있다. 예를 들면, 앞서 설명된 공정 단계들은 다른 순서로 실행될 수도 있다. 또한, 하기의 특허청구범위에 기술된 바를 제외하면, 여기에 도시한 구성 혹은 디자인의 세부사항에 대해 그 어떤 제한도 의도되지 않는다. 따라서, 상기 설명된 특정 실시예들은 변경 혹은 수정될 수 있으며, 그러한 모든 변형예들은 본 발명의 본 발명의 범위 및 기술적 사상 내에 있다고 고려된다. 따라서, 본 명세서에서 보호받고자 하는 사항은 하기의 특허청구범위에 서술된 바와 같다.

Claims (14)

  1. 기판(201) 위에 형성된 최종 금속화층(last metallization layer)(207) 위에 최종 유전체층 스택(final dielectric layer stack)(203)을 형성하는 단계와, 상기 최종 유전체층 스택(203)은 패시베이션층 스택(203A, 203B) 및 상기 패시베이션층 스택(203A, 203B) 위의 최종 유전체층(203C)을 포함하고, 상기 최종 금속화층은 반도체 디바이스(202D)를 포함하는 디바이스 영역(250D)에 연결된 제1 컨택 영역(207D) 및 테스트 영역(250T)에 연결된 제2 컨택 영역(207T)을 포함하며;
    상기 최종 유전체층 스택(203)을 형성하는 단계 후, 상기 제1 및 제2 컨택 영역들(207D, 207T)을 노출하도록 상기 최종 유전체층 스택(203)을 패터닝하는 단계와; 그리고
    상기 최종 유전체층 스택(203)을 패터닝하는 단계 후, 상기 최종 유전체층 스택(203)과 상기 제1 및 제2 컨택 영역들(207D, 207T) 위에 금속 스택(212D, 212T)을 형성하는 단계를 포함하며, 상기 금속 스택(212D, 212T)의 상부층(213, 214)은 와이어 본딩을 할 수 있도록 되어 있는 것을 특징으로 하는 방법.
  2. 제1 항에 있어서,
    상기 최종 유전체층 스택(203)을 형성하는 단계는, 패시베이션층 스택(203A, 203B)을 형성하는 단계와 상기 패시베이션층 스택(203A, 203B) 위에 상기 최종 유전체층(203C)을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  3. 제2 항에 있어서,
    상기 최종 유전체층(203C)은 폴리머 물질의 형태로 제공되며, 상기 최종 유전체층 스택(203)을 패터닝하는 단계는, 상기 폴리머 물질을 방사선(radiation)에 노출시켜 상기 폴리머 물질 내에 잠상(latent image)을 형성하는 단계와, 상기 제1 및 제2 컨택 영역들(207D, 207T)에 대응하는 상기 잠상의 부분들을 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제1 항에 있어서,
    상기 금속 스택(212D, 212T)을 형성하기 위하여, 패터닝된 상기 최종 유전체층 스택(203) 및 노출된 상기 제1 및 제2 컨택 영역들(207D, 207T) 위에 하나 이상의 전도층(conductive layer)들(208A, 208B)을 형성하는 단계와;
    상기 제1 및 제2 컨택 영역들(207D, 207T) 위의 상기 하나 이상의 전도층들 의 최상부층(208B) 위를 노출시키도록 상기 하나 이상의 전도층들(208A, 208B) 위에 증착 마스크(211D)를 형성하는 단계와; 그리고
    전기화학적 증착 기법에 의해 제1 후속 금속(213)을 증착하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  5. 제4 항에 있어서,
    상기 제1 후속 금속(213) 위에 제2 후속 금속(214)을 증착하는 단계를 더 포함하며, 상기 제1 후속 금속(213)은 니켈을 포함하고 상기 제2 후속 금속(214)은 금을 포함하는 것을 특징으로 하는 방법.
  6. 제4 항에 있어서,
    상기 하나 이상의 전도층들(208A, 208B)을 형성하는 단계는,
    상기 제1 및 제2 컨택 영역들(207D, 207T)에 대해 접착층으로서 기능하기 위한 제1 전도층(208A)을 형성하는 단계와; 그리고
    상기 제1 전도층(208A) 위에 제2 전도층(208B)을 형성하는 단계를 포함하며, 상기 제2 전도층(208B)은 전기화학적 증착 기법을 수행하기 위한 베이스층으로서 기능하는 것을 특징으로 하는 방법.
  7. 제6 항에 있어서,
    상기 제1 전도층(208A)은 티타늄과 텅스텐 중 적어도 하나를 포함하며 상기 제2 전도층(208B)은 구리를 포함하는 것을 특징으로 하는 방법.
  8. 제1 항에 있어서,
    복수의 기판들(201) 각각의 위에 상기 최종 금속화층(207)을 형성하는 단계와, 상기 복수의 기판들(201) 각각은 디바이스 영역(250D)과 테스트 영역(250T)을 포함하며;
    상기 디바이스 영역에 제공된 반도체 디바이스들(202D)의 하나 이상의 특성들을 평가하기 위해 상기 복수의 기판들(201) 중 하나를 테스트 기판으로 선택하는 단계와;
    상기 선택된 테스트 기판(201)의 상기 디바이스 영역(250D) 및 상기 테스트 영역(250T) 내에 상기 최종 유전체층 스택(203)을 형성하는 단계와;
    상기 테스트 기판(201)의 상기 테스트 영역(250T) 및 상기 디바이스 영역(250D) 내에 금속 스택(212D, 212T)을 형성하는 단계와;
    적어도 상기 복수의 기판들(201) 중 선택되지 않은 기판들의 상기 디바이스 영역들(250D) 내에, 상기 유전체층 스택(203)의 구조를 가진 추가의 유전체 층 스택(203), 및 추가의 금속 스택(212D)을 형성하는 단계와; 그리고
    상기 선택되지 않은 기판들(201) 상에 형성된 상기 추가의 금속 스택(203) 위에 솔더 물질(215)을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  9. 제8 항에 있어서,
    상기 테스트 기판(201)의 상기 금속 스택(212D, 212T)의 금속 층들(208A, 208B, 213)과 상기 선택되지 않은 기판들(201)의 상기 추가의 금속 스택(212D)의 금속 층들(208A, 208B, 213)은 동일한 공정 시퀀스를 사용하여 형성되는 것을 특징으로 하는 방법.
  10. 제8 항에 있어서,
    상기 금속 스택(212D, 212T) 및 상기 추가의 금속 스택(212D)은 티타늄 및 니켈을 포함하는 것을 특징으로 하는 방법.
  11. 중간 반도체 제품(200)으로서,
    기판(201)과;
    상기 기판(201) 위에 형성된 복수의 다이 영역들(250D)과, 상기 다이 영역들(250D)은 반도체 디바이스들(202D)을 포함하며;
    상기 복수의 다이 영역들(250D) 중 하나 이상에 측방향으로(laterally) 인접하게 위치된 테스트 영역(250T)과;
    최종 금속화층(208)을 포함하는 금속화 시스템과, 상기 최종 금속화층(207)은 상기 복수의 다이 영역들(250D)과 상기 테스트 영역(250T)에 걸쳐 형성되며;
    상기 복수의 다이 영역들(250D) 및 상기 테스트 영역(250T) 내에 형성된 최종 유전체 층 스택(203)과, 상기 최종 유전체층 스택(203)은 상기 복수의 다이 영역들(250D)과 상기 테스트 영역(250T)에서 동일한 구조를 가지며; 그리고
    상기 최종 유전체 층 스택(203) 내의 상기 테스트 영역(250) 내에 형성되며 그리고 와이어 본딩이 가능하도록 되어 있는 상부 금속층(213, 214)을 구비한 금속층 스택(212D, 212T)을 포함하는 것을 특징으로 하는 중간 반도체 제품(200).
  12. 제11 항에 있어서,
    상기 금속층 스택(212D, 212T)은 티타늄과 니켈을 포하하는 것을 특징으로 하는 중간 반도체 제품(200).
  13. 제12 항에 있어서,
    상기 금속층 스택(212D, 212T)은, 상기 최종 금속화층(207)의 금속 영역(207D, 207T)과 컨택하는 티타늄층(208A) 및 상기 티타늄층(208A) 위에 형성된 구리-함유 층(208B)을 포함하는 것을 특징으로 하는 중간 반도체 제품(200).
  14. 제11 항에 있어서,
    상기 금속층 스택(212D, 212T)은 상기 상부 금속층(214)으로서 금-함유층(214)을 포함하는 것을 특징으로 하는 중간 반도체 제품(200).
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