CN103187402B - 测试结构及其形成方法、冲洗工艺的冲洗时间判定方法 - Google Patents

Abstract

一种测试结构，包括：基底；位于所述基底表面的图案层，所述图案层中至少包括第一图形和第二图形，且至少第一图形或第二图形的面积大于2500平方微米，所述第一图形和第二图形之间的距离等于或小于对应的设计规则；位于所述图案层表面的检验层。同时，本发明的实施例还提供了上述测试结构的形成方法，以及采用上述测试结构，进行冲洗工艺的冲洗时间判定方法，提供上述方法可以找到合适的制造工艺的参数，提高半导体器件的良率，提高集成电路的性能。

Description

测试结构及其形成方法、冲洗工艺的冲洗时间判定方法

技术领域

本发明涉及半导体制造技术领域，尤其涉及测试结构及其形成方法、冲洗工艺的冲洗时间判定方法。

背景技术

目前的半导体制造技术通常采用一层以上的薄膜层(例如多层堆叠结构)以便赋予集成电路(IC)芯片更多的特性。通常，由于各层薄膜材料的特性(例如弹性、热膨胀等)和各层薄膜上图形的形状、大小和分布不同，会导致各层薄膜内部产生应力。并且制造工艺过程(例如升降温、高压水柱的冲击、机械压力和真空吸附等)中的外力也会影响晶圆表面各层薄膜中应力的分布。

当晶圆表面各层薄膜中应力的分布不均匀时，或者对所述晶圆表面的各层薄膜施加不合适的外力时，晶圆局部会产生过大膜应力，这种过大的膜应力常常导致薄膜材料特性的严重退化，如局部晶圆表面出现裂缝，进而造成后续形成的半导体器件的良率下降，集成电路的性能受到影响。

公开号为“CN1229913A”的中国专利，公开了一种“以高横向分辨率测定内部膜应力的方法和装置”，对晶圆表面各层薄膜内的应力进行了检测，但是此种方法是在应力产生后，对应力进行了检测，此应力可能来自于多个方面。通过此种检测方法并不能检测某一具体的制造工艺，例如冲洗工艺对晶圆产生的应力，从而在生产时进行合适的预防，防止所述具体的制造工艺对晶圆表面的各层薄膜产生较大的应力，防止各层薄膜出现裂缝，影响后续形成的半导体器件的良率。

如何对具体制造工艺例如冲洗工艺对晶圆产生的应力进行检测，找到合适的制造工艺参数形成晶圆的各层薄膜，已成为亟需解决的问题。

发明内容

本发明解决的问题是提供一种测试结构及其形成方法、冲洗工艺的冲洗时间判定方法，采用所述测试结构进行应力检测，可以找到合适的冲洗工艺参数，提高晶圆的良率和集成电路的性能。

为解决上述问题，本发明提供了一种测试结构，包括：

基底；

位于所述基底表面的图案层，所述图案层中至少包括第一图形和第二图形，且至少第一图形或第二图形的面积大于2500平方微米，所述第一图形和第二图形之间的距离等于或小于对应的设计规则；

位于所述图案层表面的检验层。

可选地，所述第一图形的长边大于100微米，短边大于25微米；所述第二图形的长边大于100微米，短边大于25微米。

可选地，当所述第一图形的长边大于100微米，短边大于25微米时，所述第二图形的面积小于1平方微米。

可选地，所述图案层的材料为金属。

可选地，所述检验层包括：覆盖所述图案层和基底的脆性膜层和位于所述脆性膜层表面的光刻胶层，所述脆性膜层的厚度至少为图案层的厚度的两倍。

可选地，所述脆性膜层的材料为氮化硅、氮氧化硅或硅玻璃。

可选地，所述硅玻璃内掺杂氟、磷或硼。

可选地，所述光刻胶层内具有多个通孔。

可选地，所述通孔位于图案层的图形上方。

可选地，还包括：覆盖所述光刻胶层表面的有机的抗反射层；或者覆盖所述脆性膜层的有机或无机的抗反射层。

一种测试结构的形成方法，包括：

提供基底；

形成位于所述基底表面的图案层，所述图案层中至少包括第一图形和第二图形，且至少第一图形或第二图形的面积大于2500平方微米，所述第一图形和第二图形之间的距离等于或小于对应的设计规则；

形成位于所述图案层表面的检验层。

可选地，所述图案层的形成工艺为刻蚀工艺、自对准工艺或机械刻化工艺。

可选地，所述检验层的形成步骤包括：形成覆盖所述图案层和基底的脆性膜层，所述脆性膜层的厚度至少为图案层的厚度的两倍；形成覆盖所述脆性膜层表面的光刻胶层。

可选地，还包括：通过曝光显影的方式在光刻胶层内形成通孔。

可选地，所述通孔位于图案层的图形上方。

可选地，还包括：在所述光刻胶层表面形成有机的抗反射层；或者在形成光刻胶层前，形成覆盖所述脆性膜层表面的有机或无机的抗反射层。

可选地，还包括：在冲洗前对所述光刻胶层进行软烘烤。

一种冲洗工艺的冲洗时间判定方法，其特征在于，包括：

提供冲洗工艺设备和上述的测试结构；

根据冲洗设备和待冲洗半导体器件获得最大冲洗流量；

采用最大冲洗流量对所述测试结构进行冲洗，直至位于第一图形和第二图形之间的检验层产生裂缝，并获取产生所述裂缝所需要的第一时间；

当对所述半导体器件进行冲洗时的流量为最大冲洗流量时，冲洗所述半导体器件的时间小于所述第一时间；

当对所述半导体器件进行冲洗时的流量小于最大冲洗流量时，冲洗所述半导体器件的时间小于等于所述第一时间。

可选地，所述执行冲洗工艺的设备包括：旋转装置，用于放置测试结构，并带动测试结构旋转；位于所述旋转装置上方的冲洗装置，所述冲洗装置用于对待冲洗的测试结构或半导体器件进行冲洗。

可选地，还包括：通过所述第一时间，获得所述第一时间内旋转装置旋转的圈数。

可选地，检测所述裂缝的方法为通过显微镜或者缺陷扫描的机器进行检测。

与现有技术相比，本发明的实施例具有以下优点：

本发明实施例的测试结构，基底表面具有图案层，所述图案层中图案的选择具有一定的要求，图案层中至少包括第一图形和第二图形，至少所述第一图形或第二图形的面积大于2500平方微米，所述第一图形和第二图形之间的距离等于或小于对应的设计规则，测试结构的检验层中与图案层中第一图形和第二图形之间区域相对应处容易产生应力，只需对测试结构的位于第一图形和第二图形之间的检验层进行检测即可。

测试结构中的检验层包括覆盖所述图案层的脆性膜层和位于所述脆性膜层表面的光刻胶层，所述脆性膜层的厚度至少为图案层的厚度的两倍，应力通过所述脆性膜层传播后，更易在光刻胶层表面形成裂缝，利于后续对测试结构进行应力检测。

测试结构的形成方法中，其形成工艺简单，形成的测试结构可以有效的检测冲洗工艺对测试结构的应力的影响。

本发明实施例的冲洗工艺的冲洗时间判定方法，采用本发明实施例的测试结构，以最大冲洗流量的冲洗液对测试结构进行冲洗，然后获得测试结构第一图形和第二图形之间的检验层产生裂缝所需要的第一时间，根据所述第一时间判断该工艺参数下的冲洗工艺对测试结构的应力影响，同时调整合适的冲洗工艺参数。

附图说明

图1是现有技术的半导体器件的剖面结构示意图；

图2是本发明实施例的测试结构的形成方法的流程示意图；

图3-图5是本发明实施例的测试结构的形成过程的剖面结构示意图；

图6-图7是本发明实施例的图案层的图形的俯视结构示意图。

具体实施方式

正如背景技术所述，现有技术仅对各层薄膜内的应力进行了检测，并未公开具体制造工艺，例如冲洗工艺对晶圆产生的应力进行检测的方法。

请参考图1，发明人对冲洗工艺时容易出现裂缝的半导体器件进行了分析，分析后发现，晶圆100表面具有图案层101时，形成在图案层101表面的薄膜103容易在相邻两个图案(未标示)之间区域的上方出现裂缝，即冲洗工艺时，薄膜103与相邻两个图案之间区域相对应处产生的应力较大。

经过研究，发明人发现，可以设计一种测试结构，该测试结构包括图案层，所述图案层中至少包括第一图形和第二图形，至少所述第一图形或第二图形的面积大于2500平方微米，所述第一图形和第二图形之间的距离等于或小于对应的设计规则，测试结构的检验层中与图案层中第一图形和第二图形之间区域相对应处容易产生应力，可以通过该测试结构检测冲洗工艺对晶圆应力影响，然后找到合适的冲洗工艺参数。

相应的，本发明的实施例提供了一种测试结构及其形成方法、检测应力影响的方法。

为了使本领域技术人员更好的理解本发明，下面结合附图以及具体实施例对本发明进行详细说明。

请参考图2，本发明实施例的测试结构的形成方法，包括：

步骤S201，提供基底；

步骤S203，形成位于所述基底表面的图案层，所述图案层中至少包括第一图形和第二图形，且至少第一图形301或第二图形303的面积大于2500平方微米，所述第一图形和第二图形之间的距离等于或小于对应的设计规则；

步骤S205，形成位于所述图案层表面的检验层。

具体请参考图3-图7，图3-图7示出了本发明实施例的测试结构的形成过程的剖面结构示意图和俯视结构示意图。

请参考图3，提供基底300。

所述基底300用于为后续形成图案层和检验层提供平台。所述基底300的材料为半导体材料，例如单晶硅或多晶硅等。在本发明的实施例中，将晶圆用作基底300。

需要说明的是，在本发明的其他实施例中，所述基底300内还可以形成有晶体管(未图示)，在所述形成有晶体管的基底300表面形成图案层和位于所述图案层表面的检验层时，得到的测试结构更好，更容易检测出应力来。

请继续参考图3，形成位于所述基底300表面的图案层(未标示)，所述图案层中至少包括第一图形301和第二图形303，且至少第一图形301或第二图形303的面积大于2500平方微米，所述第一图形301和第二图形303之间的距离等于或小于对应的设计规则。

发明人发现，产生的应力的大小与图案层中图形的大小、位置关系存在关系。制造工艺尤其是冲洗工艺时，应力容易在与图案层的相邻两个图形之间的区域产生。因此，在本发明的实施例中，图案层中的图形的大小、位置关系具有一定的要求，图案层的相邻图形之间的区域容易产生应力，当制造工艺过程中，后续形成的测试结构在所述图案层的相邻图形之间的区域不产生裂缝时，则表明制造工艺不会降低后续形成的半导体器件的良率，集成电路的性能不会受到影响。

形成测试结构时，由于在经历升降温、高压水柱的冲击、机械压力和真空吸附等制造工艺时，面积大的图形总是能够产生较大的变形量，即上述制造工艺对面积大的图形的应力影响更加明显，经过反复试验和研究，在本发明的实施例中，所述图案层中的图形，至少第一图形301或者第二图形303的面积大于2500平方微米，以利于检测制造工艺时的应力影响；并且，考虑到第一图形301和第二图形303之间的距离满足设计规则时，通常不易产生大的应力，即不易出现裂缝，为了使后续利用测试结构获得的制造工艺对待形成的半导体器件的应力影响，获得合适的制造工艺参数，所述图案层的第一图形301和第二图形303之间的距离小于或等于设计规则。

需要说明的是，所述设计规则为芯片行业需要共同遵守的一个准则，用于保证半导体行业生产的半导体器件的良率。在本发明的实施例中，所述设计规则为对应的工艺节点下，相邻图形之间的距离为5微米。

在本发明的实施例中，选取第一图形301的面积大于2500平方微米为例进行示范性说明，包括以下几种情况：

实例1

请参考图6，所述第一图形301的长边大于100微米，短边大于25微米，所述第二图形303的长边大于100微米，短边大于25微米，所述第一图形301和第二图形303之间的距离小于等于5微米。

在本发明的实例1中，所述第一图形301的长边为150微米，短边为100微米，所述第二图形303的长边为110微米，短边为80微米，所述第一图形301和第二图形303之间的距离为3微米。实例1中后续形成的测试结构，裂缝较易出现在第一图形301和第二图形303之间区域相对应处。

实例2

请参考图7，所述第一图形301的长边大于100微米，短边大于25微米，所述第二图形303的面积小于1平方微米，所述第一图形301和第二图形303之间的距离小于等于5微米。

在本发明的实例1中，所述第一图形301的长边为150微米，短边为100微米，所述第二图形303的长边为0.8微米，短边为0.5微米，所述第一图形301和第二图形303之间的距离为2微米。实例2中后续形成的测试结构，裂缝较易出现在第一图形301和第二图形303之间区域相对应处。由于实例2中所述第一图形301和第二图形303之间的距离较小，所述第一图形301和第二图形303之间区域相对应处更易出现裂缝。

在本发明的实施例中，所述图案层的材料为金属，所述图案层的图形的厚度为4微米，所述图案层的形成工艺为刻蚀工艺、自对准工艺或机械刻化工艺，以形成图6或图7所示的图形。由于采用刻蚀工艺、自对准工艺或机械刻化工艺形成图形的工艺，已为本领域技术人员所熟知，在此不再赘述。

请参考图4，形成覆盖所述图案层和基底300表面的薄膜粘结垫层304。

所述薄膜粘结垫层304用于后续粘结图案层与检验层，所述薄膜粘结垫层304的材料为氧化硅，例如折射率大于等于1.5的富氧化硅，只要能将图案层与检验层粘结在一起即可。

请参考图5，形成位于所述图案层表面的检验层309。

所述检验层309用于检验制造工艺的应力影响，当后续对所述测试结构的检验层309执行升降温或冲洗等制造工艺时，通过检验层309中是否出现裂纹判断制造工艺时采用的制造工艺参数是否合适，从而找到合适的制造工艺参数，并将所述合适的制造工艺参数应用到半导体器件的制作中。

发明人发现，当检验层309较厚时，大于图案层的厚度的两倍时，更容易观察到裂纹。在本发明的实施例中，所述检验层309包括两部分：覆盖薄膜粘结垫层304表面的脆性膜层305，以及覆盖所述脆性膜层305表面的光刻胶层307。所述检验层309的形成步骤包括：形成覆盖所述薄膜粘结垫层304表面的脆性膜层305，所述脆性膜层305的厚度至少为图案层的厚度的两倍；形成覆盖所述脆性膜层305表面的光刻胶层307。

其中，所述脆性膜层305用于传递应力，所述脆性膜层305的材料为脆性材料，例如氮化硅、氮氧化硅或硅玻璃等，所述脆性膜层305的厚度至少为8微米。在本发明的实施例中，为了使脆性膜层305既能够很好的填充图案层的相邻两个图形之间的间隙(未标示)，所述脆性膜层305的形成步骤包括：采用第一化学气相沉积工艺形成覆盖所述薄膜粘结垫层304的第一脆性薄膜(未图示)，所述第一脆性薄膜填充图案层的相邻两个图形之间的间隙，所述第一脆性薄膜的材料为硅玻璃，所述硅玻璃中可以掺杂氟、磷或硼，其厚度为6000-7500埃；采用第二化学气相沉积工艺形成覆盖所述第一脆性薄膜的第二脆性薄膜(未图示)，所述第二脆性薄膜的脆性高于第一脆性薄膜的脆性，所述第二脆性薄膜的材料为硅玻璃，所述硅玻璃中可以掺杂氟、磷或硼，其厚度为8500-11500埃；采用化学机械研磨的方法平坦化所述第二脆性薄膜；形成覆盖所述第二脆性薄膜的第三脆性薄膜，所述第三脆性薄膜的材料为SiN或硅玻璃，其厚度为1500-2500埃。

所述光刻胶层307用于检验制造工艺时的应力影响。为了便于观察到光刻胶层307的裂缝，还包括：通过曝光显影的方式在光刻胶层307内形成通孔308，以利于形成裂纹。本发明的实施例中，所述通孔308具有多个，所述通孔308位于图案层的图形上方。

所述通孔308的大小根据具体的工艺节点而定，例如在0.18微米的工艺节点下，所述通孔308的尺寸最小为0.26微米，相邻通孔308间的最小距离为0.26微米，以满足制造工艺需求。

需要说明的是，在本发明的实施例中，还包括：在所述光刻胶层307表面形成有机的抗反射层(未图示)；或者在形成光刻胶层前，形成覆盖所述脆性膜层表面的有机或无机的抗反射层(未图示)，以利于后续曝光显影。

需要说明的是，还包括：在冲洗前对所述光刻胶层进行软烘烤，使得光刻胶层307定型，以方便后续制造工艺时裂缝的显现。

需要说明的是，在本发明的其他实施例中，可以不形成薄膜粘结垫层304，而是直接形成覆盖图案层和基底300的检验层309。其具体形成步骤包括：形成覆盖所述图案层和基底300的脆性膜层305，所述脆性膜层305的厚度为由图案层的图形表面到脆性膜层305表面的距离，至少为图案层的厚度的两倍；形成覆盖所述脆性膜层305表面的光刻胶层307。

另外，为了使得测试结构的测试效果更佳，还可以重复上述步骤形成多层堆叠结构的图案层和检验层，本领域技术人员知道根据待形成的半导体器件的结构来制作测试结构，在此不再赘述。

上述步骤完成之后，本发明实施例的测试结构的制作完成。所述测试结构的形成方法简单，形成的测试结构容易检测出制造工艺时的应力影响。

相应的，请继续参考图5，本发明的实施例还提供了一种测试结构，包括：

基底300；

位于所述基底300表面的图案层(未标示)，所述图案层中至少包括第一图形301和第二图形303，且至少第一图形301或第二图形303的面积大于2500平方微米，所述第一图形301和第二图形303之间的距离等于或小于对应的设计规则；

位于所述图案层表面的检验层309。

其中，所述基底300用于为后续形成图案层和检验层309提供平台。

所述图案层的材料为金属，所述图案层中所述第一图形301的长边大于100微米，短边大于25微米，所述第二图形303的长边大于100微米，短边大于25微米或者所述第一图形301的长边大于100微米，短边大于25微米，所述第二图形303的面积小于1平方微米。

所述检验层309包括覆盖所述图案层和基底300的脆性膜层305和位于所述脆性膜层305表面的光刻胶层307，所述脆性膜层305的厚度至少为图案层的厚度的两倍，所述脆性膜层305的材料为氮化硅、氮氧化硅或硅玻璃，其中所述硅玻璃内还可以掺杂氟、磷或硼。所述光刻胶层309内可以具有多个通孔308，所述通孔308位于图案层的图形上方，以利于裂缝的显现。

需要说明的是，在本发明的实施例中，还包括：覆盖所述图案层和基底300表面的薄膜粘结垫层304，用于将图案层与检验层309粘结在一起。

并且，考虑到后续光刻胶层307用于曝光显影，本发明实施例的测试结构还包括：覆盖所述光刻胶层307的有机的抗反射层(未图示)；或者覆盖所述脆性膜层305的有机或无机的抗反射层。

相应的，本发明实施例的发明人还提供了一种冲洗工艺的冲洗时间判定方法，包括：

提供冲洗工艺设备和上述测试结构；

根据冲洗设备和待冲洗半导体器件获得最大冲洗流量；

采用最大冲洗流量对所述测试结构进行冲洗，直至位于第一图形和第二图形之间的检验层产生裂缝，并获取产生所述裂缝所需要的第一时间；

当对所述半导体器件进行冲洗时的流量为最大冲洗流量时，冲洗所述半导体器件的时间小于所述第一时间；

当对所述半导体器件进行冲洗时的流量小于最大冲洗流量时，冲洗所述半导体器件的时间小于等于所述第一时间。

在本发明的实施例中，所述冲洗工艺设备中包括：旋转装置(未图示)，用于放置测试结构，并带动测试结构旋转；位于所述旋转装置上方的冲洗装置(未图示)，所述冲洗装置用于对待冲洗的测试结构或半导体器件进行冲洗，例如在光刻胶层曝光显影后进行冲洗时，所述冲洗装置中通入去离子水冲洗所述光刻胶层。

需要说明的是，所述冲洗装置中冲洗液的流量可以根据实际需要进行设定，检测所述裂缝的方法为通过显微镜或者缺陷扫描的机器进行检测。

所述找出测试结构位于第一图形和第二图形之间的检验层产生裂缝所需要的第一时间的方法为：将多个测试结构固定在对应的旋转装置中，以相同的转速带动测试结构旋转，每一所述测试结构的冲洗时间各不相同，对冲洗结束后的各测试结构的检验层进行检测。

在本发明的实施例中，发明人通过位于第一图形和第二图形之间的检验层产生裂缝所需要的时间，得到所述第一时间内旋转装置旋转的圈数。

后续在实际制造半导体器件的过程中，进行上述冲洗工艺冲洗所述半导体器件时，则可以根据上述检测结果对冲洗工艺的参数进行调整，以提高形成的半导体器件的良率，提高集成电路的性能。

经过研究，发明人发现，在通过测试结构检测冲洗工艺的应力影响时，可以将旋转装置的转速设定为旋转装置可以承受的最大转速，将冲洗液体的流量也设定为常用的最大流量，测试装置在此种情况下产生裂纹所需要的第一时间，为极限时间，并且可以根据所述极限时间计算出极限圈数。后续实际制造半导体器件时，只要冲洗工艺时旋转装置旋转的圈数小于所述极限圈数，冲洗工艺对半导体器件产生的应力则不会使所述半导体器件产生裂缝，从而提高了半导体器件的良率和集成电路的性能。

需要说明的是，后续制造半导体器件时，所述冲洗工艺的参数的选择方法还可以为：获得冲洗所述测试结构时，测试结构位于第一图形和第二图形之间的检验层出现裂缝时的冲洗液体的流量和冲洗时间，或测试结构的检验层出现裂缝时的冲洗液体的流量和旋转装置旋转的圈数；确定实际制造半导体器件时的冲洗工艺参数，至少使制造半导体器件时的实际冲洗液体流量、实际冲洗时间或旋转装置实际旋转的圈数，小于采用测试结构检测冲洗工艺的应力影响时的冲洗液体的流量、冲洗时间或旋转装置旋转的圈数。

需要说明的是，形成半导体器件的过程中，还包括：去除所述半导体器件表面的颗粒(particle)的工艺，所述去除所述半导体器件表面的颗粒的工艺也可以采用上述方法找到合适的冲洗工艺参数。

本发明实施例的检测应力影响的方法，可以找到适当的冲洗工艺的工艺参数，从而大大提高了半导体器件的良率和集成电路的性能。

本发明实施例的测试结构，基底表面具有图案层，所述图案层中图案的选择具有一定的要求，图案层中至少包括第一图形和第二图形，至少所述第一图形或第二图形的面积大于2500平方微米，所述第一图形和第二图形之间的距离等于或小于对应的设计规则，测试结构的检验层中与图案层中第一图形和第二图形之间区域相对应处容易产生应力，只需对测试结构的位于第一图形和第二图形之间的检验层进行检测即可。

测试结构中的检验层包括覆盖所述图案层的脆性膜层和位于所述脆性膜层表面的光刻胶层，所述脆性膜层的厚度至少为图案层的厚度的两倍，应力通过所述脆性膜层传播后，更易在光刻胶层表面形成裂缝，利于后续对测试结构进行应力检测。

测试结构的形成方法中，其形成工艺简单，形成的测试结构可以有效的检测冲洗工艺对测试结构的应力的影响。

本发明实施例的冲洗工艺的冲洗时间判定方法，采用本发明实施例的测试结构，以最大冲洗流量的冲洗液对测试结构进行冲洗，然后获得测试结构第一图形和第二图形之间的检验层产生裂缝所需要的第一时间，根据所述第一时间判断该工艺参数下的冲洗工艺对测试结构的应力影响，同时调整合适的冲洗工艺参数。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (21)

1.一种测试结构，其特征在于，包括：

基底；

位于所述基底表面的图案层，所述图案层中至少包括第一图形和第二图形，且至少第一图形或第二图形的面积大于2500平方微米，所述第一图形和第二图形之间的距离等于或小于对应的设计规则；

位于所述图案层表面的检验层，冲洗工艺使得所述检验层中与图案层中第一图形和第二图形之间区域相对应处产生应力导致产生裂纹，从而用来检测冲洗工艺对晶圆产生的应力，以及找到合适的冲洗工艺参数。

2.如权利要求1所述的测试结构，其特征在于，所述第一图形的长边大于100微米，短边大于25微米；所述第二图形的长边大于100微米，短边大于25微米。

3.如权利要求1所述的测试结构，其特征在于，当所述第一图形的长边大于100微米，短边大于25微米时，所述第二图形的面积小于1平方微米。

4.如权利要求1所述的测试结构，其特征在于，所述图案层的材料为金属。

5.如权利要求1所述的测试结构，其特征在于，所述检验层包括：覆盖所述图案层和基底的脆性膜层和位于所述脆性膜层表面的光刻胶层，所述脆性膜层的厚度至少为图案层的厚度的两倍。

6.如权利要求5所述的测试结构，其特征在于，所述脆性膜层的材料为氮化硅、氮氧化硅或硅玻璃。

7.如权利要求6所述的测试结构，其特征在于，所述硅玻璃内掺杂氟、磷或硼。

8.如权利要求5所述的测试结构，其特征在于，所述光刻胶层内具有多个通孔。

9.如权利要求8所述的测试结构，其特征在于，所述通孔位于图案层的图形上方。

10.如权利要求5所述的测试结构，其特征在于，还包括：覆盖所述光刻胶层表面的有机的抗反射层；或者覆盖所述脆性膜层的有机或无机的抗反射层。

11.一种测试结构的形成方法，其特征在于，包括：

提供基底；

形成位于所述基底表面的图案层，所述图案层中至少包括第一图形和与所述第一图形相邻的第二图形，且至少第一图形或第二图形的面积大于2500平方微米，所述第一图形和第二图形之间的距离等于或小于对应的设计规则；

形成位于所述图案层表面的检验层，冲洗工艺使得所述检验层中与图案层中第一图形和第二图形之间区域相对应处产生应力导致产生裂纹，从而用来检测冲洗工艺对晶圆产生的应力，以及找到合适的冲洗工艺参数。

12.如权利要求11所述的测试结构的形成方法，其特征在于，所述图案层的形成工艺为刻蚀工艺、自对准工艺或机械刻化工艺。

13.如权利要求11所述的测试结构的形成方法，其特征在于，所述检验层的形成步骤包括：形成覆盖所述图案层和基底的脆性膜层，所述脆性膜层的厚度至少为图案层的厚度的两倍；形成覆盖所述脆性膜层表面的光刻胶层。

14.如权利要求13所述的测试结构的形成方法，其特征在于，还包括：通过曝光显影的方式在光刻胶层内形成通孔。

15.如权利要求14所述的测试结构的形成方法，其特征在于，所述通孔位于图案层的图形上方。

16.如权利要求13所述的测试结构的形成方法，其特征在于，还包括：在所述光刻胶层表面形成有机的抗反射层；或者在形成光刻胶层前，形成覆盖所述脆性膜层表面的有机或无机的抗反射层。

17.如权利要求13所述的测试结构的形成方法，其特征在于，还包括：在冲洗前对所述光刻胶层进行软烘烤。

18.一种冲洗工艺的冲洗时间判定方法，其特征在于，包括：

提供冲洗工艺设备和权利要求1-10中任一项所述的测试结构；

根据冲洗设备和待冲洗半导体器件获得最大冲洗流量；

采用最大冲洗流量对所述测试结构进行冲洗，直至位于第一图形和第二图形之间的检验层产生裂缝，并获取产生所述裂缝所需要的第一时间；

当对所述半导体器件进行冲洗时的流量为最大冲洗流量时，冲洗所述半导体器件的时间小于所述第一时间；

当对所述半导体器件进行冲洗时的流量小于最大冲洗流量时，冲洗所述半导体器件的时间小于等于所述第一时间。

19.如权利要求18所述的冲洗工艺的冲洗时间判定方法，其特征在于，所述冲洗工艺设备包括：旋转装置，用于放置测试结构，并带动测试结构旋转；位于所述旋转装置上方的冲洗装置，所述冲洗装置用于对待冲洗的测试结构或半导体器件进行冲洗。

20.如权利要求19所述的冲洗工艺的冲洗时间判定方法，其特征在于，还包括：通过所述第一时间，获得所述第一时间内旋转装置旋转的圈数。

21.如权利要求18所述的冲洗工艺的冲洗时间判定方法，其特征在于，检测所述裂缝的方法为通过显微镜或者缺陷扫描的机器进行检测。