CN117334674A - 芯片键合应力的测量方法及芯片键合辅助结构 - Google Patents
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Abstract
本发明公开一种芯片键合应力的测量方法及芯片键合辅助结构，其中该芯片键合应力的测量方法包括下述步骤：先在第一芯片的第一表面形成一个辅助图案。再将第二芯片的第二表面与第一表面键合，用于形成至少一个围绕辅助图案的间隙空间。接着，分别测量此至少一个间隙空间和辅助图案的多个空间尺寸；并根据此多个空间尺寸来估计第一芯片和第二芯片之间的键合应力。
Description
本申请是中国发明专利申请(申请号：202010396124.1，申请日：2020年05月12日，发明名称：芯片键合应力的测量方法及芯片键合辅助结构)的分案申请。
技术领域
本发明涉及一种半导体元件的制作方法及其辅助结构，特别是涉及一种半导体芯片键合应力的测量方法及芯片键合辅助结构。
背景技术
芯片键合技术是指将两片半导体芯片(例如，晶片)经清洗后贴合在一起，再经过高温退火处理，在二者的界面形成化学键的连接。目前已广泛应用于半导体电路制作工艺中，成为制备集成电路的复合材料加工及实现微机电结构(包括基板工程、集成电路布线、微机电系统(MEMS)和封装等技术)的重要手段。
在半导体制作工艺的芯片键合技术中，键合应力(粘接强度)是一个非常重要的制作工艺参数，是关系到制作工艺品质的重要一环。键合应力的强度不足容易导致，加工过程中会出现芯片剥离、破裂而导致元件失效的风险。因此，在实施芯片键合步骤之后，需要在对已键合的芯片结构进行键合应力的测量与检验，以确保制作工艺的良率和品质。
目前，较常被应用来测量键合应力有刃片端子强度(The plug blade terminalstrength)法(也称刀片法)，是采用刀片沿两个芯片之间的键合界面插入，通过观测断裂深度来估算芯片之间的键合强度。这种方法虽然使用的仪器设备较为简便，但是一种破坏性检测方法。再者，由于芯片性脆，插入刃片的步骤需要仰赖人为操作和经验。测量所得的数值可能因操作人员的不同而产生变异，导致测量误差相当大。
因此，有需要提供一种先进的芯片键合应力的测量方法及芯片键合辅助结构，来解决现有技术所面临的问题。
发明内容
本说明书的一实施例揭露一种芯片键合应力(bonding strength)的测量方法，包括下述步骤：先于第一芯片的第一表面形成一个辅助图案。再将第二芯片的第二表面与第一表面键合，用于形成至少一个围绕辅助图案的间隙空间。接着，分别测量此至少一个间隙空间和辅助图案的多个空间尺寸；并根据此多个空间尺寸来估计第一芯片和第二芯片之间的键合应力。
本说明书的另一实施例揭露一种芯片键合辅助结构，包括:第一芯片、至少一个辅助图案、第二芯片具。第一芯片具有一个第一表面。辅助图案，形成于第一表面上。第二芯片具有一个第二表面与第一表面键合，用于形成一个间隙空间围绕辅助图案。
根据上述实施例，本说明书是在提供一种芯片键合应力的测量方法和芯片键合辅助结构。先在要被键合的芯片之一者的键合表面上先形成凸出或凹陷的辅助图案，使被键合的二芯片在键合之后产生围绕辅助图案的间隙空间，通过非破坏性的测量方法(例如，超音波、光学或其他合适的技术)，来测量辅助图案与间隙空间的尺寸，并根据测量所得的尺寸数据，配合芯片的弹性模数来估算二芯片的键合应力。由于测量过程中不会破坏芯片的键合结构，故而可以降低制作工艺成本。同时又可排除人为操作的变异因素，可提高测量的准确度。
附图说明
为了对本说明书的上述及其他方面有更佳的了解，下文特举实施例，并配合所附的附图详细说明如下：
图1A至图1E为本说明书的一实施例所绘示制作半导体元件的一系列制作工艺结构剖面示意图；
图2A至图2B为本说明书的另一实施例，绘示采用另一种方法在承载基材的表面形成辅助图案的制作工艺结构剖面示意图；以及
图3为图1D所绘示的芯片键合辅助结构上视图。
符号说明
100:半导体元件 101:元件基材
101a:元件基材的表面 101c:元件基材表面的第一部分
101d:元件基材表面的第二部分 101e:p型阱区
102:半导体元件 103a、104a:栅介电层
103b、104b:栅电极 103、104:栅极结构
105:n型接触区 106:p型接触区
107:层间介电层 108:内连线结构
110:浅沟隔离 111:承载基材
111a:承载基材的表面 112、212:辅助图案
112a:突柱 112b、212b:沉积界面
113:聚焦离子束沉积制作工艺 113a:带电粒子束
113b:反应气体 114:间隙空间
120:芯片键合辅助结构 115:热退火步骤
116:薄化处理 201:沉积制作工艺
202:沉积层 203:光致抗蚀剂蚀刻制作工艺
204:图案化光致抗蚀剂层 212a:突出部
h:凸柱的高度 t1:承载基材的厚度
t2:元件基材的厚度 R:间隙空间的平均半径
具体实施方式
本说明书是提供一种芯片键合应力的测量方法及芯片键合辅助结构，可达到制作工艺成本、减少人为操作的变异因素和提高测量精确度的目的。为了对本说明书的上述实施例及其他目的、特征和优点能更明显易懂，下文特举多个实施例，并配合所附附图作详细说明。
但必须注意的是，这些特定的实施案例与方法，并非用以限定本发明。本发明仍可采用其他特征、元件、方法及参数来加以实施。优选实施例的提出，仅用以例示本发明的技术特征，并非用以限定本发明的权利要求。该技术领域中具有通常知识者，将可根据以下说明书的描述，在不脱离本发明的精神范围内，作均等的修饰与变化。在不同实施例与附图之中，相同的元件，将以相同的元件符号加以表示。
请参照图1A至图1E，图1A至图1E是根据本说明书的一实施例所绘示制作半导体元件100的一系列制作工艺结构剖面示意图。半导体元件100的制作方法包括下述步骤：首先提供一个元件基材101。在本说明书的一些实施例中，元件基材101可以是由半导体材质，例如硅(silicon，Si)、锗(germanium，Ge)，或化合半导体材质，例如砷化镓(galliumarsenide，GaAs)，所构成的基板、芯片(chip)、晶片(wafer)或其他板材、片材或薄膜。但在另一些实施例中，元件基材101。也可以是一种绝缘层上覆硅(Silicon on Insulator，SOI)基板。在本实施例之中，元件基材101较佳是一种硅基材，例如是硅晶片。
接着，在元件基材101的前侧表面101a上进行前端布线制作工艺(Front-End-Of-Line，FEOL)，用于在元件基材101的前侧表面101a上形成至少一个半导体元件102，例如晶体管、电容器，电阻器其他主动/被动(有源/无源)元件、微电子/微机械结构(未绘示)或上述的任意组合。在本说明书的一些实施例中，半导体元件102可以包括一个互补式金属氧化物半导体(Complementary Metal-Oxide-Semiconductor，CMOS)晶体管。
其中，前端制作工艺可以包括(但不以此为限)采用化学机械研磨(Chemical-Mechanical Polishing，CMP)元件基材101的表面101进行清洁和平坦化制作工艺；并于元件基材101中形成浅沟隔离(Shallow Trench Isolation，STI)结构110，将元件基材101的前侧表面101a区分为第一部分101c和第二部分101d。并以图案化光致抗蚀剂(未绘示)覆盖部分在元件基材101前侧表面101a的第一部分101c，进行一次离子掺杂制作工艺，用于在元件基材101前侧表面101a的第二部分101d中形成P型阱区101a。再于元件基材101前侧表面101a的第一部分101c和第二部分101d上，分别形成包含栅介电层103a和栅电极103b的栅极结构103和包含栅介电层104a和栅电极104b的栅极结构104。之后，分别以栅极结构103和104为掩模，各自进行离子掺杂制作工艺，在p型阱区101e中形成二个n型接触区105(以N+表示)，邻接栅极结构104；在n型元件基材101(以N表示)中形成二个p型接触区106(以P+表示)，邻接栅极结构103，完成互补式金属氧化物半导体晶体管(半导体元件102)的制备(如图1A所绘示)。
之后，进行后端布线制作工艺(Back-End-Of-Line，BEOL)，用于在半导体元件102上形成层间介电层(ILD)107，并于层间介电层107中形成包括至少一个金属层的内连线结构108，分别与栅极结构103和104、n型接触区105和p型接触区106电性接触(如图1B所绘示)。
同时提供一个承载基材111，并在承载基材111的表面111a形成一个辅助图案112。在本说明书的一些实施例中，承载基材111可以是由半导体材质，例如硅、锗，或化合半导体材质，例如砷化镓，所构成的基板、芯片、晶片或其他板材、片材或薄膜。但在另一些实施例中，承载基材111也可以是一种绝缘层上覆硅基板。在本实施例之中，承载基材111较佳也是一种硅晶片。
在本说明书的一些实施例中，辅助图案112可以是一种沉积图案层。此一沉积图案层的制作方法包括:在承载基材111的表面111a进行一个聚焦离子束(Focused Ion Beam，FIB)沉积制作工艺113，将带电粒子(或其他)束113a施加于承载基材111的表面111a，并以四乙氧基硅烷(Tetraethoxysilane，TEOS)为前驱物(precursor)，与反应气体113b混合；由离子束113a来促成反应气体113b裂解，进而在承载基材111的表面111a的预定位置，生成多个材料为二氧化(SiO2)的凸柱112a。其中，每一个凸柱112a与承载基材111的表面111a之间具有一个沉积界面(boundary surface)112b；并且由这些凸柱112a组成辅助图案112(如图1C所绘示)。
在本说明书的一些实施例中，多个凸柱112a可以平均地分散设置在承载基材111的表面111a上；也可以集中设置在承载基材111的表面111a的中心区域，或分散地设置在邻接于承载基材111边缘111b的位置上。且每一个个凸柱112a的尺寸和形状可以相同或不同。例如在本说明书的一些实施中，这些凸柱112a的任一者，可以是一个圆柱体、一个圆锥体、一个多边柱状体或一个具有其他规则或不规则形状的侧面的多边柱状体。
在本实施例中，多个凸柱112a可以平均分散地设置在承载基材111的表面111a上。每一个凸柱112a都是尺寸相同的圆柱体。其中，每一个凸柱112a具有一个实质上介于0.002平方毫米(mm2)至0.03平方毫米之间的底面积。每一个凸柱112a的高度h可以相同或者可以随着配置位置的改变而有高矮的区别。
然而，制作辅助图案的方法并不以此为限。请参照图2A至图2B，图2A至图2B是根据本说明书的另一实施例，绘示采用另一种方法在承载基材111的表面111a形成辅助图案212的制作工艺结构剖面示意图。在本实施例中，辅助图案212的形成包括下述步骤:首先进行一个沉积制作工艺201，以于承载基材111的表面111a形成一个沉积层202，使沉积层202与承载基材111的表面111a接触而形成一个沉积界面202a。
接着进行一个光致抗蚀剂蚀刻制作工艺203，以图案化光致抗蚀剂层204为蚀刻掩模，移除一部分沉积层202，用于在承载基材111的表面111a上形成包含多个突出部212a。其中，每一个突出部212a都位在预定的位置，由这些突出部212a形成辅助图案212。
在本实施例中，构成辅助图案212的多个突出部212与构成辅助图案112的多个凸柱112a，除了制作方法有所差异之外，其结构外观、尺寸大小与分布位置都可以完全相同。在本说明书的另一些实施例中，甚至可以采用上述不同的方法，在承载基材111的表面111a表面的不同位置上分别形成上述的辅助图案112和212。
形成辅助图案112之后，将元件基材101与承载基材111键合形成一个芯片键合辅助结构120(如图1D所绘示)。在本实施例中，元件基材101与承载基材111键合的方式，是使元件基材101的前侧表面101a和承载基材111的表面111a面对面；同时对元件基材101和承载基材111施加垂直于元件基材101前侧表面101a和承载基材111表面111a的作用力，使位于元件基材101前侧表面101a上的层间介电层107与承载基材111的表面111a接触并且贴合在一起。
其中，辅助图案112的多个凸柱112a的顶部与一部分的元件基材101的层间介电层107接触，而使层间介电层107和承载基材111的表面111a靠近凸柱112a的部分彼此分离，用于在元件基材101前侧表面101a和承载基材111的表面111a之间定义出多个间隙空间114，并且使每一个间隙空间114对应地围绕一部分的辅助图案112中的凸柱112a。为了清楚描述起见，以下附图将省略绘示半导体元件102和内连线结构108。
例如，在本说明书的一些实施例中，每一个间隙空间114对应地围绕单一个凸柱112a。在本说明书的另一些实施例中，每一个间隙空间114对应地围绕多个凸柱112a。每一个间隙空间114，具有一个投影在元件基材101的前侧表面101a或承载基材111的表面111a上，实质上介于500平方毫米至1000平方毫米的投影面积(以平均半径R表示之)。
请参照图3，图3是根据图1D所绘示的芯片键合辅助结构120上视图。在本实施例中，辅助图案112的多个凸柱112a平均散地设置在承载基材111的表面111a。每一个间隙空间114为一个圆形腔室，分别对应的包围或容纳一个凸柱112a，且每一个凸柱112a位于对应间隙空间114的中心位置。
在本说明书的一些实施例中，将元件基材101与承载基材111键合形成芯片键合辅助结构120之后，可以选择性地(optionally)对被贴合的元件基材101和承载基材111进行一个热退火(anneal)步骤115，通过高温使元件基材101的层间介电层107和承载基材111的表面111a二者之间的贴合界面发生物理化学反应，形成化学键的连接，进而使芯片键合辅助结构120更加稳固。
然后，分别测量间隙空间114和辅助图案112的多个空间尺寸，并根据测量得到的空间尺寸，来估计元件基材101和承载基材111之间的键合应力。在本说明书的一些实施例中，用来测量间隙空间114和辅助图案112的空间尺寸的方式，包括使用超音波测量方法或光学测量方法来测量多个间隙空间114的平均半径R、多个凸柱112a的平均高度h、承载基材111的厚度t1和元件基材101的厚度t2。
其中，所述的超音波测量，包括使用共聚焦扫描声学显微镜(confocal scanningacoustic microscopy，CSAM)，可利用物体声学特性(例如，声阻抗率和声衰减)的差异来显示物体内部的微小结构，用以得到物体的声学影像或弹性影像，不需透光，也毋需损坏待测物体即可直接进行内层观察。而所述的光学测量，包括进行一个激光三角量检测(lasertriangulation)，是采用一条或多条激光线来扫描待测物体的表面曲率，利用基本几何学的运算，以两点已知位置来求得第三点距离的方法。由于二者都属于非接触式测量方法，并且具有非破坏性、非接触性、仪器架设快速方便等优点。可以大幅降低检验成本，同时可避免现有技术(例如，刃片端子强度法)因人为操作因素的干扰导致测量品质不佳的问题。
在本说明书的一些实施例中，键合应力γ的估计，除了参考测量所得的间隙空间114平均半径R、凸柱112a的平均高度h、承载基材111的厚度t1和元件基材101的厚度t2之外，还可以搭配承载基材111的弹性模量(modulus of elasticity)E1和元件基材101的弹性模量E2来进行估计。
例如，在本实施例中，可以采用杨氏模数(Young's modulus)来估计承载基材111和元件基材101之间的键合应力γ，其中，杨氏模数如算式(I):
估算结果，承载基材111和元件基材101之间的键合应力实质上介于1焦耳/平方米(J/m2)至4焦耳/平方米之间。
然而值得注意的是，虽然本实施例是采用算式(I)来估算每一个间隙空间114对应地围绕单一个凸柱112a的芯片键合结构的键合应力γ。但该技术领域中具有通常知识者，仍可根据辅助图案112的差异(例如，多个凸柱112a的数量或分布情况)以及辅助图案112与间隙空间114的相对配置或参数范围的改变，来调整用来计算该键合应力γ的弹性模量，采用不同的算式来估算承载基材111和元件基材101之间的键合应力γ。
当元件基材101和承载基材111二者的键合应力γ符合制作工艺标准之后，对元件基材101的后侧表面101b进行薄化处理116，以移除一部分的元件基材101，将一部分的浅沟隔离结构110暴露于外(如图1E所绘示)。
后续，移除承载基材111，并于元件基材101的后侧表面101b进行后段制作工艺，例如金属镶嵌制作工艺(metal damascene process)，在半导体基材101的后侧表面101b上形成金属内连线结构(未绘示)，即可形成如图1E所绘示的晶体管元件100。而被移除的承载基材111经清洗回收制作工艺后可重复使用。
根据上述实施例，本说明书是在提供一种芯片键合应力的测量方法和芯片键合辅助结构。先在要被键合的芯片之一者的键合表面上先形成凸出或凹陷的辅助图案，使被键合的二芯片在键合之后产生围绕辅助图案的间隙空间，通过非破坏性的测量方法(例如，超音波、光学或其他合适的技术)，来测量辅助图案与间隙空间的尺寸，并根据测量所得的尺寸数据，配合芯片的弹性模数来估算二芯片的键合应力。由于测量过程中不会破坏芯片的键合结构，故而可以降低制作工艺成本。同时又可排除人为操作的变异因素，可提高测量的准确度。
虽然结合以上优选实施例公开了本发明，然而其并非用以限定本发明，任何该技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以附上的权利要求所界定的为准。
Claims (8)
1.一种芯片键合辅助结构，其特征在于，包括:
第一芯片，具有第一表面；
至少一辅助图案，形成于该第一表面上；
第二芯片，具有第二表面与该第一表面键合，用于形成间隙空间围绕该辅助图案。
2.如权利要求1所述的芯片键合辅助结构，其中该辅助图案包括多个凸柱，该至少一间隙空间包括多个间隙空间，该多个凸柱的每一者，具有介于0.002平方毫米至0.03平方毫米的底面积以及介于50微米至100微米之间的高度；该多个间隙空间的每一者，具有介于500平方毫米至1000平方毫米的投影面积。
3.如权利要求2所述的芯片键合辅助结构，其中该多个凸柱的每一者是选自于圆柱体、圆锥体、多边柱状体、不规则形柱状体、或规则柱状体。
4.如权利要求2所述的芯片键合辅助结构，其中该多个间隙空间的每一者，仅围绕该多个凸柱中之一者。
5.如权利要求2所述的芯片键合辅助结构，其中该多个间隙空间的每一者，围绕该多个凸柱中的多个凸柱。
6.如权利要求12所述的芯片键合辅助结构，其中该多个凸柱平均分布于该第一表面上。
7.如权利要求2所述的芯片键合辅助结构，其中该多个凸柱邻接于该第一表面的边缘。
8.如权利要求1所述的芯片键合辅助结构，其中该第一芯片和该第二芯片之间，具有介于1焦耳/平方米至4焦耳/平方米的键合应力。
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