TW201739028A - 混合接合半導體晶圓的3dic結構與方法 - Google Patents

混合接合半導體晶圓的3dic結構與方法 Download PDF

Info

Publication number
TW201739028A
TW201739028A TW105143700A TW105143700A TW201739028A TW 201739028 A TW201739028 A TW 201739028A TW 105143700 A TW105143700 A TW 105143700A TW 105143700 A TW105143700 A TW 105143700A TW 201739028 A TW201739028 A TW 201739028A
Authority
TW
Taiwan
Prior art keywords
wafer
metal pattern
dummy metal
rdl
dummy
Prior art date
Application number
TW105143700A
Other languages
English (en)
Other versions
TWI705544B (zh
Inventor
陳如曦
何承穎
莊俊傑
陳昇照
周世培
沈卉紋
楊敦年
王俊智
洪豐基
丁世汎
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201739028A publication Critical patent/TW201739028A/zh
Application granted granted Critical
Publication of TWI705544B publication Critical patent/TWI705544B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/08147—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bonding area connecting to a bonding area disposed in a recess of the surface of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H01L2224/80013—Plasma cleaning
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
    • H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1076—Shape of the containers
    • H01L2225/1082—Shape of the containers for improving alignment between containers, e.g. interlocking features

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

改良形成3DIC裝置之半導體晶圓的混合接合產率之方法包含第一與第二晶圓具有在BEOL製程過程中沉積且圖案化的偽與主要金屬。偽金屬圖案的金屬佔據任何給定的偽金屬圖案區域的表面積約40%至約90%。高偽金屬表面覆蓋結合使用插槽傳導墊，允許晶圓表面之改良的平坦化用於混合接合。平坦化的晶圓具有最小的外形差異，對應於小於約400Å的階梯高度差異。平坦化的第一與第二晶圓對準，而後施加熱與壓力而混合接合；介電質至介電質，RDL至RDL。亦可使用微影控制實現約0.5 mm至約1.5 mm的WEE，以促進晶圓邊緣處的外形均勻性。用於混合接合之晶圓的改良平坦性造成所形成之3DIC裝置的改良接合均勻性。

Description

混合接合半導體晶圓的3DIC結構與方法
本揭露係關於混合接合半導體晶圓的3DIC結構與方法。
半導體裝置用於各種電子應用中，例如個人電腦、行動電話、數位相機、以及其他電子設備。通常藉由連續沉積絕緣或介電層、傳導層、以及半導體材料層於半導體基板上方，以及使用微影以圖案化各種材料層，形成電子組件與元件於其上，而製造半導體裝置。通常在單一半導體晶圓上製造數十或數百個積體電路(IC)，並且沿著切割線切割IC之間而單粒化晶圓上的個別晶粒。例如，該等個別晶粒被分別封裝、封裝於多晶片模組、或是其他形式的封裝中。 隨著對於微小化、更高速、更大的帶寬、更低的功率消耗與降低的延遲時間之需求成長，已有改良半導體裝置組件密度的需要。已經發展堆疊的半導體裝置，例如三維積體電路(three-dimensional integrated circuits，3DIC)，以縮小實體尺寸與半導體裝置的二維覆蓋區(footprint)。在堆疊的半導體裝置中，在不同的半導體晶圓上，製造主動電路(例如邏輯、記憶體、處理器電路等)。可經由習知的方法，將二或多個半導體晶圓或晶粒配置在一起，以增加裝置組件密度。所得之堆疊的半導體裝置通常提供較小的尺寸架構以及改良的效能與較低的功率消耗。
本揭露的一些實施例提供一種用於接合晶圓的方法，該方法包括提供一第一晶圓，該第一晶圓具有一第一偽金屬圖案，該第一偽金屬圖案位於該第一晶圓的一第一表面內與該第一晶圓的該第一表面上，該第一晶圓具有與該第一表面對立的一第二表面，該第一偽金屬圖案的金屬表面積相對於該第一偽金屬圖案的一總表面積之百分比係於一第一範圍中，該第一範圍係自約40%至約90%；提供一第二晶圓，該第二晶圓具有一第二偽金屬圖案，該第二偽金屬圖案位於該第二晶圓的一第三表面內與該第二晶圓的該第三表面上，該第二晶圓具有與該第三表面對立的一第四表面，該第二偽金屬圖案的金屬表面積相對於該第二偽金屬圖案的一總表面積之百分比係於一第二範圍中，該第二範圍係自約40%至約90%；平坦化該第一晶圓的該第二表面；平坦化該第二晶圓的該第四表面；以及混合接合該第四表面至該第二表面。
本揭露提供了數個不同的實施方法或實施例，可用於實現本發明的不同特徵。為簡化說明起見，本揭露也同時描述了特定零組件與佈置的範例。請注意提供這些特定範例的目的僅在於示範，而非予以任何限制。舉例而言，在以下說明第一特徵如何在第二特徵上或上方的敘述中，可能會包括某些實施例，其中第一特徵與第二特徵為直接接觸，而敘述中也可能包括其他不同實施例，其中第一特徵與第二特徵中間另有其他特徵，以致於第一特徵與第二特徵並不直接接觸。本揭露中的各種範例可能使用重複的參考數字和/或文字註記。此重複使文件更加簡單化和明確，這些重複的參考數字與註記不代表不同的實施例與/或配置之間的關聯性。此外，本揭露可重複參考數字後接主要命名，意指對應於主要命名的元件與對應於非主要命名的元件之類似特徵具有關係，例如第一晶圓800與第二晶圓800’、或第一偽金屬圖案300與第二偽金屬圖案300’、或類似者。 半導體產業於各種電子組件的整合密度經歷快速成長與改良。通常，整合密度的改良來自於最小特徵尺寸的縮小，使得整合更多組件於較小的尺寸架構中。這些整合改良本質上主要為二維，因為整合的組件所佔據的區域通常在半導體晶圓的表面上。雖然微影的顯著改良已經對於2D積體電路(IC)形成造成相當大的改進，然而對於在二維可達成的密度具有實體限制。這些限制之一為製造分離組件所需要的最小尺寸。當晶片中整合更多裝置時，需要更複雜的設計。因此，已經發展三維IC(3DIC)以解決這些限制中的一些。在生產3DIC的代表製造製程中，形成二或多個晶圓，各自包含IC。而後，該等晶圓接合所對準之對應的裝置元件。 與習知3DIC製造方法相關的問題涉及達到高程度的平面性(亦即局部與全面外形差異(topographic differential)的最小化)，因而在晶圓之間可形成可接受的接合。若該等晶圓的平坦性未在規定的規格內，則可能要成非接合區域「泡泡(bubble)」或其他非均勻性，使得所形成之與該接合區對立的裝置不具功能。若缺陷速度夠高，則不良接合的晶圓可能被廢棄，因而增加製造費用。需要藉由改良參與製造具良好接合均勻性之裝置的晶圓接合產率，而降低3DIC的製造費用。 圖1代表說明在線後端(backend of line，BEOL)製程過程中形成頂部金屬元件之後的製造階段的晶圓之部分10的示意圖。如圖所示，晶圓部分10可對應於第一晶圓的晶粒區。晶圓部分10通常具有上覆的主動與/或被動結構(為清楚說明而未繪示，討論如後所述)。圖1表示對應於晶圓部分10之不同的剖視圖式的三個剖面：A-A 剖面，對應於圖2A；B-B 剖面；對應於圖2B；以及C-C 剖面，對應於圖2C。偽金屬元件(dummy metal feature)110a提供作為圖2A、3A與5中特徵說明的參考點；偽金屬元件110b提供作為圖2B、3A與4中特徵說明的參考點；以及偽金屬元件110c提供作為圖2C與3A中特徵說明的參考點。圖3A代表說明偽金屬元件110a、110b、110c作為偽金屬圖案300之經選擇的陣列元件。 在形成BEOL頂部金屬元件之後，第一晶圓與第二晶圓可被進一步處理並且接著混合接合彼此以形成3DIC裝置。在BEOL製程過程中，BEOL金屬(例如Cu、Al、W、Ti、TiN、Ta、TaN、AlCu或類似物)可被圖案化以產生偽金屬圖案300(圖3A)以及金屬墊200(圖2B、4、5)。圖1、2A至2C、3A、4與5說明由BEOL製程提供晶圓部分10以沉積且圖案化頂部金屬元件。形成偽金屬元件與墊元件的方法為該技藝中已知的。請參閱例如2012年3月22日申請的美國專利第8,753,971號「用於封裝結構的偽金屬設計」，其全文併入本案作為參考。 在代表的實施例中，金屬墊200包括插槽墊(slotted pad)120(金屬/傳導部分)，具有介電桿(dielectric bar)130a、130b、130c於插槽墊120的金屬桿之間，如圖1、2A、2B、2C所示。製造插槽金屬墊結構的方法係如該技藝中已知的，因而為求簡潔，在本揭露中不再贅述。請參閱例如2012年11月15日申請的美國專利第9,177,914號「TSV上方的金屬墊結構以減少上金屬層的短路(Metal Pad Structure Over TSV to Reduce Shorting of Upper Metal Layer)」，其全文併入本案作為參考。 如圖3所示，偽金屬圖案300可包括配置於陣列中的複數個偽金屬元件(例如110a、110b、110c作為偽金屬圖案300的代表元件)。在BEOL製程過程中，於絕緣層100的凹部中形成偽金屬元件中。在代表的實施例中，偽金屬圖案300的形成與金屬墊200的形成可實質同時發生。在另一代表的實施例中，形成偽金屬圖案300的材料(例如Cu、Al、W、Ti、TiN、Ta、TaN、AlCu或類似物)可與包括插槽墊120的傳導材料相同。在一實施例中，偽金屬圖案300與金屬墊200的形成可包含毯狀(blanket)沉積金屬層，而後進行蝕刻，其可為使用Cl2 與BCl3 (例如氯化物)作為蝕刻劑的乾式蝕刻。偽金屬圖案300可不具有電性功能，並且可不電連接至上方的主動電路。在其他的實施例中，可形成額外的偽圖案(dummy pattern)，該偽圖案可包含為重佈通路與/或偽金屬線或墊。形成額外的偽圖案可藉由將局部應力重佈於晶圓或晶片的較大區域而改良黏著性或是減少應力。在其他的代表實施例中，偽金屬圖案300不需要配置為線性陣列，而是可包括非線性、曲線、斐波那契(Fibonacci)、幾何順序、或是偽金屬特徵元件的其他均勻分佈。在其他的代表實施例中，偽金屬圖案300不需要配置為均勻分布，而是可包括偽金屬特徵元件之隨機或不規則分佈。 在一實施例中，偽金屬圖案300的合計(aggregate)表面積(或是包括該偽金屬圖案的金屬元件之剖面表面積的總和)可為晶圓部分10的對應表面積之約40%至約90%。在另一實施例中，包括偽金屬圖案300的偽金屬元件的剖面表面積之總和可為偽金屬圖案300的對應總表面積之約50%至約85%。在另一實施例中，偽金屬圖案300的合計(aggregate)表面積可為晶圓部分10的對應表面積之約80%。 在代表的實施例中，一區域之偽金屬圖案300的金屬表面積相對於偽金屬圖案300之總表面積的百分比範圍為約40%至約90%。在另一代表的實施例中，偽金屬圖案300的金屬表面積相對於晶圓之總表面積的百分比小於約50%。在另一代表的實施例中，偽金屬圖案300的金屬表面積相對於晶粒之總表面積的百分比小於約50%。在另一代表的實施例中，偽金屬表面積與總介電表面積的比例為約1：10至約1：20。在另一代表的實施例中，總主動金屬表面積(total active metal surface area)與總偽金屬表面積的比例為約3：1至約10：1。 根據代表的實施例，形成介電桿130a、130b、130c的材料可包括與絕緣層100相同的材料(例如電性絕緣或介電材料、或類似者)。例如，介電桿130a、130b、130c與絕緣層100可包括SiO2 。其他的介電材料可替換或結合地用於介電桿130a、130b、130c與絕緣層100。 偽金屬圖案300的偽金屬元件(例如110a、110b、110c)可包括相當於正方形的剖面形狀，如圖1、2A至2C與3A所示。替換或結合地，其他的剖面形狀可包括圓形(例如偽金屬場350，如圖3B所示)、橢圓形、橢球、卵圓形、規則多邊形(例如等邊三角形、規則五邊形、規則六邊形、星形等，包含大於三之對稱的任何級數之其他規則多邊形)、不規則多邊形(例如等腰三角形、不等邊三角形、矩形、梯形、長菱形等，包含具有大於三之任何邊數的其他不規則多邊形)、以及/或其組合。可理解任何剖面形狀通常是由上述形狀的重疊或分離組合而呈現。據此，本揭露所揭露的偽金屬元件之代表實施例不限於任何特定的剖面形狀。此外，偽金屬圖案300的偽金屬元件可包括聚集的、延伸的、連接的或是圖案化的形狀，例如交錯桿(staggered bar)、環、外圍邊框、波紋圖案、人字圖案、螺旋圖案、或類似者。 晶圓部分10的複數個偽金屬元件可具有沿著給定的陣列座標或表面尺寸之實質連續的分佈；例如沿著圖1與圖2C所示之C-C 剖面的偽金屬元件(包含偽金屬元件110c)。其他次組(subset)的偽金屬元件可具有沿著不同陣列座標或表面尺寸之不連續或中斷的分佈；例如沿著圖1、圖2A與圖5所示之A-A 剖面(包含偽金屬元件110a)；以及如圖1、圖2B與圖4所示之B-B 剖面(包含偽金屬元件110b)。偽金屬圖案300中的不連續或中斷的分佈可適合經配置或用以提供用於配置例如互連結構(例如金屬墊200/插槽墊120)至上方的主動裝置或其他裝置元件之區域或區。 如從BEOL製程提供，晶圓部分10通常包括位於絕緣層100下方的各種層。在代表實施例中，第一SiN層150位於絕緣層100下方，第一氧化物層160位於第一SiN層150下方，以及第二SiN層170位於第一氧化物層160下方。可理解可替換或結合使用各種其他層架構與/或材料選擇，以及所揭露的實施例不限於本揭露所述之層架構與/或材料選擇，唯一例外的是絕緣層100通常包括電性絕緣或是介電材料，因而偽金屬圖案300的偽金屬元件彼此電性隔離並且與主動互連結構 (例如金屬墊200/插槽墊120或類似物) 電性隔離。 在BEOL製程圖案化頂部金屬元件之前，可使用各種製程，形成各種微電子裝置元件(未繪示於圖式中)於偽金屬圖案300與金屬墊200上方。根據各種代表實施例，以及該技藝中的技術人士可知BEOL製程可提供晶圓部分10與配置的微電子元件或其他裝置組件。 根據圖10所示之代表實施例，方法1100之開始為在BEOL製程過程中，金屬墊20與偽金屬圖案300於晶圓中的形成1110。從BEOL製程提供並且如圖5所示，偽金屬圖案300凹陷於絕緣層100內(並且具有與表面500齊平的頂表面)。插槽墊120凹陷於絕緣層100內(並且具有與表面500齊平的頂表面)。根據代表實施例，在插槽墊120形成於其中之後，介電桿130a、130b、130c包括剩餘的絕緣層100之部分。金屬墊200包括介電桿130a、130b、130c與插槽墊120。 根據代表實施例，於第二SiN層170上方沉積第二氧化物層730，以及於第二氧化層730上方沉積介電層720。可藉由高密度電漿化學氣相沉積(high-density plasma chemical vapor deposition，HDP-CVD)，例如使用矽烷(SiH4 )與氧氣(O2 )作為前驅物、或可流動的CVD(FCVD)(例如，遠端電漿系統中CVD基底材料沉積，而後硬化轉換為另一材料)、以及/或類似者，沉積第二氧化物層730。可使用任何合適的方法，例如原子層沉積(ALD)、化學氣相沉積(CVD)、HP-CVD、物理氣相沉積(PVD)、與/或類似者，沉積介電層720。在代表實施例中，介電層720可包括SiON；然而，可替換或結合使用任何合適的介電材料(例如SiN)。 方法1100繼續重佈通路600的形成1120以及重佈層(RDL)710的形成1130。第一蝕刻製程形成重佈通路開口於介電層720、第二氧化物層730、第二SiN層170與第一氧化物層160中向下至第一SiN層150(例如第一蝕刻停止)。第一蝕刻可為任何可接受的蝕刻製程，例如反應性離子蝕刻(reactive ion etch，RIE)、中性射束蝕刻(neutral beam etch，NBE)、濕式蝕刻、以及/或類似者。可藉由灰化與/或溼式剝除製程，移除用以定義第一蝕刻區的光阻。在一些實施例中，在光阻的沉積之前，於介電層720上方可形成硬遮罩，在此例子中，來自光阻顯影的圖案會被轉移至硬遮罩，並且圖案化的硬遮罩會被用以蝕刻下方的層720、730、170、160。 第二蝕刻製程形成重佈層開口於介電層720與第二氧化物層730中，下至第二SiN層170(例如第二蝕刻停止)。在代表實施例中，重佈層開口可位於該重佈通路開口中並且比該重佈通路開口更寬。第二蝕刻可為任何可接收的蝕刻製程，例如反應性離子蝕刻(RIE)、中性射束蝕刻(NBE)、溼式蝕刻、以及/或類似者。可藉由灰化與/或溼式剝除製程，移除用以定義第二蝕刻區的光阻。在一些實施例中，在光阻的沉積之前，於介電層720上方可形成硬遮罩，在此例子中，圖案會被轉移至硬遮罩，並且圖案化的硬遮罩會被用以蝕刻重佈層開口中的下方層720、730、170、160以及層150與100，下至重佈通路開口中的接點墊200。 可用傳導材料(例如金屬、金屬合金、Cu、Al、W、Ti、TiN、Ta、TaN、AlCu與/或類似物)填充重佈通路開口與重佈層開口，以分別形成重佈通路600與RDL 710。包括重佈通路600的傳導材料係與金屬墊200電性接觸。包括RDL 710的傳導材料與重佈通路600電性接觸，重佈通路600與金屬墊200電性接觸。據此，RDL 710與插槽墊120/金屬墊200電性接觸。可進行中間平坦化(intermediate planarization)，例如CMP，移除遮罩材料或是使介電層720與RDL 710之暴露表面條件化用於後續的預混合接合平坦化(pre-hybrid-bond planarization)。 雖然緊接在前的實施例描述單層RDL的形成，然而可理解可對於所揭露的程序進行各種修飾(例如，遮罩、蝕刻、填充、中間平坦化、與/或類似方法之連續複數個應用)，以產生具有任何數目互連階層的多層RDL。據此，本揭露所述之實施例不限於實施僅具有一層的RDL。 而後，與金屬墊200對立之介墊層720與RDL 710的頂表面被平坦化1140，以產生平坦化的表面860，用於後續的混合接合。可藉由非選擇性的CMP或選擇性的CMP，進行平坦化1140。根據代表實施例，介電層720可作為拋光停止或平坦化停止層。 已經發現當偽金屬圖案300的金屬表面積佔偽金屬圖案300的總表面積之百分比為約40%至約90%，結合金屬墊200的金屬表面積佔金屬墊200的總表面積之百分比為約50%至約90%，可達到介電層720與RDL 710的表面760之改良平坦化。 如圖1所示，形成3DIC裝置之方法1200包括進行1210方法1100以平坦化第一晶圓800，並且進行1220方法1100以平坦化第二晶圓800’。如圖7所示，而後第一晶圓800之平坦化表面860以及第二晶圓800’之平坦化表面860’進行對準(alignment)，因而第二晶圓800’的介電區域 (例如相當於介電層720’)位於第一晶圓800的介電區域(例如介電層720)上方，以及第二晶圓800’的RDL 710’位於第一晶圓的RDL 710上方。 如圖8所示，第一晶圓800的平坦化表面860與第二晶圓的平坦化表面860’彼此接觸而保持相對的對準。在晶圓800與800’耦合在一起之前，在一些實施例中，例如在從上方的介電層720與720’移除密封層之後，第一晶圓800與第二晶圓800’的頂表面可被活化。活化第一晶圓800與第二晶圓800’的頂表面可包括例如乾式處理、溼式處理、電漿處理、暴露至鈍氣、暴露至H2 、暴露至N2 、暴露至O2 、或其組合。在使用溼式處理的實施例中，例如，可使用RCA清理。或者，活化製程可包括其他形式的處理。活化製程輔助第一晶圓800與第二晶圓800’的混合接合；有利地允許在後續的混合接合製程中使用較低的壓力與溫度。在活化製程之後，可使用化學沖洗，清理晶圓800與800’。根據代表實施例，在活化製程之後，晶圓800與800’的表面粗糙度有一點改變或沒有改變，例如均方根(root mean square，RMS)小於約5Å。而後，對於晶圓組合提供熱處理與接觸壓力，以混合接合1230第一晶圓800與第二晶圓800’。可對於晶圓800與800’提供約200 kPa或較低的壓力以及約200°C至約400°C之間的溫度，以熔化對應的介電層。將對應於第一晶圓800之介電層720與第二晶圓800’之介電層720’的介電層熔化，以形成複合介電層1010。而後，可對於晶圓800與800’提供溫度為等於或高於RDL 710與710’之材料的共晶點(eutectic point)，例如約150°C與約650°C之間，以熔化該等金屬層。對應於第一晶圓之RDL 710與第二晶圓800’之RDL 710’的該等金屬層被熔化，以形成複合RDL 1000。在此方式中，第一晶圓800熔合至第二晶圓800’形成混合接合的3DIC裝置1050。關於混合接合製程之更詳細的討論，請參閱2012年6月5日申請的美國專利第8,809,123號「半導體晶圓之三維積體電路結構與混合接合方法」，以及2012年7月5日申請的美國專利第9,048,283號「半導體晶圓之混合接合系統與方法」，二者的全文皆併入本案作為參考。 圖12係根據一實施例說明代表的RDL承接區(RDL landing region)1310a、1310b、1310c、1310d、1310e、1310f用於接觸插槽墊120的多個部分。然而，可理解可替換或結合使用各種其他架構或幾何，用於承接RDL元件於插槽墊120上。據此，本揭露所揭露的實施例不限於任何特定的RDL承接架構或幾何，但主動RDL元件至少電性接觸金屬墊200的一或多個插槽墊120部分。上述之金屬墊200的插槽墊120僅為範例。可替換或結合使用插槽金屬墊的其他設計。請參閱美國專利第9,177,914號「TSV上方的金屬墊結構以減少上金屬層的短路(Metal Pad Structure Over TSV to Reduce Shorting of Upper Metal Layer)」。 圖13A為根據代表實施例說明混合接合1230兩個晶圓800、800’之後所拍攝的共焦掃描聲學顯微鏡(confocal scanning acoustic microscopy，C-SAM)影像。圖14A為根據習知3DIC製造技術的C-SAM影像。習知的製造方法說明實質接合非均勻性1600，相較於根據代表實施例之3DIC製造方法1100、1200的良好接合均勻性1500。 圖13B為根據代表實施例說明在混合接合之前，平坦化的晶圓之BEOL二維(2D)外形輪廓影像(topography profile image)。圖14B為根據習知製造技術說明在接合之前，平坦化的晶圓之BEOL二維(2D)外形輪廓影像。習知的平坦化方法顯示實質階梯高度(step height)約460Å，而根據代表實施例的平坦化方法1100提供大幅降低的階梯高度約263Å。超過400Å的階梯高度與不良接合均勻性有關。根據代表實施例，可結合使用晶圓邊緣排除(wafer edge exclusion，WEE)為1 ± 0.5mm的BEOL微影控制，以進一步促進晶圓邊緣的外形均勻性(topographic uniformity)。 儘管如圖6至9與11所示的代表實施例，可理解其他的代表實施例可使用本揭露所述之偽金屬圖案300與插槽墊120架構用於單一晶圓，用以後續混合接合至不具有本揭露所述之偽金屬圖案300與/或插槽墊120的另一晶圓。在此情況下，使用方法1100以平坦化晶圓對的單一晶圓用於後續混合接合，對於藉以形成的3DIC裝置，可足以產生可接受的接合均勻性。 在BEOL製程之前，可使用各種製程已形成各種微電子元件於偽金屬圖案300與金屬墊200上方，包含：沉積、蝕刻、植入、光微影、退火、與/或其他合適的製程。藉以形成的微電子裝置可被互連，以產生各種IC裝置，例如邏輯、隨機存取記憶體(RAM)、射頻(RF)、數位信號處理(digital signal processing)、輸入/輸出(I/O)、晶片上系統(system-on-chip，SoC)、特定應用IC(application-specific IC，ASIC)、特定應用標準產品(application-specific standard product，ASSP)、場可編程的閘極陣列(field-programmable gate array，FPGA)、影像感測器、微機電系統(MEMS)、與/或類似裝置。此等裝置可包含各種被動與主動元件，例如電阻器、電容器、電感器、二極體、金屬氧化物半導體場效電晶體(MOSFET)、互補MOS(CMOS)電晶體、雙極接面電晶體(bipolar junction transistor，BJT)、橫向擴散MOS(LDMOS)電晶體、高功率MOS電晶體、FinFET電晶體、其他型式的電晶體、以及/或類似者。為了清楚說明代表實施例，圖式中已省略說明此等裝置、裝置元件以及相關結構。 例如，根據代表實施例，背面照明的(backside illuminated，BSI)CMOS影像感測器裝置位於第一晶圓800之偽金屬圖案300與金屬墊200下方，該第一晶圓800接著混合接合至具有位於偽金屬圖案300’與金屬墊200’下方之ASIC裝置的第二晶圓800’(可由圖8中的代表與概括說明推論)，以形成例如3DIC BSI CMOS影像感測器/處理器(可由圖9中的代表與概括說明推論)。進一步例如，根據另一代表實施例，FPGA裝置位於第一晶圓800之偽金屬圖案300與金屬墊200下方，該第一晶圓800接著混合接合至具有位於偽金屬圖案300’與金屬墊200’下方之MEMS加速度計裝置的第二晶圓800’(可由圖8中的代表與概括說明推論)，以形成例如3DIC可編程的慣性導引裝置(可由圖9中的代表與概括說明推論)。據此，可理解本揭露所述之實施例不限於任何特定主動結構或裝置元件，無論是現在已知或是而後得知的，可位於偽金屬圖案300、300’與金屬墊200/200’上或下方。 根據代表實施例，接合晶圓的方法包含以下步驟：提供第一晶圓，該第一晶圓具有第一偽金屬圖案位於該第一晶圓的第一表面之內與之上，該第一晶圓具有與該第一表面對立的第二表面，該第一偽金屬圖案的金屬表面積相對於該第一偽金屬圖案的總表面積之百分比於第一範圍中，約40%至約90%；提供第二晶圓，該第二晶圓具有第二偽金屬圖案於第二晶圓的第三表面之內與之上，該第二晶圓具有與該第三表面對立的第四表面，該第二偽金屬圖案的金屬表面積相對於該第二偽金屬圖案的總表面積之百分比於第二範圍中，約40%至約90%；平坦化該第一晶圓的該第二表面；平坦化該第二晶圓的該第四表面；以及混合接合該第四表面至該第二表面。 在一實施例中，接合半導體晶圓的方法包含以下步驟：提供第一半導體晶圓，具有第一傳導墊位於第一絕緣材料內以及該半導體晶圓的第一表面上，該第一半導體晶圓具有第一偽金屬圖案位於該第一絕緣材料內與該第一表面上，該第一半導體晶圓具有與該第一表面對立的第二表面，該第一偽金屬圖案的金屬表面積相對於該第一偽金屬圖案的總表面積之百分比於第一範圍中，約40%至約90%；提供第二半導體晶圓，具有第二傳導墊位於第二絕緣材料內與該第二半導體晶圓的第三表面上，該第二半導體晶圓具有第二偽金屬圖案位於該第二絕緣材料內與該第三表面上，該第二半導體晶圓具有與該第三表面對立的第四表面，該第二偽金屬圖案的金屬表面積相對於該第二偽金屬圖案的總表面積之百分比於第二範圍中，約40%至約90%；形成第一重佈通路與第一RDL於該第一半導體晶圓中自該第二表面至該第一傳導墊，該第一重佈通路耦合至該第一傳導墊；形成第二重佈通路與第二RDL於第二半導體晶圓中自該第四表面至該第二傳導墊，該第二重佈通路耦合至該第二傳導墊；該第一RDL位於該第一半導體晶圓的該第二表面之內與之上，該第一RDL耦合至該第一重佈通路；該第二RDL位於該第二半導體晶圓的該第四表面之內與之上，該第二RDL耦合至該第二重佈通路；平坦化該第一半導體晶圓的該第二表面；平坦化該第二半導體晶圓的該第四表面；耦合該第二半導體晶圓的該第四表面至該第一半導體晶圓的該第二表面；以及溼加熱與壓力至該第一半導體晶圓與該第二半導體晶圓，其中該第二表面的絕緣材料接合至該第四表面的絕緣材料，以及該第一RDL接合至該第二RDL。該第一偽金屬圖案可包含複數個第一偽金屬元件，該等第一偽金屬元件彼此電性隔離並且與該第一傳導墊電性隔離。該第二偽金屬圖案可包括複數個第二偽金屬元件，該等第二偽金屬元件彼此電性隔離並且與該第二傳導墊電性隔離。該第一半導體晶圓與該第二半導體晶圓至少其中之一可具有約0.5 mm與約1.5 mm之間的晶圓邊緣排除(WEE)。在平坦化之後，該第一半導體晶圓的該第二表面與該第二半導體晶圓的該第四表面至少其中之一可具有小於約400Å的最大階梯高度差。 在另一實施例中，製造3DIC結構的方法包含以下步驟：提供第一半導體晶圓與第二半導體晶圓，該第一半導體晶圓與該第二半導體晶圓皆具有接點墊位於絕緣材料內與其第一表面上，該第一半導體晶圓與該第二半導體晶圓皆具有偽金屬圖案於該絕緣材料內與該第一表面上，該偽金屬圖案包括彼此電性隔離且與該接點墊電性隔離的複數個偽金屬元件；從其第二表面形成重佈通路與RDL於該第一半導體晶圓與該第二半導體晶圓中，該第二表面與該第一表面對立，該重佈通路耦合至該接點墊；該RDL位於該第一半導體晶圓與該第二半導體晶圓的該第二表面之內與之上，該RDL耦合至該重佈通路；平坦化該第一半導體晶圓與該第二半導體晶圓的該第二表面；對準與耦合該第二半導體晶圓的該第二表面至該第一半導體晶圓的該第二表面；以及施加熱與壓力至該第一半導體晶圓與該第二半導體晶圓，其中施加壓力形成該第一半導體晶圓的絕緣材料與該第二半導體晶圓的絕緣材料之間的接合，以及其中施加熱形成該第一半導體晶圓的該RDL與該第二半導體晶圓的該RDL之間的接合。該第一半導體晶圓的接點墊與該第二半導體晶圓的接點墊具有插槽金屬圖案(slotted metal pattern)。該接點墊的該插槽金屬圖案可具有頂部表面積大於重佈通路的頂部表面積。插槽金屬圖案包含複數個金屬桿。用介電材料填充該複數個金屬桿之間的槽(slot)，以形成介電桿。該方法另包含於該接點墊之插槽金屬圖案上方直接形成重佈通路的步驟。面對該重佈通路之接點墊的插槽金屬圖案之金屬表面積相對於該接點墊的總表面積之百分比可於第一範圍中，約50%至約90%。該接點墊的插槽金屬圖案可為電性連續結構。該方法可另包含形成蝕刻停止層於該第一半導體晶圓與該第二半導體晶圓之該絕緣材料上方的步驟。該方法另包含形成介電層於該蝕刻停止層上方以及形成介電層於該介電層上方的步驟。該蝕刻停止層可包括氮化矽，以及該介電層可包括氮氧化矽。該偽金屬圖案的金屬表面積相對於該偽金屬圖案的總表面積之百分比可於一範圍，約40%至約90%。該平坦化可包括化學機械拋光。 在另一實施例中，3DIC裝置包含：具有第一傳導墊位於其中的第一基板，該第一傳導墊位於該第一基板的第一表面上，該第一基板具有第一偽金屬圖案位於該第一基板內與該第一表面上；具有第二傳導墊位於其中的第二基板，第二傳導墊位於該第二基板的第二表面上，該第二基板具有第二偽金屬圖案位於該第二基板內與該第二表面上；第一重佈通路位於該第一基板中，該第一重佈通路耦合至該第一傳導墊；第二重佈通路位於該第二基板中，該第二重佈通路耦合至該第二傳導墊；第一RDL位於該第一基板與該第一重佈通路上方，該第一RDL耦合至該第一傳導墊；第二RDL位於該第二基板與該第二重佈通路上方，該第二RDL耦合至該第二傳導墊；第一絕緣材料位於該第一基板上方並且與該第一RDL相鄰；以及第二絕緣材料位於該第二基板上方並且與該第二RDL相鄰。該第一絕緣材料接合至該第二絕緣材料，以及該第一RDL接合至該第二RDL。該第一偽金屬圖案及該第二偽金屬圖案至少其中之一的金屬表面積與該第一偽金屬圖案及該第二偽金屬圖案該至少其中之一的總表面積的比例於一範圍，該範圍係約50%至約95%。該第一偽金屬圖案包括複數個第一金屬元件，該等第一金屬元件彼此電性隔離且與該第一傳導墊電性隔離。該第二偽金屬圖案包括複數個第二金屬元件，該等第二金屬元件彼此電性隔離且與該第二傳導墊電性隔離。該等第一金屬元件至少其中之一或該等第二金屬元件至少其中之一包括一剖面形狀，對應於圓形、橢圓形、橢球、或具有至少三邊的多邊形。該第一傳導墊與該第二傳導墊至少其中之一包括插槽金屬圖案，以及該插槽金屬圖案的金屬表面積相對於該第一傳導墊與該第二傳導墊該至少其中之一的總表面積的百分比係於一範圍中，該範圍係約50%至約90%。該第一偽金屬圖案與該第二偽金屬圖案至少其中之一的金屬表面積相對於該第一偽金屬圖案與該第二偽金屬圖案至少其中之一的總表面積的百分比可為約80%。該3DIC裝置可另包含位於該第一基板上方的第一蝕刻停止層以及位於該第二基板上方的第二蝕刻停止層，該第一蝕刻停止層與該第一重佈通路的至少一部分相鄰，該第二蝕刻停止層與該第二重佈通路的至少一部分相鄰。 特定實施例已描述益處、其他優點、以及問題的解決方案；然而，益處、其他優點、問題的解決方案、以及可造成或任何益處、優點、或解決方案發生或變得更顯著的任何組件不被解讀為關鍵的、必需的或必要的特徵或組件。 如本揭露所使用，「包括」、「包含」、「具有」之詞或任何上下文變異詞係用以涵蓋非排他性的包括。例如，製程、產品、製品、或包括一系列元件的設備並非必須限定僅止於那些元件，而是可包含該等製程、產品、製品或設備所未列述或固有的其他元件。再者，除非明確有相反的說明，否則「或」係指包容性的或而非排他性的或。亦即，除非特別聲明，否則本揭露所使用的「或」通常係指「與/或」。例如，下列任何一者滿足條件A或B：A為是(或存在)以及B為否(或不存在)，A為否(或不存在)以及B為是(或存在)，以及A與B皆為是(或存在)。如本揭露所使用，除非內文明確指示，否則一語詞前有「一」(以及當前置基礎為「一」時的「該」)包含該語詞之單數與複數。再者，如本揭露之說明內容中所使用，除非內文明確指示，否則「在…中(in)」包含「在…中(in)」與「在…上(on)」。 本揭露所提供的範例或說明不被視為以任何方式對於與其相關的任何語詞之限制或表達定義。而是，這些範例或說明被視為關於一特定實施例之描述並且僅作為說明之用。該技藝中的技術人士可理解與這些範例或說明相關的語詞將包含說明書中已給出或未給出的其他實施例，並且所有該等實施例皆包含於該語詞的範圍內。表示此等非限制範例與說明的語言包含但不限於「例如」、「舉例而言」、「例」、「在代表實施例中」或「在一實施例中」。本說明書中提及「一實施例」、「實施例」、「代表實施例」、「特別實施例」或「特定實施例」或上下文類似用語係指至少一實施例中所包含之與該實施例連結的特別特徵、結構、性質、或特性，並且可不需要存在於所有的實施例中。因此，本說明書中各處分別出現的「一實施例」、「實施例」、「特定實施例中」或類似用語並不需要係指相同的實施例。再者，任何特定實施例之特別的特徵、結構、性質、或特性可用任何合適的方式與一或多個其他的實施例結合。 本揭露在使用與空間相關的敘述詞彙，如“在...之下”，“低”，“下”，“上方”，“之上”，“下”，“頂”，“底”和類似詞彙時，為便於敘述，其用法均在於描述圖示中一個元件或特徵與另一個（或多個）元件或特徵的相對關係。除了圖示中所顯示的角度方向外，這些空間相對詞彙也用來描述該裝置在使用中以及操作時的可能角度和方向。該裝置的角度方向可能不同(旋轉90度或其它方位)，而在本揭露所使用的這些空間相關敘述可以同樣方式加以解釋。 雖然以特定順序呈現步驟、操作、或程序，然而此順序在不同的實施例中可被改變。在一些實施例中，說明書或申請專利範圍中順序表示多個步驟，在其他實施例中，可同時進行或以不同順序進行該等步驟的一些組合。本揭露所述之操作順序可被中斷、中止、或由另一製程控制。 雖然已詳細描述代表實施例及其優點，然而應理解可進行各種變化、取代或替代，而不脫離申請專利範圍涵蓋之本揭露的精神與範圍。本揭露的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
10‧‧‧晶圓部分
100‧‧‧絕緣層
110a‧‧‧偽金屬元件
110b‧‧‧偽金屬元件
110c‧‧‧偽金屬元件
120‧‧‧插槽墊
130a‧‧‧介電桿
130b‧‧‧介電桿
130c‧‧‧介電桿
150‧‧‧第一SiN層
160‧‧‧第一氧化物層
170‧‧‧第二SiN層
200‧‧‧金屬墊
200’‧‧‧金屬墊
300‧‧‧偽金屬圖案
300’‧‧‧偽金屬圖案
350‧‧‧偽金屬場
500‧‧‧表面
600‧‧‧重佈通路
710‧‧‧重佈層
710’‧‧‧重佈層
720‧‧‧介電層
720’‧‧‧介電層
730‧‧‧第二氧化物層
800‧‧‧第一晶圓
800’‧‧‧第二晶圓
860‧‧‧平坦化表面
860’‧‧‧平坦化表面
1050‧‧‧3DIC裝置
1310a‧‧‧RDL承接區
1310b‧‧‧RDL承接區
1310c‧‧‧RDL承接區
1310d‧‧‧RDL承接區
1310e‧‧‧RDL承接區
1310f‧‧‧RDL承接區
1500‧‧‧接合均勻性
1600‧‧‧接合非均勻性
為了更完整瞭解代表實施例及其優點，請參閱以下說明內容以及所附隨的圖式。 圖1係根據個別的實施例說明晶圓之一部分的示意圖。 圖2A係說明圖1代表繪示的晶圓部分之剖面示意圖(沿著A-A 剖面)。 圖2B係說明圖1代表繪示的晶圓部分之另一剖面示意圖(沿著B-B 剖面)。 圖2C係說明圖1代表繪示的晶圓部分之另一剖面示意圖(沿著C-C 剖面)。 圖3A係圖1代表繪示的晶圓部分之俯視圖。 圖3B係根據另一代表實施例說明晶圓部分的俯視圖。 圖4至9係根據代表實施例說明製造3DIC裝置中各種階段的等角剖面側視示意圖。 圖4為側視圖(沿著圖1的B-B 剖面)，說明線後端(backend of line，BEOL)處理的晶圓部分10，供於進一步處理與混合接合。 圖5為側視圖(沿著圖1的A-A 剖面)，說明BEOL處理的晶圓部分10，供於進一步處理與混合接合。 圖6為晶圓部分10的剖面側視圖，根據代表實施例說明重佈通路600與重佈層(RDL)710的形成。 圖7係說明用以與第二晶圓800’對準的第一晶圓800之剖面側視圖。 圖8係說明用以接觸第二晶圓800’的第一晶圓800之剖面側視圖。 圖9為剖面側視圖，說明第一晶圓800混合接合至第二晶圓800’以形成混合接合的3DIC裝置1050。 圖10係根據代表實施例說明製備用於混合接合的晶圓之方法流程圖。 圖11係根據代表實施例說明混合接合第一與第二晶圓之方法的流程圖。 圖12係根據代表實施例說明RDL承接區(RDL landing region)。 圖13A為根據代表實施例說明混合接合兩個晶圓之後所拍攝的共焦掃描聲學顯微鏡(confocal scanning acoustic microscopy，C-SAM)影像。 圖14A為根據習知3DIC製造技術的C-SAM影像。 圖13B為根據代表實施例說明在混合接合之前，平坦化的晶圓之BEOL二維(2D)外形輪廓影像(topography profile image)。 圖14B為根據習知製造技術說明在3DIC接合之前，平坦化的晶圓之BEOL二維(2D)外形輪廓影像。 伴隨且形成本說明書之部分的圖式係代表說明本揭露的一些態樣。應注意圖式所繪示的特徵非必須依照比例繪示。
10‧‧‧晶圓部分
100‧‧‧絕緣層
110a‧‧‧偽金屬元件
110b‧‧‧偽金屬元件
110c‧‧‧偽金屬元件
120‧‧‧插槽墊
130a‧‧‧介電桿
130b‧‧‧介電桿
130c‧‧‧介電桿
150‧‧‧第一SiN層
160‧‧‧第一氧化物層
170‧‧‧第二SiN層

Claims (1)

  1. 一種用於接合晶圓的方法，該方法包括： 提供一第一晶圓，該第一晶圓具有一第一偽金屬圖案，該第一偽金屬圖案位於該第一晶圓的一第一表面內與該第一晶圓的該第一表面上，該第一晶圓具有與該第一表面對立的一第二表面，該第一偽金屬圖案的金屬表面積相對於該第一偽金屬圖案的一總表面積之百分比係於一第一範圍中，該第一範圍係自約40%至約90%； 提供一第二晶圓，該第二晶圓具有一第二偽金屬圖案，該第二偽金屬圖案位於該第二晶圓的一第三表面內與該第二晶圓的該第三表面上，該第二晶圓具有與該第三表面對立的一第四表面，該第二偽金屬圖案的金屬表面積相對於該第二偽金屬圖案的一總表面積之百分比係於一第二範圍中，該第二範圍係自約40%至約90%； 平坦化該第一晶圓的該第二表面； 平坦化該第二晶圓的該第四表面；以及 混合接合該第四表面至該第二表面。
TW105143700A 2016-04-26 2016-12-28 混合接合半導體晶圓的3dic結構與方法 TWI705544B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/138,993 US9666566B1 (en) 2016-04-26 2016-04-26 3DIC structure and method for hybrid bonding semiconductor wafers
US15/138,993 2016-04-26

Publications (2)

Publication Number Publication Date
TW201739028A true TW201739028A (zh) 2017-11-01
TWI705544B TWI705544B (zh) 2020-09-21

Family

ID=58737977

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105143700A TWI705544B (zh) 2016-04-26 2016-12-28 混合接合半導體晶圓的3dic結構與方法

Country Status (4)

Country Link
US (2) US9666566B1 (zh)
CN (1) CN107316840B (zh)
DE (1) DE102016115000B4 (zh)
TW (1) TWI705544B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI739025B (zh) * 2017-11-23 2021-09-11 台灣積體電路製造股份有限公司 混合接合結構及其製造方法

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10217626B1 (en) * 2017-12-15 2019-02-26 Mattson Technology, Inc. Surface treatment of substrates using passivation layers
US11101260B2 (en) * 2018-02-01 2021-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a dummy die of an integrated circuit having an embedded annular structure
US10431565B1 (en) * 2018-02-27 2019-10-01 Xilinx, Inc. Wafer edge partial die engineered for stacked die yield
CN109686657B (zh) * 2018-11-29 2021-04-13 长江存储科技有限责任公司 晶圆间键合结构的形成方法、晶圆的键合方法
US11387207B2 (en) * 2020-11-13 2022-07-12 Nanya Technology Corporation Method for fabricating semiconductor device including etching an edge portion of a bonding layer by using an etching mask
US11621248B2 (en) * 2021-03-31 2023-04-04 Taiwan Semiconductor Manufacturing Company Limited Bonded wafer device structure and methods for making the same
CN117546287A (zh) * 2021-06-15 2024-02-09 华为技术有限公司 芯片堆叠结构以及制作方法、晶圆堆叠结构、电子设备
CN113488392B (zh) * 2021-07-13 2022-08-02 武汉新芯集成电路制造有限公司 集成电路器件制造方法
WO2023154420A1 (en) * 2022-02-10 2023-08-17 Tokyo Electron Limited Technologies for plasma oxidation protection during hybrid bonding of semiconductor devices

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4504798B2 (ja) * 2004-12-16 2010-07-14 パナソニック株式会社 多段構成半導体モジュール
JP2007317861A (ja) * 2006-05-25 2007-12-06 Nec Lcd Technologies Ltd 多層プリント基板及び液晶表示装置
US8587121B2 (en) 2010-03-24 2013-11-19 International Business Machines Corporation Backside dummy plugs for 3D integration
US8193639B2 (en) 2010-03-30 2012-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy metal design for packaging structures
US9048283B2 (en) 2012-06-05 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid bonding systems and methods for semiconductor wafers
US8809123B2 (en) 2012-06-05 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Three dimensional integrated circuit structures and hybrid bonding methods for semiconductor wafers
US9064850B2 (en) 2012-11-15 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Through-substrate via formation with improved topography control
US9177914B2 (en) 2012-11-15 2015-11-03 Taiwan Semiconductor Manufacturing Company, Ltd. Metal pad structure over TSV to reduce shorting of upper metal layer
KR101428754B1 (ko) * 2013-05-14 2014-08-11 (주)실리콘화일 방열 특성이 개선된 반도체 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI739025B (zh) * 2017-11-23 2021-09-11 台灣積體電路製造股份有限公司 混合接合結構及其製造方法
US11437422B2 (en) 2017-11-23 2022-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid bonded structure

Also Published As

Publication number Publication date
TWI705544B (zh) 2020-09-21
DE102016115000A1 (de) 2017-10-26
US20170309603A1 (en) 2017-10-26
US9666566B1 (en) 2017-05-30
DE102016115000B4 (de) 2018-02-08
CN107316840B (zh) 2020-08-28
CN107316840A (zh) 2017-11-03
US9887182B2 (en) 2018-02-06

Similar Documents

Publication Publication Date Title
TWI705544B (zh) 混合接合半導體晶圓的3dic結構與方法
US10475772B2 (en) Seal-ring structure for stacking integrated circuits
US9691840B2 (en) Cylindrical embedded capacitors
TWI406381B (zh) 半導體裝置及其形成方法
US20140374879A1 (en) Integrated circuit with backside structures to reduce substrate wrap
TW201041035A (en) Integrated circuit structure
TW202133455A (zh) 積體電路裝置
US20150371956A1 (en) Crackstops for bulk semiconductor wafers
US10403772B2 (en) Electrical and optical via connections on a same chip
KR20130037609A (ko) 하부 인덕터를 포함하는 실리콘 인터포저
US10833149B2 (en) Capacitors
TWI842221B (zh) 半導體結構、半導體配置及其形成方法
TWI725080B (zh) 半導體裝置、其製造方法及將半導體裝置單粒化之方法
US10325862B2 (en) Wafer rigidity with reinforcement structure
US9478464B2 (en) Method for manufacturing through-hole silicon via
CN108064412A (zh) 具有多个蚀刻停止层的体块层转移晶片
US10879108B2 (en) Topographic planarization method for lithography process
TW201603228A (zh) 積體電路元件及其製作方法
US20230361027A1 (en) Semiconductor Device and Method of Manufacture
US20230377968A1 (en) Redistribution layer metallic structure and method
KR20240140767A (ko) 관통 비아 구조물 및 그 제작 방법
TW202343728A (zh) 具有複合瓶狀矽穿孔的半導體元件結構及其製備方法