DE102016115000A1 - 3dic-struktur und verfahren zum hybrid-bonden von halbleiter-wafern - Google Patents

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Abstract

Verfahren zur Verbesserung von Hybrid-Bonderträgen für Halbleiterwafer beim Ausbilden von 3DIC-Vorrichtungen umfassen erste und zweite Wafer, die Dummy- und Hauptmetall aufweisen, das während der BEOL-Bearbeitung abgeschieden und strukturiert wird. Metall der Dummy-Metallstruktur besetzt zwischen etwa 40% und etwa 90% der Fläche jedes gegebenen Dummy-Metallstrukturbereichs. Eine hohe Dummy-Metalloberflächenabdeckung in Verbindung mit der Verwendung von geschlitzten leitfähigen Pads erlaubt eine verbesserte Planarisierung von Waferoberflächen, die für Hybrid-Bonden bereitgestellt werden. Planarisierte Wafer zeigen minimale topographische Abweichungen, die Stufenhöhenunterschieden von weniger als etwa 400 Å entsprechen. Die planarisierten ersten und zweiten Wafer werden ausgerichtet und anschließend mit Anwendung von Wärme und Druck Dielektrikum-zu-Dielektrikum und RDL-zu-RDL hybrid-gebondet. Lithographiesteuerung zum Erreichen einer WEE von etwa 0,5 mm bis etwa 1,5 mm kann auch verwendet werden, um topographische Gleichförmigkeit am Rand des Wafers zu fördern. Verbesserte Planarität von Wafer, die für Hybrid-Bonden bereitgestellt werden, führt zu verbesserter Bond-Gleichförmigkeit für so ausgebildete 3DIC-Vorrichtungen.

Description

  • HINTERGRUND
  • Halbleitervorrichtungen werden in einer Vielzahl von elektronischen Anwendungen wie beispielsweise PCs, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten verwendet. Halbleitervorrichtungen werden üblicherweise hergestellt, indem isolierende oder dielektrische Schichten, leitende Schichten und Halbleiterschichten verschiedener Materialien nach einander über einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten mittels Lithographie strukturiert werden, um Schaltungskomponenten und -elemente darauf auszubilden. Dutzende oder Hunderte von integrierten Schaltungen (ICs) werden üblicherweise auf einem einzigen Halbleiterwafer hergestellt und einzelne Dies auf dem Wafer werden vereinzelt, indem zwischen den ICs entlang Risslinien gesägt wird. Die einzelnen Dies werden üblicherweise getrennt gekapselt, beispielsweise in Mehr-Chip-Modulen oder anderen Arten von Gehäusen.
  • Da die Nachfrage nach Miniaturisierung, höherer Geschwindigkeit, größerer Bandbreite niedrigerem Stromverbrauch und verringerter Latenz gewachsen ist, ist ein Bedarf nach größerer Dichte der Halbleitervorrichtungskomponenten entstanden. Gestapelte Halbleitervorrichtungen, z. B. dreidimensionale integrierte Schaltungen (3DICs), wurden entwickelt, um die räumliche Größe und zweidimensionale Grundfläche von Halbleitervorrichtungen zu verringern. Bei einer gestapelten Halbleitervorrichtung werden aktive Schaltungen (z. B. Logik-, Speicher-, Prozessorschaltungen etc.) auf unterschiedlichen Halbleiterwafern hergestellt. Zwei oder mehr Halbleiterwafer oder -dies können gemeinsam durch herkömmliche Techniken gemeinsam montiert werden, um die Dichte der Bauteilkomponenten zu erhöhen. Die sich ergebenden gestapelten Halbleitervorrichtungen bieten in der Regel kleinere Formfaktoren mit verbesserter Leistung und einen geringeren Stromverbrauch.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Zum vollständigeren Verständnis von beispielhaften Ausführungsformen und ihrer Vorteile wird nun auf die folgende Beschreibung in Verbindung mit den beigefügten Zeichnungen Bezug genommen, bei denen:
  • 1 eine Perspektivansicht eines Abschnitts eines Wafers gemäß einer beispielhaften Ausführungsform ist.
  • 2A eine perspektivische Schnittansicht (entlang dem A-A-Querschnitt) des Waferabschnitts ist, der beispielhaft in 1 gezeigt ist.
  • 2B eine weitere perspektivische Schnittansicht (entlang dem B-B-Querschnitt) des Waferabschnitts ist, der beispielhaft in 1 gezeigt ist.
  • 2C eine weitere perspektivische Schnittansicht (entlang dem C-C-Querschnitt) des Waferabschnitts ist, der beispielhaft in 1 gezeigt ist.
  • 3A eine Draufsicht des Waferabschnitts ist, der beispielhaft in 1 gezeigt ist.
  • 3B eine Draufsicht eines Waferabschnitts in Übereinstimmung mit einer weiteren beispielhaften Ausführungsform ist.
  • 4 bis 9 isometrische Querschnitts-Seitenansichten sind, die verschiedene Stufen in der Herstellung einer 3DIC-Vorrichtung in Übereinstimmung mit einer beispielhaften Ausführugsform zeigen, wobei:
  • 4 eine Seitenansicht (im Querschnitt entlang B-B in 1) ist, die den im Back-End-of-Line (BEOL) verarbeiteten Waferabschnitt 10 zeigt, der für weitere Verarbeitung und Hybrid-Bonden bereitgestellt wird.
  • 5 eine Seitenansicht (im Querschnitt entlang A-A in 1) ist, die den BEOL-verarbeiteten Waferabschnitt 10 zeigt, der für weitere Verarbeitung und Hybrid-Bonden bereitgestellt wird.
  • 6 eine Querschnitts-Seitenansicht des Waferabschnitts 10 ist, die das Ausbilden einer Umverteilungs-Durchkontaktierung 600 und Umverteilungsschicht (RDL) 710 in Übereinstimmung mit einer beispielhaften Ausführungsform zeigt.
  • 7 eine Querschnitts-Seitenansicht eines ersten Wafers 800 ist, der an einem zweiten Wafer 800' ausgerichtet ist.
  • 8 eine Querschnitts-Seitenansicht eines ersten Wafers 800 ist, der mit dem zweiten Wafer 800' in Kontakt gebracht ist.
  • 9 eine Querschnitts-Seitenansicht des ersten Wafers 800 ist, der mit dem zweiten Wafer 800' hybrid-gebondet ist, um eine hybrid-gebondete 3DIC-Vorrichtung 1050 zu bilden.
  • 10 ein Flussdiagramm eines Verfahrens zur Herstellung eines Wafers zum Hybrid-Bonden in Übereinstimmung mit einer beispielhaften Ausführungsform ist.
  • 11 ein Flussdiagramm eines Verfahrens zum Hybrid-Bonden eines ersten und eines zweiten Wafers in Übereinstimmung mit einer beispielhaften Ausführungsform ist.
  • 12 RDL-Landeflächen in Übereinstimmung mit einigen beispielhaften Ausführungsformen zeigt.
  • 13A ein konfokales akustisches Mikroskopie-(C-SAM)-Bild nach dem Hybrid-Bonden zweier Wafer in Übereinstimmung mit einer beispielhaften Ausführungsform ist.
  • 14A ein C-SAM-Bild in Übereinstimmung mit herkömmlichen 3DIC-Herstellungstechniken ist.
  • 13B ein zweidimensionales (2D) BEOL-Topographieprofilbild eines planarisierten Wafers vor dem Hybrid-Bonden in Übereinstimmung mit einer beispielhaften Ausführungsform ist.
  • 14B ein 2D-BEOL-Topographieprofilbild eines planarisierten Wafers vor dem Hybrid-Bonden in Übereinstimmung mit herkömmlichen Herstellungstechniken ist.
  • Die Zeichnungen, die diese Anmeldung beigefügt sind und einen Teil von ihr bilden, sind vorgesehen, um bestimmte Aspekte der Offenbarung beispielhaft darzustellen. Man beachte, dass die in den Zeichnungen gezeigten Einrichtungen nicht notwendigerweise maßstabsgetreu gezeichnet sind.
  • DETAILLIERTE BESCHREIBUNG VON BEISPIELHAFTEN AUSFÜHRUNGSFORMEN
  • Die folgende Offenbarung sieht verschiedene Ausführungsformen und repräsentative Beispiele vor. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die Offenbarung zu vereinfachen. Diese sind nur Beispiele und sollen nicht einschränkend wirken. Das Ausbilden einer ersten Einrichtung über oder auf einer zweiten Einrichtung kann Ausführungsformen umfassen, in denen die erste und die zweite Einrichtung z. B. in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Einrichtungen z. B. zwischen der ersten und der zweiten Einrichtung ausgebildet sein können, so dass z. B. die erste und die zweite Einrichtung nicht in direktem Kontakt sein müssen. Die vorliegende Offenbarung kann Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und erzwingt an sich keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen. Zusätzlich kann die vorliegende Offenbarung ein Bezugszeichen gefolgt von einer gestrichenen Bezeichnung wiederholen, was anzeigt, dass das Element, das zu der gestrichenen Bezeichnung gehört, eine Beziehung oder ähnliche Einrichtungen wie ein Element mit einer entsprechenden nicht-gestrichenen Bezeichnung hat, z. B. ein erster Wafer 800 und ein zweiter Wafer 800' oder eine erste Dummy-Metallstruktur 300 und eine zweite Dummy-Metallstruktur 300' oder dergleichen.
  • Die Halbleiterindustrie hat durch Verbesserungen der Integrationsdichte von verschiedenen elektronischen Komponenten ein schnelles Wachstum erlebt. Im Allgemeinen wurden Verbesserungen der Integrationsdichte durch wiederholte Verringerung der minimalen Einrichtungsgröße erreicht, was die Integration von mehr Komponenten in kleineren Formfaktoren ermöglicht hat. Diese Verbesserungen der Integration waren hauptsächlich von zweidimensionaler (2D) Art, da der Bereich, der von integrierten Komponenten besetzt war, im Allgemeinen auf der Oberfläche von Halbleiterwafern lag. Obwohl dramatische Verbesserungen in der Lithographie zu erheblichen Verbesserungen in der Herstellung von integrierten 2D-Schaltungen geführt haben, gibt es physikalische Grenzen für die Dichte, die in zwei Dimensionen erreicht werden kann. Eine dieser Grenzen ist die minimale Größe, die erforderlich ist, um getrennte Komponenten herzustellen. Wenn mehr Vorrichtungen in einem Chip integriert werden, sind komplexere Entwürfe erforderlich. Dreidimensionale ICs (3DICs) wurden deshalb entwickelt, um einige dieser Einschränkungen zu beseitigen. In beispielhaften Herstellungsverfahren zur Produktion von 3DICs werden zwei oder mehr Wafer ausgebildet, die jeweils einen IC aufweisen. Die Wafer werden dann gebondet, wobei entsprechende Vorrichtungselemente an einander ausgerichtet sind.
  • Ein Problem bei herkömmlichen Ansätzen der 3DIC-Herstellung betrifft das Erreichen einer hohen Planarität (d. h. Minimierung der lokalen und globalen topographischen Abweichungen), damit eine akzeptable Bindung zwischen Wafer ausgebildet werden kann. Wenn die Planarität der Wafer nicht innerhalb einer vorbestimmten Spezifikation liegt, kann ein nicht gebondeter Bereich, eine „Blase” oder eine andere Ungleichförmigkeit entstehen, was dazu führt, dass Vorrichtung auf der anderen Seite des Bond-Bereichs nicht funktionieren. Wenn die Fehlerrate hoch genug ist, muss die schlecht gebondete Waferanordnung vielleicht verworfen werden – wodurch sich die Herstellungskosten erhöhen. Es besteht ein Bedarf, die Herstellungskosten von 3DICs zu senken, indem der Waferbonding-Ertrag bei der Herstellung von Vorrichtungen mit guter Bond-Gleichförmigkeit verbessert wird.
  • 1 zeigt beispielhaft eine Perspektivansicht eines Abschnitts 10 eines Wafers in einem Herstellungsstadium nach dem Ausbilden von oberen Metallmerkmale während der Back-End-of-Line-(BEOL)-Verarbeitung. Wie beispielhaft gezeigt ist, kann der Waferabschnitt 10 einem Die-Bereich eines ersten Wafers entsprechen. Der Waferabschnitt 10 liegt üblicherweise über aktiven und/oder passiven Strukturen (der Klarheit der Beschreibung halber nicht gezeigt, aber später beschrieben). 1 zeigt drei Querschnitte, die zu verschiedenen Schnittansichten des Waferabschnitts 10 gehören: den A-A-Querschnitt, der zu 2A gehört; den B-B-Querschnitt, der zu 2B gehört; und den C-C-Querschnitt, der zu 2C gehört. Das Dummy-Metallmerkmal 110a stellt einen Bezugspunkt für die Einrichtung in den 2A, 3A und 5 bereit; das Dummy-Metallmerkmal 110b stellt einen Bezugspunkt für die Einrichtung in den 2B, 3A und 4 bereit und das Dummy-Metallmerkmal 110c stellt einen Bezugspunkt für die Einrichtung in den 2C und 3A bereit. 3A zeigt beispielhaft die Dummy-Metallmerkmale 110a, 110b, 110c als ausgewählte Array-Elemente der Dummy-Metallstruktur 300.
  • Nach dem Ausbilden von oberen BEOL-Metallmerkmale können ein erster Wafer und ein zweiter Wafer weiter verarbeitet und miteinander hybrid-gebondet werden, um 3DIC-Vorrichtungen auszubilden. Während der BEOL-Verarbeitung kann BEOL-Metall (z. B. Al, W, Ti, TiN, Ta, TaN, AlCu oder dergleichen) strukturiert werden, um die Dummy-Metallstruktur 300 (3A) und das Metall-Pad 200 (2B, 4, 5) herzustellen. 1, 2A bis C, 3A, 4 und 5 zeigen den Waferabschnitt 10, der durch ein BEOL-Verfahren bereitgestellt wird, um obere Metallmerkmale abzuscheiden und zu strukturieren. Verfahren zum Ausbilden von Dummy-Metallmerkmale und Metall-Pad-Einrichtungen sind im Stand der Technik bekannt. Siehe hierzu z. B. das US-Patent Nr. 8 753 971 mit dem Titel „Dummy Metal Design for Packaging Struktures”, eingereicht am 22. März 2012, das hiermit durch Bezugnahme in seiner Gesamtheit aufgenommen ist.
  • In einer beispielhaften Ausführungsform umfasst das Metall-Pad 200 ein geschlitztes Pad 120 (einen Metall-/leitenden Abschnitt) mit dielektrischen Stäben 130a, 130b, 130c zwischen Metallstäben des geschlitzten Pads 120, wie beispielhaft z. B. in 1, 2A, 2B, 2C gezeigt ist. Verfahren zum Herstellen von geschlitzten Metall-Pad-Strukturen sind in der Technik bekannt und werden hierin der Kürze halber nicht weiter beschrieben. Siehe hierzu z. B. das US-Patent Nr. 9 177 914 mit dem Titel „Metal Pad Structure Over TSV to Reduce Shorting of Upper Metal Layer”, eingereicht am 15. November 2012, das hiermit durch Bezugnahme in seiner Gesamtheit aufgenommen ist.
  • Wie in 3 beispielhaft gezeigt ist, kann eine Dummy-Metallstruktur 300 mehrere Dummy-Metallmerkmale (z. B. 110a, 110b, 110c als beispielhafte Elemente der Dummy-Metallstruktur 300) umfassen, die in einem Array angeordnet sind. Die Dummy-Metallmerkmale werden in Vertiefungen der Isolierschicht 100 während der BEOL-Verarbeitung ausgebildet. In einer beispielhaften Ausführungsform kann die Dummy-Metallstruktur 300 im Wesentlichen gleichzeitig mit dem Metall-Pad 200 ausgebildet werden. In einer weiteren beispielhaften Ausführungsform kann die Dummy-Metallstruktur 300 aus einem gleichen Material (z. B. Cu, Al, W, Ti, TiN, Ta, TaN, AlCu oder dergleichen) wie das des leitenden Materials bestehen, das in dem geschlitzten Pad 120 vorgesehen ist. In einer Ausführungsform kann das Ausbilden der Dummy-Metallstruktur 300 und des Metall-Pads 200 das durchgehende Abscheiden einer Metallschicht und dann das Durchführen einer Ätzung umfassen, die ein Trockenätzen unter Verwendung von Cl2 und BCl3 (z. B. Chlorid) als Ätzmittel sein kann. Die Dummy-Metallstruktur 300 muss keine elektrischen Funktionen haben und nicht mit darüber liegenden aktiven Schaltungen verbunden sein. In alternativen Ausführungsformen können zusätzliche Dummy-Strukturen ausgebildet werden, die Dummy-Umverteilungs-Durchkontaktierungen und/oder Dummy-Metallleitungen oder -pads umfassen können. Das Ausbilden von zusätzlichen Dummy-Strukturen kann die Haftung verbessern oder Spannungen verringern, indem lokale Spannungen auf größere Bereiche des Wafers oder Chips verlagert werden. In anderen beispielhaften Ausführungsformen müssen die Dummy-Metallstrukturen 300 nicht in einem linearen Array angeordnet sein, sondern können eine nicht-lineare, kurvenförmige, Fibonacci- oder geometrische Abfolge oder andere gleichmäßige Verteilung der Dummy-Metallmerkmalselemente umfassen. In noch anderen beispielhaften Ausführungsformen müssen die Dummy-Metallstrukturen 300 nicht in einer gleichmäßigen Verteilung angeordnet sein, sondern können eine zufällige oder anderweitig unregelmäßige Verteilung der Dummy-Metallmerkmalselemente umfassen.
  • In einer Ausführungsform kann die Gesamtfläche der Dummy-Metallstruktur 300 (oder die Summe der Querschnittsflächen der Metallmerkmale, die sie bilden) zwischen etwa 40% und etwa 90% der zugehörigen Oberfläche des Waferabschnitts 10 betragen. In einer weiteren Ausführungsform kann die Summe der Querschnittsflächen der Dummy-Metallmerkmale, die in der Dummy-Metallstruktur 300 vorgesehen sind, zwischen etwa 50% und etwa 85% der zugehörigen Gesamtfläche der Dummy-Metallstruktur 300 betragen. In noch einer weiteren Ausführungsform kann die Gesamtfläche der Dummy-Metallstruktur 300 etwa 80% der zugehörigen Fläche des Waferabschnitts 10 betragen.
  • In einer beispielhaften Ausführungsform liegt ein Anteil der Metallfläche der Dummy-Metallstruktur 300 zu der Gesamtfläche der Dummy-Metallstruktur 300 für einen Abschnitt im Bereich zwischen etwa 40% und etwa 90%. In einer weiteren beispielhaften Ausführungsform liegt ein Anteil der Metallfläche der Dummy-Metallstruktur 300 zu der Gesamtfläche eines Wafers bei weniger als etwa 50%. In einer weiteren beispielhaften Ausführungsform liegt ein Anteil der Metallfläche der Dummy-Metallstruktur 300 zu der Gesamtfläche eines Dies bei weniger als etwa 50%. In noch einer weiteren beispielhaften Ausführungsform liegt ein Verhältnis der gesamten Dummy-Metallfläche zur gesamten dielektrischen Fläche zwischen etwa 1:10 und etwa 1:20. In noch einer weiteren beispielhaften Ausführungsform liegt ein Verhältnis der gesamten aktiven Metallfläche zur gesamten Dummy-Metallfläche zwischen etwa 3:1 und etwa 10:1.
  • In Übereinstimmung mit beispielhaften Ausführungsformen kann das Material, das die dielektrischen Stäbe 130a, 130b, 130c bildet, ein gleiches Material (z. B. ein elektrisch isolierendes oder dielektrisches Material oder dergleichen) wie das der Isolierschicht 100 umfassen. Beispielsweise können die dielektrischen Stäbe 130a, 130b, 130c und die Isolierschicht 100 SiO2 umfassen. Andere dielektrische Materialien können alternativ oder zusätzlich für die dielektrischen Stäbe 130a, 130b, 130c und die Isolierschicht 100 verwendet werden.
  • Die Dummy-Metallmerkmale (z. B. 110a, 110b, 110c) der Dummy-Metallstruktur 300 können Querschnittsformen aufweisen, die Quadraten entsprechen, wie beispielhaft z. B. in 1, 2A bis 2C und 3A gezeigt ist. Alternativ oder zusätzlich können andere Querschnittsformen Kreise (z. B. ein Dummy-Metallfeld 350, wie in 3B beispielhaft gezeigt ist), Ellipsen, Ellipsoide, Ovoide, regelmäßige Vielecke (z. B. gleichseitige Dreiecke, regelmäßige Fünfecke, regelmäßige Sechsecke, Sterne etc. einschließlich anderer regelmäßiger Polygone mit Grad der Rotationssymmetrie von mehr als drei), unregelmäßige Vielecke (z. B. gleichschenklige Dreiecke, unregelmäßige Dreiecke, Rechtecke, Trapeze, Parallelogramme etc. einschließlich anderer unregelmäßiger Vielecke, die eine beliebige Anzahl von Seiten größer drei haben) und/oder Kombinationen davon umfassen. Es ist klar, dass jede Querschnittsform im Allgemeinen durch Überlagerungen oder diskrete Kombinationen der vorgenannten Formen dargestellt werden kann. Daher sind beispielhafte Ausführungsformen der hier offenbarten Dummy-Metallmerkmale nicht auf bestimmte Querschnittsformen beschränkt. Zusätzlich können Dummy-Metallmerkmale der Dummy-Metallstruktur 300 vereinigte, erweiterte, verbundene oder auf andere Weise strukturierte Formen aufweisen, z. B. gestaffelte Stäbe, Ringe, minimal umgebende Rechtecke, gewellte Strukturen, Fischgrätenmuster, Spiralmuster oder Ähnliches.
  • Mehrere Dummy-Metallmerkmale des Waferabschnitts 10 können eine im Wesentlichen durchgängige Verteilung entlang einer vorgegebenen Array-Koordinate oder -Oberflächenrichtung haben, z. B. wie für die Dummy-Metallmerkmale (einschließlich des Dummy-Metallmerkmals 110c) entlang des C-C-Querschnitt gezeigt ist, der in 1 und 2C gezeigt ist. Andere Untergruppen von Dummy-Metallmerkmale können eine diskontinuierliche oder anderweitig unterbrochene Verteilung entlang einer anderen Array-Koordinate oder -Oberflächenrichtung aufweisen, z. B. wie gezeigt entlang: dem A-A-Querschnitt (einschließlich des Dummy-Metallmerkmals 110a), wie in 1, 2A und 5 gezeigt ist, und dem B-B-Querschnitt (einschließlich das Dummy-Metallmerkmals 110b), wie in 1, 2B und 4 gezeigt ist. Diskontinuierliche oder anderweitig unterbrochene Verteilungen bei Dummy-Metallstrukturen 300 können richtig konfiguriert oder anderweitig eingestellt werden, um eine Fläche oder einen Bereich zum Anordnen z. B. von Verbindungsstrukturen (wie beispielsweise des Metall-Pads 200/geschlitzten Pads 120) zu darüber liegenden aktiven Vorrichtungen oder anderen Vorrichtungselementen bereitzustellen.
  • Bereitgestellt durch die BEOL-Verarbeitung umfasst der Waferabschnitt 10 im Allgemeinen verschiedene Schichten, die unter der Isolierschicht 100 angeordnet sind. In beispielhaften Ausführungsformen ist eine erste SiN-Schicht 150 unter der Isolierschicht 100, eine erste Oxidschicht 160 unter der ersten SiN-Schicht 150 und eine zweite SiN-Schicht 170 unter der ersten Oxidschicht 160 angeordnet. Es versteht sich, dass verschiedene andere Schichtkonfigurationen und/oder eine andere Materialauswahl alternativ oder zusätzlich verwendet werden können und dass die offenbarten Ausführungsformen nicht auf die hier angegebenen Schichtkonfigurationen und/oder Materialauswahl beschränkt sind – mit der einzigen Ausnahme, dass die Isolierschicht 100 im Allgemeinen ein elektrisch isolierendes oder dielektrisches Material aufweist, so dass die Dummy-Metallmerkmale der Dummy-Metallstruktur 300 voneinander und von aktiven Verbindungsstrukturen (z. B. dem Metall-Pad/geschlitzten Pad 120 oder Ähnlichem) elektrisch isoliert sind.
  • Vor der BEOL-Verarbeitung zum Strukturieren der oberen Metallmerkmale können verschiedene Verfahren angewendet werden, um eine Vielzahl mikroelektronischer Vorrichtungselemente (in den Figuren nicht gezeigt) über der Dummy-Metallstruktur 300 und dem Metall-Pad 200 auszubilden. In Übereinstimmung mit verschiedenen beispielhaften Ausführungsformen und wie vom Fachmann bemerkt, kann der Waferabschnitt 10 durch BEOL-Verarbeitung so bereitgestellt werden, dass mikroelektronische Elemente oder andere Vorrichtungskomponenten so angeordnet sind.
  • In Übereinstimmung mit einer beispielhaften Ausführungsform, die in 10 gezeigt ist, beginnt ein Verfahren 1100 mit dem Ausbilden 1110 eines Metall-Pads 200 und einer Dummy-Metallstruktur 300 in einem Wafer während der BEOL-Verarbeitung. Bereitgestellt durch BEOL-Verarbeitung und wie beispielhaft in 5 gezeigt, wird die Dummy-Metallstruktur 300 in der Isolierschicht 100 vertieft (und weist eine obere Fläche auf, die koplanar mit deren Oberfläche 500 ist). Ein geschlitztes Pad 120 wird in der Isolierschicht 100 vertieft (und weist eine obere Fläche auf, die koplanar mit deren Oberfläche 500 ist). In einer beispielhaften Ausführungsform bilden dielektrische Stäbe 130a, 130b, 130c Abschnitte der Isolierschicht 100, die übrigbleiben, nachdem das geschlitzte Pad 120 darin ausgebildet wurde. Das Metall-Pad 200 umfasst die dielektrischen Stäbe 130a, 130b, 130c und das geschlitzte Pad 120.
  • In Übereinstimmung mit einer beispielhaften Ausführungsform wird eine zweite Oxidschicht 730 über der zweiten SiN-Schicht 170 und eine dielektrische Schicht 720 über der zweiten Oxidschicht 730 abgeschieden. Die zweite Oxidschicht 730 kann durch chemische Dampfabscheidung im hochdichten Plasma (HDP-CVD) z. B. unter Verwendung von Silan (SiH4) und Sauerstoff (O2) als Vorläufer oder durch fließfähige CVD (FCVD) (z. B. eine CVD-basierte Materialabscheidung in einem entfernten Plasmasystem mit Nachhärtung zum Verwandeln in ein anderes Material) abgeschieden werden. Die dielektrische Schicht 720 kann durch jedes geeignete Verfahren abgeschieden werden, etwa Atomlagenabscheidung (ALD), chemische Dampfabscheidung (CVD), HDP-CVD, physikalische Dampfabscheidung (PVD) und/oder Ähnliches. In einer beispielhaften Ausführungsform kann die dielektrische Schicht 720 SiON aufweisen; jedes geeignete dielektrische Material (z. B. SiN) kann jedoch alternativ oder zusätzlich verwendet werden.
  • Das Verfahren 1100 fährt mit dem Ausbilden 1120 einer Umverteilungs-Durchkontaktierung 600 und dem Ausbilden einer Umverteilungsschicht (RDL) 710 fort. Ein erstes Ätzverfahren bildet eine Umverteilungs-Durchkontaktierungsöffnung in der dielektrischen Schicht 720, der zweiten Oxidschicht 730, der zweiten SiN-Schicht 170 und der ersten Oxidschicht 160 bis zu der ersten SiN-Schicht 150 (z. B. einem ersten Ätzstopp) aus. Die erste Ätzung kann aus jedem geeigneten Ätzverfahren bestehen, etwa reaktivem Ionenätzen (RIE), Neutral-Beam-Etch (NBE), Nassätzen und/oder dergleichen. Photoresist, das zum Definieren des ersten Ätzbereichs verwendet wird, kann durch Veraschungs- und/oder Nassentschichtungsverfahren entfernt werden. In einigen Ausführungsformen kann eine Hartmaske über der dielektrischen Schicht 720 vor der Abscheidung des Photoresists ausgebildet werden, wobei dann die Struktur von dem Entwickeln des Photoresists auf die Hartmaske übertragen wird und die strukturierte Hartmaske verwendet wird, um die darunterliegenden Schichten 720, 730, 170, 160 zu ätzen.
  • Ein zweites Ätzverfahren bildet eine Umverteilungsschicht-Öffnung in der dielektrischen Schicht 720 und der zweiten Oxidschicht 730 bis zu der zweiten SiN-Schicht 170 aus (z. B. einem zweiten Ätzstopp) aus. In einer beispielhaften Ausführungsform kann die Umverteilungsschicht-Öffnung innerhalb der Umverteilungs-Durchkontaktierungsöffnung angeordnet sein und ist breiter als diese. Die zweite Ätzung kann aus jedem geeigneten Ätzverfahren bestehen, etwa reaktivem Ionenätzen (RIE), Neutral-Beam-Etch (NBE), Nassätzen und/oder dergleichen. Photoresist, das zum Definieren des zweiten Ätzbereichs verwendet wird, kann durch Veraschungs- und/oder Nassentschichtungsverfahren entfernt werden. In einigen Ausführungsformen kann eine Hartmaske über der dielektrischen Schicht 720 vor der Abscheidung des Photoresists ausgebildet werden, wobei die Struktur auf die Hartmaske übertragen wird und die strukturierte Hartmaske verwendet wird, um die darunterliegenden Schichten 720, 730, 170, 160 in der Umverteilungsschicht-Öffnung und die Schichten 150 und 100 bis zu dem Kontaktpad 200 in der Umverteilungs-Durchkontaktierungsöffnung zu ätzen.
  • Die Umverteilungs-Durchkontaktierungsöffnung und die Umverteilungsschicht-Öffnung können mit einem leitenden Material gefüllt werden (z. B. einem Metall, einer Metalllegierung, Cu, Al, W, Ti, TiN, Ta, TaN, AlCu und/oder dergleichen), um die Umverteilungs-Durchkontaktierung 600 bzw. die RDL 710 auszubilden. Leitendes Material, das die Umverteilungs-Durchkontaktierung 600 bildet, steht in elektrischem Kontakt mit dem Metall-Pad 200. Leitendes Material, das die RDL 710 bildet, steht in elektrischem Kontakt mit der Umverteilungs-Durchkontaktierung 600, die in elektrischem Kontakt mit dem Metall-Pad 200 steht. So steht die RDL 710 in elektrischem Kontakt mit dem geschlitzten Pad 120/Metall-Pad 200. Eine Zwischenplanarisierung kann durchgeführt werden, z. B. durch CMP, um Maskenmaterial zu entfernen oder die freiliegenden Oberflächen der dielektrischen Schicht 720 und der RDL 710 für nachfolgende Vor-Hybrid-Bonding-Planarisierung vorzubereiten.
  • Obwohl die unmittelbar vorhergehende Ausführungsform das Ausbilden einer einschichtigen RDL beschreibt, ist klar, dass verschiedene Modifikationen (beispielsweise aufeinander folgende Mehrfachanwendung von Maskierung, Ätzen, Füllen, Zwischenplanarisieren und/oder ähnlichen Verfahren) auf das offenbarte Verfahren angewendet werden können, um eine mehrschichtige RDL mit einer beliebigen Anzahl von Verbindungsebenen zu erzeugen. Daher sind die hier offenbarten Ausführungsformen nicht auf die Implementierung mit einer RDL mit nur einer Schicht beschränkt.
  • Danach werden die oberen Flächen der dielektrischen Schicht 720 und der RDL 710 gegenüber dem Metall-Pad 200 in 1140 planarisiert, um eine planarisierte Oberfläche 860 herzustellen, die für nachfolgendes Hybrid-Bonden vorgesehen ist. Das Planarisieren 1140 kann durch nicht-selektives CMP oder selektives CMP durchgeführt werden. In Übereinstimmung mit einer beispielhaften Ausführungsform kann die dielektrische Schicht 720 als Polierstopp- oder Planarisierungsstoppschicht dienen.
  • Es wurde beobachtet, dass, wenn ein Anteil der Metallfläche der Dummy-Metallstruktur 300 zu der Gesamtfläche der Dummy-Metallstruktur 300 in einem Bereich zwischen etwa 40% und etwa 90% liegt und ein Anteil der Metallfläche des Metall-Pads 200 zu der Gesamtfläche des Metall-Pads 200 im Bereich zwischen etwa 50% und etwa 90% liegt, eine verbesserte Planarisierung der Oberfläche 860 der dielektrischen Schicht 720 und der RDL 710 erreicht werden kann.
  • Wie beispielhaft in 11 gezeigt ist, umfasst ein Verfahren 1200 zum Ausbilden einer 3DIC-Vorrichtung das Durchführen 1220 des Verfahrens 1100 zum Planarisieren eines ersten Wafers 800 und das Durchführen 1220 eines Verfahrens 1100 zum Planarisieren eines zweiten Wafers 800'. Wie beispielhaft in 7 gezeigt ist, werden die planarisierte Oberfläche 860 des ersten Wafers 800 und die planarisierte Oberfläche 860' des zweiten Wafers 800' danach aneinander ausgerichtet, so dass dielektrische Bereiche des zweiten Wafers 800' (die beispielsweise zu der dielektrischen Schicht 720' gehören) über dielektrischen Bereichen des ersten Wafers 800 (beispielsweise der dielektrischen Schicht 720) liegen und die RDL 710' des zweiten Wafers 800' über der RDL 710 des ersten Wafers liegt.
  • Wie beispielhaft in 8 gezeigt ist, werden die planarisierte Oberfläche 860 des ersten Wafers 800 und die planarisierte Oberfläche 860' des zweiten Wafers in Kontakt miteinander gebracht, während eine relative Ausrichtung beibehalten wird. Bevor die Wafer 800 und 800' miteinander verbunden werden, können die oberen Flächen des ersten Wafers 800 und des zweiten Wafers 800' in einigen Ausführungsformen aktiviert werden, z. B. nachdem eine Versiegelungsschicht über den dielektrischen Schichten 720 und 720' entfernt wurde.
  • Das Aktivieren der oberen Flächen des ersten Wafers 800 und des zweiten Wafers 800' kann eine Trockenbehandlung, eine Nassbehandlung, eine Plasmabehandlung, eine Behandlung mit einem Inertgas, Aussetzen von H2, Aussetzen von N2, Aussetzen von O2 oder Kombinationen davon als Beispiele umfassen. In Ausführungsformen, in denen eine Nassbehandlung verwendet wird, kann beispielsweise eine RCA-Reinigung verwendet werden. Alternativ kann das Aktivierungsverfahren andere Arten von Behandlungen umfassen. Das Aktivierungsverfahren unterstützt das Hybrid-Bonden des ersten Wafers 800 und des zweiten Wafers 800', wobei es vorteilhafterweise die Verwendung von niedrigerem Druck und Temperatur in nachfolgenden Hybrid-Bonding-Verfahren ermöglicht. Nach dem Aktivierungsverfahren können die Wafer 800 und 800' durch eine chemische Spülung gereinigt werden. Wenig oder keine Änderung der Oberflächenrauhigkeit der Wafer 800 und 800' nach dem Aktivierungsverfahren tritt in Übereinstimmung mit beispielhaften Ausführungsformen auf; sie hat beispielsweise eine mittlere quadratische Abweichung (RMS) von weniger als etwa 5 Å, als Beispiel. Die Waferanordnung wird dann einer thermischen Behandlung und Kontaktdruck ausgesetzt, um den ersten Wafer 800 auf den zweiten Wafer 800' bei 1230 zu hybrid-bonden. Die Wafer 800 und 800' können einem Druck von etwa 200 kPa oder weniger und einer Temperatur zwischen etwa 200°C und etwa 400°C ausgesetzt werden, um die entsprechenden dielektrischen Schichten zu verschmelzen. Die dielektrischen Schichten, die zu der dielektrischen Schicht 720 des ersten Wafers 800 und der dielektrischen Schicht 720' des zweiten Wafers 800' gehören, werden verschmolzen, um die dielektrische Verbundschicht 1010 zu bilden. Die Wafer 800 und 800' können dann einer Temperatur an oder über dem eutektischen Punkt für Material der RDLs 710 und 710' ausgesetzt werden, z. B. zwischen etwa 150°C und etwa 650°C, um die Metallschichten zu verschmelzen. Die Metallschichten, die zu der RDL 710 des ersten Wafers 800 und der RDL 710' des zweiten Wafers 800' gehören, werden verschmolzen, um die Verbund-RDL 1000 zu bilden. So bildet das Verschmelzen des ersten Wafers 800 mit dem zweiten Wafer 800' die hybrid-gebondete 3DIC-Vorrichtung 1050 aus. Für eine detailliertere Beschreibung des Hybrid-Bonding-Verfahrens siehe das US-Patent Nr. 8 809 123 mit dem Titel ”Three Dimensional Integrated Circuit Structures and Hybrid Bonding Methods for Semiconductor Wafers”, eingereicht am 5. Juni 2012, und das US-Patent Nr. 9 048 283 mit dem Titel ”Hybrid Bonding Systems and Methods for Semiconductor Wafers”, eingereicht am 5. Juni 2012, die beide hier durch Bezugnahme in ihrer Gesamtheit aufgenommen sind.
  • 12 zeigt in Übereinstimmung mit einer Ausführungsform beispielhafte RDL-Landeflächen 1310a, 1310b, 1310c, 1310d, 1310e, 1310f zum Kontaktieren von Abschnitten des geschlitzten Pads 120. Es ist jedoch klar, dass verschiedene andere Konfigurationen oder Geometrien alternativ oder zusätzlich für das Kontaktieren von RDL-Elementen mit dem geschlitzten Pad 120 verwendet werden können. Daher sind die hierin offenbarten Ausführungsformen nicht auf irgendeine spezifische RDL-Landekonfiguration oder -geometrie beschränkt, vorausgesetzt die aktiven RDL-Elemente sind zumindest mit einem oder mehreren geschlitzten Pad-Abschnitten 120 des Metall-Pads 200 in elektrischem Kontakt. Das oben beschriebene geschlitzte Pad 120 des Metall-Pads 200 ist lediglich ein Beispiel. Andere Entwürfe von geschlitzten Metall-Pads können alternativ oder zusätzlich verwendet werden. Siehe hierzu z. B. das US-Patent Nr. 9 177 914 mit dem Titel „Metal Pad Structure Over TSV to Reduce Shorting of Upper Metal Layer”.
  • 13A zeigt ein konfokales akustisches Mikroskopie-(C-SAM)-Bild nach dem Hybrid-Bonden 1230 zweier Wafer 800, 800' in Übereinstimmung mit einer beispielhaften Ausführungsform. 14A zeigt ein C-SAM-Bild in Übereinstimmung mit einem herkömmlichen 3DIC-Herstellungsverfahren. Das herkömmliche Herstellungsverfahren zeigt eine wesentliche Bond-Ungleichförmigkeit 1600, verglichen mit der guten Bond-Gleichförmigkeit 1500 für ein 3DIC-Herstellungsverfahren 1100, 1200 in Übereinstimmung mit einer beispielhaften Ausführungsform.
  • 13B zeigt ein 2D-BEOL-Topographieprofilbild eines planarisierten Wafers vor dem Hybrid-Bonden in Übereinstimmung mit einer beispielhaften Ausführungsform. 14B zeigt ein 2D-BEOL-Topographieprofilbild eines planarisierten Wafers vor dem Bonden in Übereinstimmung mit einer beispielhaften Ausführungsform. Das herkömmliche Planarisierungsverfahren zeigt eine recht große Stufenhöhe von etwa 460 Å, während ein Planarisierungsverfahren 1100 in Übereinstimmung mit einer beispielhaften Ausführungsform eine stark verringerte Stufenhöhe von etwa 263 Å bereitstellt. Stufenhöhen von mehr als 400 Å sind mit einer schlechten Bond-Gleichförmigkeit verbunden. In Übereinstimmung mit beispielhaften Ausführungsformen kann BEOL-Lithographiesteuerung mit einer Wafer Edge Exclusion (WEE) von 1 ± 0,5 mm zusätzlich verwendet werden, um die topographische Gleichförmigkeit am Rand des Wafers weiter zu fördern.
  • Ungeachtet der beispielhaften Ausführungsformen, die in 6 bis 9 und 11 gezeigt sind, ist klar, dass andere beispielhafte Ausführungsformen die hier beschriebenen Konfigurationen aus Dummy-Metallstruktur 300 und geschlitztem Pad 120 für einen einzelnen Wafer verwenden können, der für nachfolgendes Hybrid-Bonden mit einem weiteren Wafer vorgesehen ist, der die hier beschriebenen Konfigurationen aus Dummy-Metallstruktur 300 und/oder geschlitztem Pad 120 nicht aufweist. Unter solchen Umständen kann das Anwenden des Verfahrens 1100 zum Planarisieren eines einzelnen Wafers eines Waferpaares, das für nachfolgendes Hybrid-Bonden vorgesehen ist, ausreichen, um eine annehmbare Bond-Gleichförmigkeit für dadurch ausgebildete 3DIC-Vorrichtungen herzustellen.
  • Vor der BEOL-Verarbeitung können verschiedene Verfahren angewendet werden, um eine Vielzahl von mikroelektronischen Elementen auszubilden, die über der Dummy-Metallstruktur 300 und dem Metall-Pad 200 liegen, einschließlich Abscheidung, Ätzen, Implantieren, Photolithographie, Glühen und/oder anderen geeigneten Verfahren. So ausgebildete mikroelektronische Elemente können miteinander verbunden werden, um eine Vielzahl von IC-Vorrichtungen herzustellen, beispielsweise Logik-, Arbeitsspeicher-(RAM)-, Hochfrequenz-(HF)-, digitale Signalverarbeitungs-(DSP)-, Eingang/Ausgang-(I/O)-, System-an-Chip-(SoC)-, anwendungsspezifische IC-(ASIC)-, anwendungsspezifische Standardelement-(ASSP)-, Field Programmable Gate Array-(FPGA)-, Bildsensor-, Mikrosystem-(MEMS)- und/oder ähnliche Vorrichtungen. Solche Vorrichtungen können verschiedene passive und aktive Komponenten aufweisen, beispielsweise Widerstände, Kondensatoren, Induktoren, Dioden, Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs), komplementäre MOS-(CMOS)-Transistoren, Bipolartransistoren (BJTs), seitlich diffundierte MOS-(LDMOS)-Transistoren, MOS-Leistungstransistoren, FinFET-Transistoren, andere Arten von Transistoren und/oder dergleichen. Solche Vorrichtungen, Vorrichtungselemente und zugehörige Strukturen können in den Darstellungen der Figuren zur Klarheit der Beschreibung von beispielhaften Ausführungsformen fehlen.
  • Als Beispiel in Übereinstimmung mit einer beispielhaften Ausführungsform liegt eine rückwärtig beleuchtete (BSI) CMOS-Bildsensorvorrichtung unter einer Dummy-Metallstruktur 300 und einem Metall-Pad 200 eines ersten Wafers 800, der nachfolgend mit einem zweiten Wafer 800' hybrid-gebondet werden kann, der eine ASIC-Vorrichtung aufweist, die unter einer Dummy-Metallstruktur 300' und einem Metall-Pad 200' liegt (wie aus der beispielhaften und verallgemeinerten Darstellung in 8 extrapoliert werden kann), um z. B. einen 3DIC-BSI-CMOS-Bildsensor/-Prozessor auszubilden (wie aus der beispielhaften und verallgemeinerten Darstellung in 9 extrapoliert werden kann). Als weiteres Beispiel in Übereinstimmung mit einer weiteren beispielhaften Ausführungsform liegt eine FPGA-Vorrichtung unter einer Dummy-Metallstruktur 300 und einem Metall-Pad 200 eines ersten Wafers 800, der nachfolgend mit einem zweiten Wafer 800' hybrid-gebondet werden kann, der eine MEMS-Beschleunigungssensorvorrichtung aufweist, die unter einer Dummy-Metallstruktur 300' und einem Metall-Pad 200' liegt (wie aus der beispielhaften und verallgemeinerten Darstellung in 8 extrapoliert werden kann), um z. B. eine programmierbare 3DIC-Trägheitsnavigationsvorrichtung auszubilden (wie aus der beispielhaften und verallgemeinerten Darstellung in 9 extrapoliert werden kann). So wird deutlich, dass die hier offenbarten Ausführungsformen nicht auf eine bestimmte aktive Struktur oder Vorrichtungselement beschränkt sind, ob heute bekannt oder später abgeleitet, die auf oder unter Dummy-Metallstrukturen 300, 300' und Metall-Pads 200/200' angeordnet sein können.
  • In Übereinstimmung mit einer beispielhaften Ausführungsform umfasst ein Verfahren zum Bonden von Wafer die Schritte von: Bereitstellen eines ersten Wafers mit einer ersten Dummy-Metallstruktur, die in oder auf einer ersten Oberfläche des ersten Wafers angeordnet ist, wobei der erste Wafer eine zweite Oberfläche gegenüber der ersten Oberfläche aufweist, wobei ein Anteil der Metallfläche der ersten Dummy-Metallstruktur zu der Gesamtfläche der ersten Dummy-Metallstruktur in einem ersten Bereich zwischen etwa 40% und etwa 90% liegt; Bereitstellen eines zweiten Wafers mit einer zweiten Dummy-Metallstruktur, die in oder auf einer dritten Oberfläche des zweiten Wafers angeordnet ist, wobei der zweite Wafer eine vierte Oberfläche gegenüber der dritten Oberfläche aufweist, wobei ein Anteil der Metallfläche der zweiten Dummy-Metallstruktur zu der Gesamtfläche der zweiten Dummy-Metallstruktur in einem zweiten Bereich zwischen etwa 40% und etwa 90% liegt; Planarisieren der zweiten Oberfläche des ersten Wafers; Planarisieren der vierten Oberfläche des zweiten Wafers; und Hybrid-Bonden der vierten Oberfläche mit der zweiten Oberfläche.
  • In einer Ausführungsform umfasst ein Verfahren zum Bonden von Halbleiterwafern die Schritte von: Bereitstellen eines ersten Wafers mit einem ersten leitenden Pad, das in einem ersten Isoliermaterial und auf einer ersten Oberfläche des ersten Halbleiterwafers angeordnet ist, wobei der erste Halbleiterwafer eine erste Dummy-Metallstruktur aufweist, die in dem ersten Isoliermaterial und auf der ersten Oberfläche angeordnet ist, wobei der erste Halbleiterwafer eine zweite Oberfläche gegenüber der ersten Oberfläche aufweist, wobei ein Anteil der Metallfläche der ersten Dummy-Metallstruktur zu der Gesamtfläche der ersten Dummy-Metallstruktur in einem ersten Bereich zwischen etwa 40% und etwa 90% liegt; Bereitstellen eines zweiten Halbleiterwafers mit einem zweiten leitenden Pad, das in einem zweiten Isoliermaterial und auf einer dritten Oberfläche des zweiten Halbleiterwafers angeordnet ist, wobei der zweite Halbleiterwafer eine zweite Dummy-Metallstruktur aufweist, die in dem zweiten Isoliermaterial und auf der dritten Oberfläche angeordnet ist, wobei der zweite Halbleiterwafer eine vierte Oberfläche gegenüber der dritten Oberfläche aufweist, wobei ein Anteil der Metallfläche der zweiten Dummy-Metallstruktur zu der Gesamtfläche der zweiten Dummy-Metallstruktur in einem zweiten Bereich zwischen etwa 40% und etwa 90% liegt; Ausbilden einer ersten Umverteilungs-Durchkontaktierung und einer ersten RDL in dem ersten Halbleiterwafer von der zweiten Oberfläche zu dem ersten leitenden Pad, wobei die erste Umverteilungs-Durchkontaktierung mit dem ersten leitenden Pad verbunden ist; Ausbilden einer zweiten Umverteilungs-Durchkontaktierung und einer zweiten RDL in dem zweiten Halbleiterwafer von der vierten Oberfläche zu dem zweiten leitenden Pad, wobei die zweite Umverteilungs-Durchkontaktierung mit dem zweiten leitenden Pad verbunden ist, wobei die erste RDL in oder auf der zweiten Oberfläche des ersten Halbleiterwafers angeordnet ist, wobei die erste RDL mit der ersten Umverteilungs-Durchkontaktierung verbunden ist; Planarisieren der zweiten Oberfläche des ersten Halbleiterwafers; Planarisieren der vierten Oberfläche des zweiten Halbleiterwafers; Verbinden der vierten Oberfläche des zweiten Halbleiterwafers mit der zweiten Oberfläche des ersten Halbleiterwafers; und Anwenden von Wärme und Druck auf den ersten Halbleiterwafer und den zweiten Halbleiterwafer, wobei das Isoliermaterial der zweiten Oberfläche mit dem Isoliermaterial der vierten Oberfläche gebondet wird und die erste RDL mit der zweiten RDL gebondet wird. Die erste Dummy-Metallstruktur kann mehrere erste Dummy-Metallmerkmale aufweisen, die von einander und von dem ersten leitenden Pad elektrisch isoliert sind. Die zweite Dummy-Metallstruktur kann mehrere zweite Dummy-Metallmerkmale aufweisen, die von einander und von dem zweiten leitenden Pad elektrisch isoliert sind. Der erste Halbeiterwafer und/oder der zweite Halbleiterwafer können eine Wafer Edge Exclusion (WEE) zwischen etwa 0,5 mm und etwa 1,5 mm aufweisen. Nach dem Planarisieren können die zweite Oberfläche des ersten Halbleiterwafers und/oder die vierte Oberfläche des zweiten Halbleiterwafers einen maximalen Stufenhöhenunterschied von weniger als etwa 400 Å aufweisen.
  • In einer weiteren Ausführungsform umfasst ein Verfahren zur Herstellung von 3DIC-Strukturen die Schritte von: Bereitstellen eines ersten Halbleiterwafers und eines zweiten Halbleiterwafers, wobei der erste Halbleiterwafer und der zweite Halbleiterwafer beide einen Kontaktpad aufweisen, das in einem Isoliermaterial und auf einer ersten Oberfläche des Halbleiterwafers angeordnet ist, wobei der erste Halbleiterwafer und der zweite Halbleiterwafer beide eine Dummy-Metallstruktur aufweisen, die in dem Isoliermaterial und auf der ersten Oberfläche angeordnet ist, wobei die Dummy-Metallstruktur mehrere Dummy-Metallmerkmale aufweist, die von einander und dem Kontaktpad elektrisch isoliert sind; Ausbilden einer Umverteilungs-Durchkontaktierung und einer RDL in dem ersten Halbleiterwafer und dem zweiten Halbleiterwafer von zweiten Oberfläche der Halbleiterwafer, wobei die zweite Oberfläche der ersten Oberfläche gegenüber liegt, wobei die Umverteilungs-Durchkontaktierung mit dem Kontaktpad verbunden ist, wobei die RDL in und auf der zweiten Oberfläche des ersten Halbleiterwafers und des zweiten Halbleiterwafers angeordnet ist, wobei die RDL mit der Umverteilungs-Durchkontaktierung verbunden ist; Planarisieren der zweiten Oberfläche des ersten Halbleiterwafers und des zweiten Halbleiterwafers; Ausrichten und Verbinden der zweiten Oberfläche des zweiten Halbleiterwafers mit der zweiten Oberfläche des ersten Halbleiterwafers; und Anwenden von Wärme und Druck auf den ersten Halbleiterwafer und den zweiten Halbleiterwafer, wobei das Anwenden von Druck eine Verbindung zwischen Isoliermaterial des ersten Halbleiterwafers und Isoliermaterial des zweiten Halbleiterwafers bildet und wobei Anwenden von Wärme eine Verbindung zwischen der RDL des ersten Halbleiterwafers und der RDL des zweiten Halbleiterwafers bildet. Das Kontaktpad des ersten Halbleiterwafers und das Kontaktpad des zweiten Halbleiterwafers weisen eine geschlitzte Metallstruktur auf. Die geschlitzte Metallstruktur des Kontaktpads kann eine obere Fläche aufweisen, die größer als eine obere Fläche der Umverteilungs-Durchkontaktierung ist. Die geschlitzte Metallstruktur weist mehrere Metallstäbe auf. Schlitze zwischen den mehreren Metallstäben sind mit dielektrischem Material gefüllt, um dielektrische Stäbe auszubilden. Das Verfahren umfasst ferner den Schritt des Ausbildens der Umverteilungs-Durchkontaktierung direkt über der geschlitzten Metallstruktur des Kontaktpads. Ein Anteil der Metallfläche der geschlitzten Metallstruktur des Kontaktpads gegenüber der Umverteilungs-Durchkontaktierung zu einer Gesamtfläche des Kontaktpads kann in einem Bereich zwischen etwa 40% und etwa 90% liegen. Die geschlitzte Metallstruktur des Kontaktpads kann eine elektrisch zusammenhängende Struktur sein. Das Verfahren kann ferner den Schritt des Ausbildens einer Ätzstoppschicht über dem Isoliermaterial des ersten Halbleiterwafers und des zweiten Halbleiterwafers umfassen. Das Verfahren kann ferner den Schritt des Ausbildens einer dielektrischen Schicht über der Ätzstoppschicht und des Ausbildens einer dielektrischen Schicht über der dielektrischen Schicht umfassen. Die Ätzstoppschicht kann Siliziumnitrid umfassen und die dielektrische Schicht kann Siliziumoxynitrid umfassen. Ein Anteil der Metallfläche der Dummy-Metallstruktur zu einer Gesamtfläche der Dummy-Metallstruktur kann in einem Bereich zwischen etwa 40% und etwa 90% liegen. Das Planarisieren kann chemisch-mechanisches Polieren umfassen.
  • In noch einer weiteren Ausführungsform umfasst eine 3DIC-Vorrichtung: ein erstes Substrat mit einem ersten leitenden Pad, das darin angeordnet ist, wobei das erste leitende Pad auf einer ersten Oberfläche des ersten Substrats liegt, wobei das erste Substrat eine erste Dummy-Metallstruktur in dem ersten Substrat und auf der ersten Oberfläche angeordnet aufweist, wobei das zweite leitende Pad auf einer zweiten Oberfläche des zweiten Substrats liegt, wobei das zweite Substrat eine zweite Dummy-Metallstruktur in dem zweiten Substrat und auf der zweiten Oberfläche angeordnet aufweist; eine erste Umverteilungs-Durchkontaktierung in dem ersten Substrat, wobei die erste Umverteilungs-Durchkontaktierung mit dem ersten leitenden Pad verbunden ist; eine zweite Umverteilungs-Durchkontaktierung in dem zweiten Substrat, wobei die zweite Umverteilungs-Durchkontaktierung mit dem zweiten leitenden Pad verbunden ist; eine erste RDL, die über dem ersten Substrat und der ersten Umverteilungs-Durchkontaktierung angeordnet ist, wobei die erste RDL mit dem ersten leitenden Pad verbunden ist; eine zweite RDL, die über dem zweiten Substrat und der zweiten Umverteilungs-Durchkontaktierung angeordnet ist, wobei die zweite RDL mit dem zweiten leitenden Pad verbunden ist; ein erstes Isoliermaterial, das über dem ersten Substrat und angrenzend an die erste RDL angeordnet ist; und ein zweites Isoliermaterial, das über dem zweiten Substrat und angrenzend an die zweiten RDL angeordnet ist. Das erste Isoliermaterial ist mit dem zweiten Isoliermaterial gebondet und die erste RDL ist mit der zweiten RDL gebondet. Ein Verhältnis der Metallfläche der ersten Dummy-Metallstruktur und/oder der zweiten Dummy-Metallstruktur zu einer Gesamtfläche der ersten Dummy-Metallstruktur und/oder der zweiten Dummy-Metallstruktur liegt in einem Bereich zwischen etwa 50% und etwa 95%. Die erste Dummy-Metallstruktur umfasst mehrere erste Metallmerkmale, die von einander und von dem ersten leitenden Pad elektrisch isoliert sind. Die zweite Dummy-Metallstruktur umfasst mehrere zweite Metallmerkmale, die von einander und von dem zweiten leitenden Pad elektrisch isoliert sind. Mindestens eines der ersten Metallmerkmale oder mindestens eines der zweiten Metallmerkmale haben eine Querschnittsform, die einem Kreis, einer Ellipse, einem Ellipsoid oder einem Vieleck mit mindestens drei Seiten entspricht. Das erste leitende Pad und/oder das zweite leitende Pad umfassen eine geschlitzte Metallstruktur und ein Anteil der Metallfläche der ersten Dummy-Metallstruktur zu einer Gesamtfläche des ersten leitenden Pads und/oder des zweiten leitenden Pads liegt in einem Bereich zwischen etwa 50% und etwa 90%. Ein Anteil der Metallfläche der ersten Dummy-Metallstruktur und/oder der zweiten Dummy-Metallstruktur zu einer Gesamtfläche der ersten Dummy-Metallstruktur und/oder der zweiten Dummy-Metallstruktur kann etwa 80% betragen. Die 3DIC Vorrichtung kann ferner eine erste Ätzstoppschicht über dem ersten Substrat umfassen, wobei die erste Ätzstoppschicht angrenzend an zumindest einen Teil der ersten Umverteilungs-Durchkontaktierung ist, und kann eine zweite Ätzstoppschicht über dem zweiten Substrat umfassen, wobei die zweite Ätzstoppschicht angrenzend an zumindest einen Teil der zweiten Umverteilungs-Durchkontaktierung ist.
  • Nutzen, andere Vorteile und Lösungen für Probleme wurden mit Bezug auf bestimmte Ausführungsformen beschrieben; Nutzen, Vorteil oder Lösungen für Probleme und alle Komponenten, die einen Nutzen, Vorteil oder Lösung für Probleme bieten können oder stärker werden lassen können, sollten nicht als wichtige, erforderliche oder wesentliche Einrichtung oder Komponente angesehen werden.
  • Wie hier verwendet, sollen die Begriffe ”umfasst”, „umfassend”, „weist auf”, „aufweisend”, „hat” oder jede kontextuellen Variante davon nicht-ausschließliche Einbeziehung abdecken. Beispielsweise soll ein Verfahren, Produkt, Artikel oder Vorrichtung, das eine Liste von Elementen umfasst, nicht notwendigerweise auf diese Elemente beschränkt sein, sondern kann andere Elemente umfassen, die nicht ausdrücklich in diesem Verfahren, Produkt, Artikel oder Vorrichtung aufgeführt oder vorgesehen sind. Weiter bezieht sich, außer es ist ausdrücklich anders angezeigt, „oder” auf ein einschließendes oder und nicht auf ein ausschließendes oder. Das heißt, dass der Begriff ”oder”, wie hier verwendet, im Allgemeinen „und/oder” bedeutet, außer es ist anders angegeben. Beispielsweise ist eine Bedingung A oder B durch irgendeines der Folgenden erfüllt: A ist wahr (oder vorhanden) und B ist falsch (oder nicht vorhanden), A ist falsch (oder nicht vorhanden) und B ist wahr (oder vorhanden) und sowohl A als auch B sind wahr (oder vorhanden). Wie hier verwendet, umfasst ein Begriff, dem „ein” oder „eine” (und „der/die/das”, wenn die Grundlage des Vorbegriffs „ein” oder „eine” ist) sowohl den Singular als auch den Plural eines solchen Begriffs, außer der Kontext zeigt eindeutig etwas Anderes. Weiter umfasst in der Verwendung dieser Beschreibung die Bedeutung von „in” „in” und „auf”, außer der Kontext zeigt eindeutig etwas Anderes.
  • Beispiele oder Abbildungen, die hier angegeben sind, sollen nicht in irgendeiner Weise als Beschränkungen, Grenzen oder ausdrückliche Definitionen eines oder mehrerer Begriffe verstanden werden, die mit ihnen verbunden sind. Stattdessen sollen diese Beispiele oder Abbildungen so verstanden werden, dass sie mit Bezug auf eine bestimmte Ausführungsform beschrieben und nur beispielhaft sind. Ein Fachmann wird erkennen, dass jeder Begriff oder Begriffe, mit dem diese Beispiele und Abbildungen verbunden sind, andere Ausführungsformen umfassen kann, die dort oder anderswo in der Beschreibung angegeben sein können, und alle diese Ausführungsformen sollen in dem Schutzumfang dieses Begriffs oder Begriffe umfasst sein. Ausdrücke, die solche nicht-einschränkenden Beispiele und Abbildungen bezeichnen, umfassen ohne Einschränkung: „beispielsweise”, „als Beispiel”, „z. B.”, „in einer beispielhaften Ausführungsform” oder „in einer Ausführungsform”. In dieser Beschreibung wird auf ”eine Ausführungsform”, „eine beispielhafte Ausführungsform” oder ”eine bestimmte Ausführungsform” oder ”eine spezielle Ausführungsform” oder kontextuell ähnliche Terminologie so verwendet, dass eine bestimmte Einrichtung, Struktur, Eigenschaft oder Charakteristik, die im Zusammenhang mit der Ausführungsform beschrieben ist, in mindestens einer Ausführungsform umfasst ist und nicht notwendigerweise in allen Ausführungsformen vorhanden sein muss. Daher bezieht sich das jeweilige Auftreten der Ausdrücke ”in einer Ausführungsform”, „in einer speziellen Ausführungsform” oder ähnliche Begriffe an verschiedenen Stellen in dieser Beschreibung nicht notwendigerweise auf dieselbe Ausführungsform. Weiterhin können bestimmte Einrichtungen, Strukturen, Eigenschaften oder Charakteristika einer bestimmten Ausführungsform in jeder geeigneten Weise mit einer oder mehreren anderen Ausführungsformen kombiniert werden.
  • Räumlich relative Begriffe wie „unten”, „unter”, „unterer”, „über”, „oberer”, „höher” „angrenzend”, „dazwischen angrenzend”, „dazwischen liegend”, „zwischen” oder Ähnliches, hier der Einfachheit der Beschreibung halber verwendet werden, um ein oder mehrere Elemente oder Einrichtungen in Bezug auf andere Elemente oder Einrichtungen beispielhaft zu beschreiben, wie in den Figuren beispielhaft gezeigt ist. Räumlich relative Begriffe sollen verschiedene Orientierungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Orientierungen umfassen. Ein Gerät oder Vorrichtung kann anderweitig räumlich verändert sein (z. B. um 90 Grad gedreht) und die hier verwendeten räumlich relativen Bezugszeichen können ebenfalls demgemäß verändert sein.
  • Obwohl Schritte, Vorgänge oder Verfahren in einer bestimmten Reihenfolge angegeben sind, kann diese Reihenfolge in verschiedenen Ausführungsformen geändert werden. In einigen Ausführungsformen können, wenn mehrere Schritte in der Beschreibung oder den Ansprüchen als aufeinander folgend beschrieben sind, in alternativen Ausführungsformen zur gleichen Zeit oder in einer anderen Reihenfolge durchgeführt werden. Die Reihenfolge der hier beschriebenen Vorgänge kann durch ein anderes Verfahren unterbrochen, ausgesetzt oder auf andere Weise gesteuert werden.
  • Obwohl beispielhafte Ausführungsformen und ihre Vorteile im Detail beschrieben wurden, versteht es sich, dass verschiedene Änderungen, Ersetzungen und Modifikationen hier vorgenommen werden können, ohne vom Geist und Schutzumfang der Ausführungsformen abzuweichen, wie sie in den beigefügten Ansprüchen definiert sind. Darüber hinaus soll der Schutzumfang der vorliegenden Anmeldung nicht auf die besonderen Ausführungsformen eines Verfahrens, Produkts, Geräts, Herstellungsweise, Montage, Vorrichtung, Zusammensetzung der Materie, Mittel, Verfahren oder Schritte beschränkt sein, die in der Anmeldung beschrieben sind. Wie ein Fachmann aus der Offenbarung leicht erkennen wird, können verschiedene Verfahren, Produkte, Geräte, Herstellungsweisen, Montage, Vorrichtungen, Zusammensetzungen der Materie, Mittel, Verfahren oder Schritte die gegenwärtig existieren oder später entwickelt werden, die im Wesentlichen die gleiche Funktion ausführen und das gleiche Ergebnis erreichen wie die entsprechenden hierin beschriebenen Ausführungsformen, gemäß der Offenbarung verwendet werden. Die beigefügten Ansprüche sollen in ihrem Schutzumfang solche Verfahren, Produkte, Geräte, Herstellungsweisen, Montage, Vorrichtungen, Zusammensetzungen der Materie, Mittel, Verfahren oder Schritte umfassen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
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Claims (20)

  1. Verfahren zum Bonden von Wafer, umfassend: Bereitstellen eines ersten Wafers mit einer ersten Dummy-Metallstruktur, die in oder auf einer ersten Oberfläche des ersten Wafers angeordnet ist, wobei der erste Wafer eine zweite Oberfläche gegenüber der ersten Oberfläche aufweist, wobei ein Anteil der Metallfläche der ersten Dummy-Metallstruktur zu der Gesamtfläche der ersten Dummy-Metallstruktur in einem ersten Bereich zwischen etwa 40% und etwa 90% liegt; Bereitstellen eines zweiten Wafers mit einer zweiten Dummy-Metallstruktur, die in oder auf einer dritten Oberfläche des zweiten Wafers angeordnet ist, wobei der zweite Wafer eine vierte Oberfläche gegenüber der dritten Oberfläche aufweist, wobei ein Anteil der Metallfläche der zweiten Dummy-Metallstruktur zu der Gesamtfläche der zweiten Dummy-Metallstruktur in einem zweiten Bereich zwischen etwa 40% und etwa 90% liegt; Planarisieren der zweiten Oberfläche des ersten Wafers; Planarisieren der vierten Oberfläche des zweiten Wafers; und Hybrid-Bonden der vierten Oberfläche mit der zweiten Oberfläche.
  2. Verfahren nach Anspruch 1, wobei: die erste Dummy-Metallstruktur mehrere erste Dummy-Metallmerkmale aufweist, die von einander elektrisch isoliert sind; und die zweite Dummy-Metallstruktur mehrere zweite Dummy-Metallmerkmale aufweist, die von einander elektrisch isoliert sind.
  3. Verfahren nach Anspruch 1 oder 2, wobei: der erste Halbeiterwafer und/oder der zweite Halbleiterwafer eine Wafer Edge Exclusion (WEE) zwischen etwa 0,5 mm und etwa 1,5 mm aufweisen; und nach dem Planarisieren die zweite Oberfläche Halbleiterwafers und/oder die vierte Oberfläche einen maximalen Stufenhöhenunterschied von weniger als etwa 400 Å aufweisen.
  4. Verfahren zur Herstellung von dreidimensionalen integrierten Schaltungs-(3DIC)-Strukturen, umfassend: Bereitstellen eines ersten Halbleiterwafers und eines zweiten Halbleiterwafers, wobei der erste Halbleiterwafer und der zweite Halbleiterwafer beide ein Kontaktpad aufweisen, das in einem Isoliermaterial und auf einer ersten Oberfläche des Halbleiterwafers angeordnet ist, wobei der erste Halbleiterwafer und der zweite Halbleiterwafer beide eine Dummy-Metallstruktur aufweisen, die in dem Isoliermaterial und auf der ersten Oberfläche angeordnet ist, wobei die Dummy-Metallstruktur mehrere Dummy-Metallmerkmale aufweist, die von einander und von dem Kontaktpad elektrisch isoliert sind; Ausbilden einer Umverteilungs-Durchkontaktierung und einer Umverteilungsschicht (RDL) in dem ersten Halbleiterwafer und dem zweiten Halbleiterwafer von einer zweiten Oberfläche der Halbleiterwafer, wobei die zweite Oberfläche der ersten Oberfläche gegenüber liegt, wobei die Umverteilungs-Durchkontaktierung mit dem Kontaktpad verbunden ist, wobei die RDL in und auf der zweiten Oberfläche des ersten Halbleiterwafers und des zweiten Halbleiterwafers angeordnet ist, wobei die RDL mit der Umverteilungs-Durchkontaktierung verbunden ist; Planarisieren der zweiten Oberfläche des ersten Halbleiterwafers und des zweiten Halbleiterwafers; Ausrichten und Verbinden der zweiten Oberfläche des zweiten Halbleiterwafers mit der zweiten Oberfläche des ersten Halbleiterwafers; und Anwenden von Wärme und Druck auf den ersten Halbleiterwafer und den zweiten Halbleiterwafer, wobei das Anwenden von Druck eine Verbindung zwischen Isoliermaterial des ersten Halbleiterwafers und Isoliermaterial des zweiten Halbleiterwafers bildet und wobei Anwenden von Wärme eine Verbindung zwischen der RDL des ersten Halbleiterwafers und der RDL des zweiten Halbleiterwafers bildet.
  5. Verfahren nach Anspruch 4, wobei das Kontaktpad des ersten Halbleiterwafers und das Kontaktpad des zweiten Halbleiterwafers eine geschlitzte Metallstruktur aufweisen.
  6. Verfahren nach Anspruch 5, wobei: die geschlitzte Metallstruktur des Kontaktpads eine obere Fläche aufweist, die größer als eine obere Fläche der Umverteilungs-Durchkontaktierung ist; die geschlitzte Metallstruktur mehrere Metallstäbe aufweist; und Schlitze zwischen den mehreren Metallstäben mit dielektrischem Material gefüllt sind, um dielektrische Stäbe auszubilden.
  7. Verfahren nach Anspruch 5 oder 6, das ferner das Ausbilden der Umverteilungs-Durchkontaktierung direkt über der geschlitzten Metallstruktur des Kontaktpads umfasst.
  8. Verfahren nach einem der Ansprüche 5 bis 7, wobei ein Anteil der Metallfläche der geschlitzten Metallstruktur des Kontaktpads gegenüber der Umverteilungs-Durchkontaktierung zu einer Gesamtfläche des Kontaktpads in einem Bereich zwischen etwa 40% und etwa 90% liegt.
  9. Verfahren nach einem der Ansprüche 5 bis 8, wobei die geschlitzte Metallstruktur des Kontaktpads eine elektrisch zusammenhängende Struktur ist.
  10. Verfahren nach einem der Ansprüche 4 bis 9, das weiter das Ausbilden einer Ätzstoppschicht über dem Isoliermaterial des ersten Halbleiterwafers und des zweiten Halbleiterwafers umfasst.
  11. Verfahren nach Anspruch 10, das weiter das Ausbilden einer Oxidschicht über der Ätzstoppschicht und das Ausbilden einer dielektrischen Schicht über der Oxidschicht umfasst.
  12. Verfahren nach Anspruch 10 oder 11, wobei die Ätzstoppschicht Siliziumnitrid umfasst und die dielektrische Schicht Siliziumoxynitrid umfasst.
  13. Verfahren nach einem der Ansprüche 4 bis 12, wobei ein Anteil einer Metallfläche der Dummy-Metallstruktur zu einer Gesamtfläche der Dummy-Metallstruktur in einem Bereich zwischen etwa 40% und etwa 90% liegt.
  14. Verfahren nach einem der Ansprüche 4 bis 13, wobei das Planarisieren chemisch-mechanisches Polieren umfasst.
  15. Dreidimensionale integrierte Schaltungs-(3DIC)-Vorrichtung, umfassend: ein erstes Substrat mit einem ersten leitenden Pad, das darin angeordnet ist, wobei das erste leitende Pad auf einer ersten Oberfläche des ersten Substrats liegt, wobei das erste Substrat eine erste Dummy-Metallstruktur in dem ersten Substrat und auf der ersten Oberfläche aufweist; ein zweites Substrat mit einem zweiten leitenden Pad, das darin angeordnet ist, wobei das zweite leitende Pad auf einer zweiten Oberfläche des zweiten Substrats liegt, wobei das zweite Substrat eine zweite Dummy-Metallstruktur in dem zweiten Substrat und auf der zweiten Oberfläche aufweist; eine erste Umverteilungs-Durchkontaktierung in dem ersten Substrat, wobei die erste Umverteilungs-Durchkontaktierung mit dem ersten leitenden Pad verbunden ist; eine zweite Umverteilungs-Durchkontaktierung in dem zweiten Substrat, wobei die zweite Umverteilungs-Durchkontaktierung mit dem zweiten leitenden Pad verbunden ist; eine erste Umverteilungsschicht (RDL), die über dem ersten Substrat und der ersten Umverteilungs-Durchkontaktierung angeordnet ist, wobei die erste RDL mit dem ersten leitenden Pad verbunden ist; eine zweite RDL, die über dem zweiten Substrat und der zweiten Umverteilungs-Durchkontaktierung angeordnet ist, wobei die zweite RDL mit dem zweiten leitenden Pad verbunden ist; ein erstes Isoliermaterial, das über dem ersten Substrat und angrenzend an die erste RDL angeordnet ist; ein zweites Isoliermaterial, das über dem zweiten Substrat und angrenzend an die zweite RDL angeordnet ist; wobei: das erste Isoliermaterial mit dem zweiten Isoliermaterial gebondet ist und die erste RDL mit der zweiten RDL gebondet ist; und ein Verhältnis der Metallfläche der ersten Dummy-Metallstruktur und/oder der zweiten Dummy-Metallstruktur zu einer Gesamtfläche der ersten Dummy-Metallstruktur und/oder der zweiten Dummy-Metallstruktur in einem Bereich zwischen etwa 50% und etwa 95% liegt.
  16. 3DIC-Vorrichtung nach Anspruch 15, wobei: die erste Dummy-Metallstruktur mehrere erste Metallmerkmale aufweist, die von einander und von dem ersten leitenden Pad elektrisch isoliert sind; und die zweite Dummy-Metallstruktur mehrere zweite Metallmerkmale aufweist, die von einander und von dem zweiten leitenden Pad elektrisch isoliert sind.
  17. 3DIC-Vorrichtung nach Anspruch 16, wobei mindestens eines der ersten Metallmerkmale oder mindestens eines der zweiten Metallmerkmale eine Querschnittsform haben, die einem Kreis, einer Ellipse, einem Ellipsoid oder einem Vieleck mit mindestens drei Seiten entspricht.
  18. 3DIC-Vorrichtung nach einem der Ansprüche 15 bis 17, wobei das erste leitende Pad und/oder das zweite leitende Pad eine geschlitzte Metallstruktur umfassen und ein Anteil der Metallfläche der geschlitzten Metallstruktur zu einer Gesamtfläche des ersten leitenden Pads und/oder des zweiten leitenden Pads in einem Bereich zwischen etwa 50% und etwa 90% liegt.
  19. 3DIC-Vorrichtung nach einem der Ansprüche 15 bis 18, wobei ein Anteil der Metallfläche der ersten Dummy-Metallstruktur und/oder der zweiten Dummy-Metallstruktur zu einer Gesamtfläche der ersten Dummy-Metallstruktur und/oder der zweiten Dummy-Metallstruktur etwa 80% beträgt.
  20. Die 3DIC Vorrichtung nach einem der Ansprüche 15 bis 19, weiter umfassend: eine erste Ätzstoppschicht über dem ersten Substrat, wobei die erste Ätzstoppschicht angrenzend an zumindest einen Teil der ersten Umverteilungs-Durchkontaktierung ist; und eine zweite Ätzstoppschicht über dem zweiten Substrat, wobei die zweite Ätzstoppschicht angrenzend an zumindest einen Teil der zweiten Umverteilungs-Durchkontaktierung ist.
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