DE102009012594B4 - Durch-Substrat-Via-Halbleiterkomponenten - Google Patents

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Abstract

Verfahren zum Ausbilden einer Durch-Substrat-Via-Halbleiterkomponente, wobei das Verfahren folgendes aufweist:
teilweises Füllen einer Öffnung (250) in einem Substrat (10) mit einem Füllmaterial (50);
Ausbilden einer ersten Isolierschicht (60) über dem Füllmaterial (50), um einen Spalt (g) über der Öffnung (250) auszubilden;
Ausbilden einer zweiten Isolierschicht (70) zum Schließen des Spalts, wodurch innerhalb der Öffnung (250) ein eingeschlossener Hohlraum (90) ausgebildet wird; und
Verdünnen des Substrats (10) durch Materialabtrag an seiner Rückseite, so dass eine untere Oberfläche des Füllmaterials (50) freigelegt wird.

Description

  • Die vorliegende Erfindung betrifft allgemein Elektronikbauelemente und insbesondere Durch-Substrat-Via-Halbleiterkomponenten sowie deren Herstellung.
  • Eines der Ziele bei der Herstellung von Elektronikkomponenten liegt in dem Minimieren der Größen von verschiedenen Komponenten. Beispielsweise ist es wünschenswert, daß handgehaltene Einrichtungen wie etwa Mobiltelefone oder PDA (Personal Digital Assistants) so klein wie möglich sind. Zur Erreichung dieses Ziels sollten die Halbleiterschaltungen, die innerhalb der Einrichtungen enthalten sind, so klein wie möglich sein. Eine Möglichkeit, um diese Schaltungen kleiner auszuführen, besteht darin, die die Schaltungen tragenden Chips zu stapeln.
  • Eine Reihe von Möglichkeiten zum Zusammenschalten der Chips innerhalb des Stapels sind bekannt. Beispielsweise können an der Oberfläche jedes Chips ausgebildete Bondpads entweder an ein gemeinsames Substrat oder an andere Chips in dem Stapel drahtgebondet werden. Ein weiteres Beispiel ist ein sogenanntes Micro-Bump-3D-Package, wobei jeder Chip eine Reihe von Micro-Bumps enthält die zum Beispiel entlang einer Außenkante des Chips zu einer Leiterplatte führen.
  • Noch eine weitere Möglichkeit zum Zusammenschalten von Chips innerhalb des Stapels besteht in der Verwendung von Durch-Vias. Durch-Vias verlaufen durch das Substrat und verbinden dadurch Schaltungen auf verschiedenen Chips elektrisch miteinander. Durch-Via-Zusammenschaltungen können im Hinblick auf die Zwischenverbindungsdichte im Vergleich zu anderen Technologien Vorteile liefern. Zusätzlich zu Anwendungen beim 3D-Chipstapeln können Durch-Via-Zusammenschaltungen dazu verwendet werden, die Leistung von HF- und Leistungsbauelementen zu erhöhen, indem sehr niedrigohmige Massekontakte zur Waferrückseite und eine fortgeschrittene Kühlkörperkapazität bereitgestellt wird. Die Einführung von solchen Zwischenverbindungen kann jedoch zusätzliche Herausforderungen einführen.
  • Im Dokument US 2008 / 0 061 340 A1 wird ein Verfahren zum Ausbilden einer Speicherzellenanordnung beschrieben.
  • In Dokument US 2005 / 0 121 768 A1 wird ein Verfahren zum Ausbilden von Halbleiterstrukturen mit Durch-Substrat-Vias beschrieben, wobei das Via mittels einer Metallschicht geschlossen wird, so dass ein vom Metall umgebener Hohlraum gebildet wird.
  • In Dokument US 2005 / 0 121 711 A1 wird ein Verfahren zum Ausbilden von Halbleiterstrukturen mit Durch-Substrat-Vias beschrieben, bei dem eine Kupferschicht derart an Wänden eines Grabens abgeschieden wird, dass diese eine ausreichende Dicke zum Verschließen des oberen Teils des Grabens aufweist und ein von dieser Kupferschicht umgebender Hohlraum im Via gebildet wird.
  • Die Integration von Chips in 3D bringt eine Anzahl neuer Herausforderungen hervor, die gelöst werden müssen. Was in der Technik benötigt wird, sind somit verbesserte Strukturen und Verfahren zum Herstellen von Strukturen zur 3D-Chipintegration.
  • Diese und weitere Probleme werden im allgemeinen gelöst oder umgangen und technische Vorteile werden im allgemeinen erzielt durch Ausführungsformen der vorliegenden Erfindung, die Durch-Silizium-Vias und Verfahren zu deren Herstellung liefern.
  • Der Erfindung liegt das Problem zu Grunde, den Verlust an Ausbeute bei der Herstellung von Elektronikbauelementen, der von einem streßinduzierten Ausfall des Elektronikbauelements herrührt, zu reduzieren.
  • Das Problem wird durch Verfahren zum Ausbilden einer Durch-Substrat-Via-Halbleiterkomponente gemäß den Ansprüchen 1, 15 und 25 sowie durch eine Durch-Substrat-Via-Halbleiterbaukomponente mit den Merkmalen gemäß Anspruch 18 gelöst.
  • Beispielhafte Ausgestaltungen der Erfindung ergeben sich aus den abhängigen Patentansprüchen.
  • Ausführungsformen der Erfindung beinhalten Verfahren und Strukturen zum Ausbilden von Durch-Substrat-Via-Halbeiterkomponenten. Gemäß einer Ausführungsform beschreibt die Erfindung ein Verfahren zum Ausbilden des Durch-Substrat-Vias durch Ausbilden eines Durch-Substrat-Vias durch teilweises Füllen einer Öffnung in einem Substrat mit einem ersten Füllmaterial und Ausbilden einer ersten Isolierschicht über dem Füllmaterial, wodurch ein Spalt über der Öffnung ausgebildet wird. Das Verfahren weist ferner das Ausbilden einer zweiten Isolierschicht zum Schließen des Spalts auf, um dadurch innerhalb der Öffnung einen eingeschlossenen Hohlraum auszubilden, und ein Verdünnen des Substrats durch Materialabtrag an seiner Rückseite, so dass eine untere Oberfläche des Füllmaterials freigelegt wird.
  • Das Obengesagte hat die Merkmale von Ausführungsformen der vorliegenden Erfindung allgemein umrissen, damit die ausführliche Beschreibung der Erfindung, die folgt, besser verstanden werden möge. Zusätzliche Merkmale und Vorteile von Ausführungsformen der Erfindung werden im Folgenden beschrieben, die den Gegenstand der Ansprüche der Erfindung bilden. Der Fachmann versteht, daß die Konzeption und spezifischen Ausführungsformen, die offenbart sind, ohne weiteres als Basis verwendet werden können, um andere Strukturen oder Prozesse zum Ausführen der gleichen Zwecke der vorliegenden Erfindung zu modifizieren oder auszulegen. Der Fachmann sollte außerdem realisieren, daß solche äquivalenten Konstruktionen nicht von dem Gedanken und Schutzbereich der Erfindung, wie in den beigefügten Ansprüchen dargelegt, abweichen.
  • Für ein umfassenderes Verständnis der vorliegenden Erfindung und der Vorteile davon wird nun auf die folgenden Beschreibungen in Verbindung mit den beiliegenden Zeichnungen bezuggenommen. Es zeigen:
    • 1, die 1a bis 1d enthält, einen Abschnitt einer Halbleiterkomponente mit einem Durch-Substrat-Via, das einen zugeschnittenen Hohlraum aufweist, wobei 1a eine Querschnittsansicht, 1b eine obere Querschnittsansicht und 1c und 1d vergrößerte obere Querschnittsansichten gemäß Ausführungsformen der Erfindung zeigen;
    • 2, die die 2a und 2b enthält, einen Abschnitt einer Halbleiterkomponente mit einem Durch-Substrat-Via, das einen zugeschnittenen Hohlraum aufweist, wobei 2a eine Querschnittsansicht und 2b eine obere Querschnittsansicht gemäß Ausführungsformen der Erfindung zeigen;
    • 3, die die 3a-3i enthält, ein Verfahren zum Herstellen eines Durch-Substrat-Via-Chips gemäß Ausführungsformen der Erfindung;
    • 4 ein Flußdiagramm eines Verfahrens zum Ausbilden des Durch-Substrat-Via-Chips gemäß einer Ausführungsform der Erfindung;
    • 5, die die 5a-5e enthält, ein Verfahren zum Herstellen eines Durch-Substrat-Via-Chips gemäß Ausführungsformen der Erfindung;
    • 6 ein Flußdiagramm eines Verfahrens zum Ausbilden des Durch-Substrat-Via-Chips gemäß einer Ausführungsform der Erfindung;
    • 7, die die 7a-7d enthält, ein Verfahren zum Herstellen eines Durch-Substrat-Via-Chips gemäß Ausführungsformen der Erfindung; und
    • 8 ein Flußdiagramm eines Verfahrens zum Ausbilden des Durch-Substrat-Via-Chips gemäß einer Ausführungsform der Erfindung;
  • Entsprechende Zahlen und Symbole in den verschiedenen Figuren beziehen sich allgemein auf entsprechende Teile, sofern nicht etwas anderes angegeben ist. Die Figuren sind gezeichnet, um die relevanten Aspekte der Ausführungsformen klar zu veranschaulichen, und sind nicht notwendigerweise maßstabsgetreu gezeichnet.
  • Die Herstellung und Verwendung der gegenwärtig bevorzugten Ausführungsformen werden unten ausführlich erörtert. Es versteht sich jedoch, daß die vorliegende Erfindung viele anwendbare erfinderische Konzepte liefert, die in einer großen Vielzahl von spezifischen Kontexten verkörpert werden können. Die erörterten spezifischen Ausführungsformen veranschaulichen lediglich spezifische Möglichkeiten zum Herstellen und Verwenden der Erfindung und beschränken nicht den Schutzbereich der Erfindung.
  • Die vorliegende Erfindung wird bezüglich bevorzugter Ausführungsformen in einem spezifischen Kontext beschrieben, nämlich dem teilweise Füllen von Durch-Substrat-Vias. Die Erfindung kann jedoch auch auf andere Halbleiterkomponenten angewendet werden, die beispielsweise mehrere Chips aufweisen und/oder beim Ausbilden von Hohlräumen oder Mikrohohlräumen in anderen Komponenten. Der Durchschnittsfachmann wird auch weitere Beispiele erkennen können.
  • Ausführungsformen der vorliegenden Erfindung nutzen Durch-Substrat-Vias zum Erzeugen von 3D-Chip-Packages. Das Stapeln von Chips aufeinander liefert ein Mittel zum Erreichen von Dichte, vergrößerter Funktionalität und/oder zusätzlicher Leistung. Eine Möglichkeit zum Realisieren des vollen Nutzens des Chipstapelns besteht darin, die Chips unter Verwendung von tiefen oder Durch-Substrat-Vias zu verwenden. Diese Vias verlaufen von der aktiven Schaltungsanordnung auf einer Fläche des Chips zu einer unteren Oberfläche des Chips. Das Ausbilden von Durch-Substrat-Vias ist jedoch nicht nur während der Herstellung dieser Durch-Substrat-Vias eine Herausforderung, sondern auch während der nachfolgenden Verarbeitung und/oder Produktlebensdauer.
  • Eines der mit dem Stapeln von solchen Bauelementen assoziierten Schlüsselprobleme ergibt sich aus dem Verlust an Ausbeute, der von einem streßinduzierten Ausfall des Produkts herrührt. Bei verschiedenen Ausführungsformen überwindet die vorliegende Erfindung diese Beschränkungen durch Ausbilden von Durch-Substrat-Vias, die Hohlräume aufweisen, die zugeschnitten sind, um die Streßkonzentration zu minimieren.
  • Eine signifikante Differenz beim Wärmeausdehnungskoeffizienten zwischen dem Substrat und dem Füllmaterial in einem Durch-Substrat-Via kann um das Durch-Substrat-Via herum beispielsweise während der nachfolgenden thermischen Verarbeitung große Streßkonzentration erzeugen. Ein derartiger größerer Streß kann zu einem signifikanten Verlust an Ausbeute führen, der sich aus Rissen, Delamination, Via-Kollaps sowie Dislokationen, Stapelfehlern im Substrat usw. ergibt. Metalle dehnen sich in der Regel schneller aus als Silizium, wodurch Gebiete mit einem hohem Druckstreß in dem Substrat sowie innerhalb des Füllmaterials erzeugt werden.
  • Bei verschiedenen Ausführungsformen überwindet die vorliegende Erfindung diese Probleme durch Reduzierung des Stresses um das Substrat-Via herum, indem das Substrat-Via mit einem effektiven Material mit minimaler Wärmeausdehnung gefüllt wird. Bei verschiedenen Ausführungsformen weist das effektive Material eine Kombination aus Metall und Hohlräumen auf. Beispielsweise dehnen sich Metalle in der Regel schneller aus als Silizium, wohingegen Hohlräume, als Beispiel, gefüllt mit einem Gas relativ zum Siliziumsubstrat eine vernachlässigbare Ausdehnung besitzen. Somit ergibt eine Kombination aus Metall mit Hohlräumen ein effektives Material mit einem Ausdehnungskoeffizienten, der dem des Substrats vergleichbar ist. Bei einer Ausführungsform weist dieses effektive Material einen Hohlraum auf, der auf spezifische Abmessungen und eine spezifische Gestalt zugeschnitten ist, wobei der Hohlraum ein inneres Kerngebiet des Durch-Substrat-Vias bildet, während ein leitendes Füllmaterial eine Außenschicht des Durch-Substrat-Vias bildet.
  • Strukturelle Ausführungsformen der Erfindung werden zuerst unter Verwendung der 1 bis 2 beschrieben. Verschiedene Ausführungsformen des Herstellungsverfahrens werden dann unter Verwendung der Flußdiagramme der 4, 6 und 8 und 3, 5 und 7 beschrieben.
  • Eine Ausführungsform der Erfindung ist in 1 dargestellt. 1a zeigt eine Querschnittsansicht eines Durch-Substrat-Vias, 1b eine obere Querschnittsansicht des Durch-Substrat-Vias und 1c und 1d zeigen vergrößerte obere Querschnittsansichten des Durch-Substrat-Vias.
  • Unter Bezugnahme auf 1a weist das Substrat 10 eine obere Oberfläche 13 und eine untere Oberfläche 16 auf. Die aktiven Gebiete 11 sind auf der oberen Oberfläche 13 angeordnet und weisen Bauelemente wie etwa Transistoren, Widerstände, Kondensatoren, Dioden usw. (nicht gezeigt), auf. Metallisierungsebenen sind über der oberen Oberfläche 13 des Substrats 10 angeordnet.
  • Eine dielektrische Zwischenschicht (ILD - Inter Level Dielectric) 20 ist über dem Substrat 10 angeordnet. Bei einer Ausführungsform weist die ILD-Schicht 20 eine Siliziumglasschicht wie etwa eine BPSG-Schicht auf. Bei einer anderen Ausführungsform ist die mehrere dielektrische Schichten aufweisende ILD-Schicht 20 über dem Substrat 10 angeordnet. Die ILD-Schicht 20 weist eine Mehrebenenmetallisierung auf und bildet die Back-End-of-the-Line-Schaltungsanordnung.
  • Ein durch Füllen einer Durch-Substrat-Öffnung 250 mit einem Füllmaterial 50 ausgebildetes Durch-Substrat-Via 1 ist innerhalb des Substrats 10 angeordnet. Die Durch-Substrat-Öffnung 250 weist eine Öffnung mit hohem Aspektverhältnis in dem Substrat auf. Bei verschiedenen Ausführungsformen beträgt die Tiefe der Durch-Substrat-Öffnungen 250 etwa 50 µm bis 150 µm, während der Durchmesser der Durch-Substrat-Öffnung 250 etwa 5 µm bis 15 µm beträgt. Bei verschiedenen Ausführungsformen beträgt das Aspektverhältnis der Durch-Substrat-Öffnung 250 etwa 1 zu 5 bis etwa 1 zu 20. Das Durch-Substrat-Via 1 ist elektrisch an das Substrat gekoppelt, beispielsweise durch elektrische Metalleitungen, beispielsweise die über dem Substrat 10 angeordnete Metalleitung 19.
  • Eine untere Isolierschicht 30 ist über der ILD-Schicht 20 angeordnet und bildet die Seitenwände der Durch-Substrat-Öffnung 250. Bei einer Ausführungsform weist die untere Isolierschicht 30 eine Nitridschicht auf.
  • Die Durch-Substrat-Öffnung 250 ist mit einem Seitenwandliner 35 ausgekleidet, der eine elektrische sowie mechanische Isolation und Stütze liefert. Beispielsweise weist die Außenschicht des Seitenwandliners 35 eine dielektrische Schicht zum elektrischen Isolieren der aktiven Gebiete 11 von dem Durch-Substrat-Via 1 auf. Weiterhin ist ein Grabenmetalliner über der äußeren dielektrischen Schicht 31 angeordnet. Bei verschiedenen Ausführungsformen, beispielsweise bei Anwendungen, bei denen die Durch-Substrat-Zwischenverbindung einen Massekontakt bildet, wird die äußere dielektrische Schicht 31 weggelassen. Bei solchen Ausführungsformen ist der Grabenmetalliner somit direkt an der Seitenwand der Durch-Substrat-Öffnung 250 angeordnet. Bei verschiedenen Ausführungsformen, wie in 1c dargestellt, weist der Grabenmetalliner mehrere Liner auf. Ein erster Metalliner 32 bildet eine Metalldiffusionsbarriere. Beispiele des ersten Metalliners 32 weisen auf eine Ti/TiN-Schicht. Ein zweiter Metalliner 34 weist einen niedrigohmigen Metalliner wie etwa einen Wolframliner auf. Der niedrigohmige Metalliner hilft Variationen während des Elektroplattierungsprozesses aufgrund eines resistiven Verlusts zu minimieren. Ein eine Kupferbarriere aufweisender dritter Metalliner 36 ist über dem zweiten Liner angeordnet. Der dritte Metalliner 36 weist bei verschiedenen Ausführungsformen eine TaN-Schicht auf gefolgt von einer Ta-Schicht. Ein vierter Metalliner 38 ist über dem dritten Metalliner 36 angeordnet. Der vierte Metalliner 38 weist eine Dicke von etwa 200 nm bis etwa 500 nm auf. Bei verschiedenen Ausführungsformen weist der vierte Metalliner 38 Kupfer auf und bildet die Keimschicht.
  • Ein Füllmaterial 50 füllt die Durch-Substrat-Öffnung 250 teilweise. Das Füllmaterial 50 bedeckt einen Teil der Durch-Substrat-Öffnung 250, wodurch in der Durch-Substrat-Öffnung 250 ein zugeschnittener Hohlraum 90 zurückbleibt. Beispielsweise bedeckt das Füllmaterial 50 die Seitenwände der Durch-Substrat-Öffnung 250 und bildet anschaulich einen hohlen Kern. Ein erster dielektrischer Liner 41 ist an den Seitenwänden und der unteren Oberfläche des Füllmaterials 50 angeordnet. Der erste dielektrische Liner 41 weist bei einer Ausführungsform eine Nitridschicht auf. Der erste dielektrische Liner 41 weist bei verschiedenen Ausführungsformen eine Dicke von etwa 200 nm bis etwa 500 nm auf, als Beispiel, bei einer Ausführungsform etwa 400 nm.
  • Ein zweiter dielektrischer Liner 42 ist über dem ersten dielektrischen Liner 41 angeordnet. Der zweite dielekrische Liner 42 weist bei verschiedenen Ausführungsformen eine Dicke von etwa 20 nm bis etwa 150 nm auf, als Beispiel, bei einer Ausführungsform etwa 100 nm. Bei einer Ausführungsform weist der zweite dielektrische Liner 42 eine Kohlenstoff aufweisende Schicht auf, beispielsweise eine pyrolytische Kohlenstoffschicht. Bei anderen Ausführungsformen können andere geeignete Materialien, die relativ zu dem zweiten dielektrischen Liner 42 schwieriger zu polieren sind, verwendet werden. Beispielsweise weist der zweite dielektrische Liner 42 bei einigen Ausführungsformen SiN, SiC oder Si, auf.
  • Eine erste Isolierschicht 60 ist an den Ecken oder Kanten der Durch-Substrat-Öffnung 250 angeordnet. Die erste Isolierschicht 60 ist über der oberen Seitenwand des zweiten dielektrischen Liners 42 angeordnet. Die erste Isolierschicht 60 weist bei einer Ausführungsform ein Oxidmaterial auf, beispielsweise ein unter Verwendung eines plasmaunterstützten Prozesses unter Einsatz von Silan ausgebildetes Oxid.
  • Eine zweite Isolierschicht 70 ist über einen oberen Abschnitt der Durch-Substrat-Öffnung 250 angeordnet und dichtet die Durch-Substrat-Öffnung 250 ab, wodurch ein zugeschnittener Hohlraum 90 oder eine eingeschlossene Kavität entsteht. Die zweite Isolierschicht 70 ist bevorzugt ein Material auf Basis von hochdichtem Plasma. Bei einer Ausführungsform weist die zweite Isolierschicht 70 ein Oxid auf der Basis von hochdichtem Plasma auf. Die zweite Isolierschicht 70, wenngleich sie so dargestellt ist, daß sie einen unteren Abschnitt des zugeschnittenen Hohlraums 90 füllt, dichtet bei verschiedenen Ausführungsformen nur den oberen Abschnitt des zugeschnittenen Hohlraums 90 ab. Bei verschiedenen Ausführungsformen ist die zweite Isolierschicht 70 aus einem Hochdichteprozeß ausgebildet, der erzwingt, daß der Abschnürpunkt 71 (3f) innerhalb des Siliziumsubstrats abgesenkt wird.
  • Eine dritte Isolierschicht 80 ist über der zweiten Isolierschicht 70 angeordnet. Die dritte Isolierschicht 80 bildet eine Schutzbarriere und weist bei einigen Ausführungsformen ein Nitridmaterial auf.
  • Bei verschiedenen Ausführungsformen wird die Größe und Gestalt des zugeschnittenen Hohlraums 90 so justiert, daß ein Durch-Substrat-Via mit kleinster Fehlerhaftigkeit entsteht, die von thermischen oder anderen streßbezogenen Defekten herrührt. Wenngleich nur ein Durch-Substrat-Via 1 dargestellt ist, kann ein Durch-Substrat-Via-Chip mehr als ein Durch-Substrat-Via aufweisen.
  • Da die Herstellbarkeit eine Hauptfrage ist, wird bei verschiedenen Ausführungsformen nach dem Auswählen geeigneter Materialien die Dicke des Füllmaterials 50 relativ zu der Abmessung des zugeschnittenen Hohlraums 90 ausgewählt. Beispielsweise kann ein Anteil des Füllmaterials 50 (fFM) auf der Basis der ausgewählten Materialien identifiziert werden. Beispielsweise ist in 1b dieser Anteil des Füllmaterials 50 (fFM) ein Verhältnis der Dicke rFM des Füllmaterials zu dem Radius rTSV der Durch-Substrat-Öffnung. Der Anteil (fFM) hängt von der relativen Differenz zwischen dem Wärmeausdehnungskoeffizienten von Silizium (αSi), dem Füllmaterial 50 (αFM) und dem zugeschnittenen Hohlraum (αV) ab als fFM = (αSi - αV)/αFM - αV). Unter der Annahme einer vernachlässigbaren Ausdehnung des zugeschnittenen Hohlraums oder αDM ≈ 0 ist der Anteil fFM = αSi/αFM.
  • Wenn also Kupfer das Füllmaterial ist, dann beträgt ein geeigneter Anteil etwa 30% des Radius rTSV der Durch-Substrat-Öffnung 250. Mit anderen Worten minimiert eine teilweise Füllung, die etwa 15% der Seitenwand des Grabens bedeckt, den Streß von Wärmeausdehnung. Bei anderen Ausführungsformen kann dickeres Füllmaterial verwendet werden, da ein Streß bis zu einer kritischen Grenze (z.B. kritischem Scherstreß) sicher aufgenommen werden kann. Beispielsweise ist der während einer kleinen Temperaturzunahme erzeugte Streß möglicherweise nicht signifikant. Somit wird in verschiedenen Ausführungsformen ein numerischer Simulator verwendet, um die Gestalt der Hohlräume auszulegen. Bei einigen Ausführungsformen wird eine geeignete Dicke numerisch berechnet, um beispielsweise Streßkonzentrationen während nachfolgender Verarbeitung zu minimieren. Bei einigen Ausführungsformen bestimmt eine ausgeklügeltere Analyse, die 2D- oder 3D-Simulationen mit Finite-Element-Simulatoren nutzt, die entsprechende Gestalt und Struktur des zugeschnittenen Hohlraums 90 relativ zum Füllmaterial 50. Solche numerischen Berechnungen können Streßänderungen in verschiedenen Gebieten, beispielsweise in den Ecken, berücksichtigen. Geeignete Metriken wie etwa das Von-Misses-Kriterium auf der Basis des Streßtensors können zum Überwachen des Stresses in der Struktur verwendet werden.
  • Eine zweite strukturelle Ausführungsform ist in 2 dargestellt, die 2a und 2b enthält. 2a zeigt eine Querschnittsansicht und 2b eine Draufsicht. Im Gegensatz zu der in 1 dargestellten Ausführungsform ist der zugeschnittene Hohlraum 90 bei dieser Ausführungsform von dem ersten dielektrischen Liner 41 ausgekleidet. Im Gegensatz zu der vorausgegangenen Ausführungsform ist somit auch eine erste Isolierschicht 60 über der unteren Isolierschicht 30 angeordnet.
  • Eine Ausführungsform des Herstellungsverfahrens des Durch-Substrat-Via 1 wird unter Verwendung von 3, die 3a-h enthält, und des Flussdiagramms von 4 veranschaulicht.
  • Unter Bezugnahme auf 3a wird eine Durch-Substrat-Öffnung 250 in einem Substrat 10 hergestellt. Das Substrat 10 ist typischerweise ein Halbleiterwafer mit aktiven Bauelementgebieten 11.
  • Die aktiven Bauelementgebiete 11 oder die aktive Schaltungsanordnung kann Transistoren, Widerstände, Kondensatoren, Induktionsspulen oder andere zum Ausbilden integrierter Schaltungen verwendete Komponenten enthalten. Beispielsweise können aktive Bereiche, die Transistoren (z.B. CMOS-Transistoren) enthalten, durch Isolationsgebiete, zum Beispiel eine flache Grabenisolation, voneinander getrennt sein. Die aktiven Bauelementgebiete werden während der Front-End-of-the-Line-Verarbeitung hergestellt.
  • Als nächstes wird über den aktiven Bauelementgebieten 11 eine Metallisierung ausgebildet, um die aktiven Bauelementgebiete 11 elektrisch zu kontaktieren und zusammenzuschalten. Die Metallisierung und die aktive Schaltungsanordnung bilden zusammen eine vollständige funktionale integrierte Schaltung. Mit anderen Worten können die elektrischen Funktionen des Chips durch die zusammengeschaltete aktive Schaltungsanordnung ausgeführt werden. Bei Logikbauelementen kann die Metallisierung viele Schichten enthalten (z.B. neun oder mehr aus Kupfer). Bei Speicherbauelementen wie etwa DRAMs kann die Anzahl der Metallisierungsebenen kleiner sein und es kann sich dabei um Aluminium handeln.
  • Unter Bezugnahme auf das Flußdiagramm von 4 werden die während des Front-End-Prozesses ausgebildeten Komponenten durch Back-End-of-Line-(BEOL)-Verarbeitung zusammengeschaltet. Während dieses Prozesses werden Kontakte zu dem Halbleiterkörper hergestellt und unter Verwendung von Metalleitungen und Vias zusammengeschaltet. Wie oben erörtert enthalten moderne integrierte Schaltungen viele Schichten von vertikal gestapelten Metalleitungen und Vias (Mehrebenen-Metallisierung), die die verschiedenen Komponenten im Chip zusammenschalten. In 3a wird die die Mehrebenen-Metallisierung aufweisende Back-End-of-the-Line-Schicht 20 über dem Substrat 10 ausgebildet.
  • Bei verschiedenen Ausführungsformen wird die Durch-Substrat-Öffnung 250 nach der Front-End-of-the-Line-Verarbeitung ausgebildet. Bei einigen Ausführungsformen jedoch wird die Durch-Substrat-Öffnung 250 nach dem Front-End-of-the-Line, aber vor dem Ausbilden der Back-End-of-the-Line-Schichten ausgebildet.
  • Wieder unter Bezugnahme auf 3a wird ein Hochdichteplasmaprozeß in einer HF-Plasmakammer dazu verwendet, eine Durch-Substrat-Öffnung 250 von der oberen Oberfläche des Werkstücks aus auszubilden. Bei einer Ausführungsform wird eine hoch anisotrope Ätzung verwendet, um eine Durch-Substrat-Öffnung 250 mit einer Vorwärtsverjüngung (Oberseite breiter als Boden) auszubilden. Bei anderen Ausführungsformen können andere Arten von reaktiven Ionenätzprozessen verwendet werden, einschließlich Prozessen, die eine simultane Bodenätzung und Seitenwandpassivierung verwenden. Bei einer Ausführungsform wird ein Ätzschritt unter Verwendung eines fluorbasierten Plasmas durchgeführt. Fluorbasierte Ätzungen sind jedoch isotrop und führen zu nicht-vertikalen Grabenseitenwänden. Somit wird durch Einführen eines polymererzeugenden Gases in die Plasmakammer ein Abscheidungsschritt durchgeführt. Das polymererzeugende Gas lagert eine Polymerschicht an den exponierten Seitenwänden ab, wodurch eine vorübergehende Ätzstopschicht entsteht. Die Polymerschicht wird wegen der hohen Energie der auftreffenden Ionen nicht an der exponierten unteren Oberfläche des Grabens ausgebildet. Etwaiges an der unteren Oberfläche des Grabens abgeschiedenes Polymer wird durch die hohe Energie des auftreffenden Ions aufgebrochen. Der Durch-Substrat-Öffnungs-Ätzprozeß wird in sequentiellen Ätz- und Abscheidungsschritten durchgeführt. So kann ein vertikaler Graben hergestellt werden. Beispielsweise kann der Fluor-Ätzschritt ein SF6-Ätzmittel aufweisen, wohingegen das polymererzeugende Gas C4F8 aufweisen kann. Die Ätz- und Abscheidungsschritte können zum Ausbilden der Durch-Substrat-Öffnung 250 vielmals wiederholt werden, zum Beispiel etwa 100mal bis etwa 500mal. Bei anderen Ausführungsformen können andere Arten von Reaktionsionenätzprozessen verwendet werden. Die Durch-Substrat-Öffnung 250 kann nach dem Ätzschritt eine beliebige geeignete vertikale Gestalt wie etwa zylindrisch, ringförmig, facettiert usw., aufweisen.
  • Die so hergestellte Durch-Substrat-Öffnung 250 weist ein hohes Aspektverhältnis auf in einem Bereich von etwa 1:5 bis etwa 1:20. Die Oberseite der Durchsubtratöffnung 250 weist eine Breite von etwa 2 µm bis etwa 20 µm auf. Der Winkel der Verjüngung variiert derart, daß die untere Breite schmaler ist als die obere Breite und im Bereich von etwa 90 bis etwa 80 Grad liegt.
  • Die Durch-Substrat-Öffnung 250 weist eine breitere obere Sektion 251 zum Herstellen von Kontakten und eine dünnere längere Stielsektion 252 im Substrat 10 auf. Bei einigen Ausführungsformen kann die breitere obere Sektion 251 übersprungen werden, wodurch man eine Durch-Substrat-Öffnung 250 erhält, die nur die lange Stielsektion 252 aufweist. Eine derartige Ausführungsform reduziert die Verwendung eines Maskierungsschritts (zum Herstellen der breiteren oberen Sektion 251) und reduziert die Kosten des Herstellungsprozesses.
  • Ein Seitenwandliner 35 wird an den Seitenwänden der Durch-Substrat-Öffnung 250 ausgebildet. Der Seitenwandliner 35 weist bei verschiedenen Ausführungsformen mehrere Schichten auf. Ein äußerer dielektrischer Liner 31 ist über den Seitenwänden der Durch-Substrat-Öffnung 250 ausgebildet und bildet die Außenschicht des Seitenwandliners 35. Die äußere dielektrische Schicht 31 isoliert die aktiven Gebiete 11 elektrisch von dem auszubildenden Durch-Substrat-Via 1. Der äußere dielektrische Liner 31 kann Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, SiC, SiCN, ein dichtes oder poröses dielektrisches low-k- oder ultralow-k-Material, ein organisches Material oder ein Polymer wie Parylen, BCB, SiLK oder andere aufweisen. Bei einigen Ausführungsformen wird der äußere dielektrische Liner 31 anisotrop geätzt, wodurch ein Seitenwandabstandshalter (Seitenwand-Spacer) ausgebildet wird. Alternativ wird der äußere dielektrische Liner 31 nach den Schleif- und Verdünnungsprozessen, die die untere Oberfläche der Durch-Substrat-Öffnung 250 exponieren, geätzt.
  • Ein mehrere Metalliner aufweisender Grabenliner wird über dem äußeren dielektrischen Liner 31 abgeschieden (wie in der vergrößerten Draufsicht von 1c dargestellt). Der Grabenliner ist idealerweise konform (beispielsweise konform abgeschieden) oder mindestens kontinuierlich und kann eine einzelne Schicht oder Schichtkombination aus Ta, TaN, W, WN, WCN, WSi, Ti, TiN, Ru aufweisen, als Beispiele. Der Grabenliner wird beispielsweise als eine Barrierenschicht verwendet, um zu verhindern, daß Metall in das darunterliegende Substrat 10 und den äußeren dielektrischen Liner 31 diffundiert. Bei der beschriebenen Ausführungsform weist der Grabenliner auf einen ersten Metalliner 32, einen zweiten Metalliner 34, einen dritten Metalliner 36 und einen vierten Metalliner 38, wenngleich bei anderen Ausführungsformen weniger oder mehr Ebenen von Metallinern verwendet werden können. Bei Ausführungsformen, die für Leistungs- und/oder HF-Anwendungen verwendet werden, ist die elektrische Isolation unter Verwendung des Seitenwandliners 35 nicht erforderlich. Bei derartigen Ausführungsformen wird ein leitender Grabenliner direkt an den Seitenwänden der Durch-Substrat-Öffnung 250 ausgebildet. Wie in der vergrößerten Draufsicht von 1d veranschaulicht, weist somit der Seitenwandliner 35 nicht den äußeren dielektrischen Liner 31 auf.
  • Unter Bezugnahme auf 1c wird ein erster Metalliner 32 über dem äußeren dielektrischen Liner 31 ausgebildet. Der erste Metalliner 32 bildet eine Metalldiffusionsbarriere. Wenn der Seitenwandlinerprozeß wie bei einer Anwendung für HF-Anwendungen übersprungen wird, bildet der erste Metalliner 32 einen elektrischen Kontakt mit dem Substrat 10 (1d). Der erste Metalliner 32 wird unter Verwendung eines Prozesses der chemischen Abscheidung aus der Dampfphase oder eines plasmaunterstützten CVD-Prozesses oder einer Kombination aus beiden ausgebildet, wenngleich bei anderen Ausführungsformen andere Prozesse verwendet werden können. Bei einer Ausführungsform weist der erste Metalliner 32 eine Ti/TiN-Schicht auf. Eine 5 nm bis 30 nm Titanschicht wird abgeschieden, gefolgt von einer Abscheidung einer 20 nm bis 100 nm TiN-Schicht.
  • Ein zweiter Metalliner 34 wird über dem ersten Metalliner 32 ausgebildet. Der zweite Metalliner 34 weist ein Material mit einem niedrigen spezifischen Widerstand auf, wiest beispielsweise bei einer Ausführungsform Wolfram auf. Der niederohmige Metalliner trägt dazu bei, den Potentialabfall zu minimieren und somit Variationen während des Elektroplattierungsprozesses zu reduzieren. Der zweite Metalliner 34 wird unter Verwendung eines Prozesses der chemischen Abscheidung aus der Dampfphase abgeschieden, wenngleich bei anderen Ausführungsformen andere Prozesse wie etwa Plasmagasabscheidung verwendet werden können. Bei verschiedenen Ausführungsformen wird der zweite Metalliner 34 zu einer Dicke von etwa 50 nm bis etwa 150 nm abgeschieden.
  • Ein eine Kupferbarriere aufweisender dritter Metalliner 36 wird über dem zweiten Metalliner 34 ausgebilet. Der dritte Metalliner 36 wird zu einer Dicke von etwa 100 bis etwa 150 nm abgeschieden. Der dritte Metalliner 36 weist bei verschiedenen Ausführungsformen auf eine TaN-Schicht gefolgt von einer Schicht aus Tantal. Bei einer Ausführungsform wird die Tantalnitridschicht zu einer Dicke von etwa 20 nm bis 50 nm abgeschieden, und die Tantalschicht wird zu einer Dicke von etwa 100 nm bis 150 nm abgeschieden.
  • Ein vierter Metalliner 38 wird über dem dritten Metalliner 36 abgeschieden. Der vierte Metalliner 38 wird unter Verwendung eines Plasmagasabscheidungsprozesses abgeschieden und bildet eine Keimschicht für den Elektroplattierungsprozeß bei einigen Ausführungsformen. Der vierte Metalliner 38 weist eine Dicke von etwa 200 nm bis etwa 500 nm auf. Bei verschiedenen Ausführungsformen weist der vierte Metalliner 38 Kupfer auf. Der so ausgebildete Seitenwandliner 35 weist den äußeren dielektrischen Liner 31 auf, den ersten Metalliner 32, den zweiten Metalliner 34, den dritten Metalliner 36 und den vierten Metalliner 38. Bei verschiedenen Ausführungsformen kann der vierte Metalliner 38 konform oder mindestens kontinuierlich abgeschieden werden, wobei beispielsweise ein metallorganischer CVD-Prozeß (MOCVD) oder ein PVD-Prozeß verwendet wird.
  • Als nächstes unter Bezugnahme auf 3b wird ein Füllmaterial 50 in die Durch-Substrat-Öffnung 250 abgeschieden. Das Füllmaterial 50 wird über dem vierten Metalliner 38 elektroplattiert.
  • Das Füllmaterial 50 weist ein leitendes Material wie etwa Kupfer oder alternativ Aluminium, Wolfram, Silber, Gold oder dotiertes Polysilizium auf. Bei einigen Ausführungsformen weist das Füllmaterial 50 Kupfer auf. Das Füllmaterial 50 wird abgeschieden, damit es nur einen Teil der Durch-Substrat-Öffnung 250 füllt. Bei einer Ausführungsform wird das Füllmaterial 50 zu einer Dicke von etwa 20% bis etwa 30% der Tiefe der Durch-Substrat-Öffnung 250 abgeschieden. Der Einsatz einer derartigen teilweisen Füllung der Durch-Substrat-Öffnung 250 führt zu einer entsprechenden Abnahme der Füllzeit und vergrößert folglich den Durchsatz des Prozesses. Die teilweise Füllung spart auch die Verwendung des teuren Füllmaterials 50 und den leistungsintensiven Prozeß des Elektroplattierens des Füllmaterials 50 ein. Insbesondere bei hohen Frequenzen (z.B. über 1 GHz) kann der Widerstand eines vollgefüllten Vias wegen des Skineffekts signifikant höher sein als der eines teilweise gefüllten Vias. Aufgrund einer Verdopplung der Gesamtoberfläche bietet der teilweise gefüllte Via etwa die doppelte Anzahl von Modi für die Mikrowellenausbreitung, wodurch man einen weiteren Vorteil zum Reduzieren des ohmschen Widerstands um fast die Hälfte bei hohen Arbeitsfrequenzen erhält. Bei einer Ausführungsform beträgt die Dicke des Füllmaterials 50 etwa 2 µm bis etwa 5 µm.
  • Als nächstes unter Bezugnahme auf 3c wird die obere Oberfläche des Wafers planarisiert, um die untere Isolierschicht 30 zu exponieren. Anders ausgedrückt wird die untere Isolierschicht 30 freigelegt. Bei verschiedenen Ausführungsformen weist der Planarisierungsprozeß ein chemisch-mechanisches Polieren (CMP) auf. Der CMP-Prozeß entfernt das Füllmaterial 50 und den darunterliegenden Seitenwandliner 35. Nach dem Polieren durch das Füllmaterial 50 entfernt der CMP-Prozeß den ersten Metalliner 32, den zweiten Metalliner 34, den dritten Metalliner 36 und den vierten Metalliner 38. Bei verschiedenen Ausführungsformen stopt der Polierprozeß auf der unteren Isolierschicht 30. Als nächstes wird eine Nach-CMP-Reinigung durchgeführt, um die Aufschlämmungsreste von der offenen Durch-Substrat-Öffnung 250 zu entfernen.
  • Wie als nächstes in 3d dargestellt, wird ein Ätzstopliner über der oberen Oberfläche der Durch-Substrat-Öffnung 250 abgeschieden. Ein erster dielektrischer Liner 41 wird an den Seitenwänden und der unteren Oberfläche des Füllmaterials 50 abgeschieden. Der erste diekrtrische Liner 41 wird unter Verwendung eines plasmaunterstützten Abscheidungsprozesses wie etwa eines PECVD-Prozesses abgeschieden, wenngleich bei anderen Ausführungsformen andere geeignete Abscheidungsprozesse verwendet werden können. Der erste dielektrische Liner 41 weist bei einer Ausführungsform ein Nitridmaterial auf. Der erste dielektrische Liner 41 weist eine Dicke von etwa 200 nm bis etwa 500 nm auf und bei einer Ausführungsform etwa 400 nm. Ein zweiter dielektrischer Liner 42 wird über dem ersten dielektrischen Liner 41 abgeschieden. Der zweite dielektrische Liner 42 weist eine Dicke von etwa 50 nm bis etwa 150 nm auf. Der zweite dielektrische Liner 42 weist eine kohlenstoffhaltige Schicht in verschiedenen Ausführungsformen auf. Bei einer Ausführungsform weist der zweite dielektrische Liner 42 eine pyrolytische Kohlenstoffschicht auf. Bei anderen Ausführungsformen kann eine Oxid-CMP-Stopschicht wie etwa SiN oder SiC als der zweite dielektrische Liner 42 verwendet werden. Wie unten erörtert bildet der zweite dielektrische Liner 42 eine schützende Stopschicht während des folgenden Polierprozesses.
  • Wie in 3e dargestellt, wird eine erste Isolierschicht 60 über dem zweiten dielektrischen Liner 42 abgeschieden. Die erste Isolierschicht 60 wird unter Verwendung beispielsweise eines hoch anisotropen Abscheidungsprozesses abgeschieden, der durch Einsatz eines Plasmaprozesses erzielt wird. Somit wird die erste Isolierschicht 60 nicht-konform abgeschieden und wird nicht entlang der (anders ausgedrückt auf den) Seitenwänden der Durch-Substrat-Öffnung 250 abgeschieden. Die erste Isolierschicht 60 weist bei einer Ausführungsform eine durch das Oxidieren von Silan ausgebildete Oxidschicht auf. Die Prozeßbedingungen für die erste Isolierschicht 60 werden so gewählt, daß in einem oberen Abschnitt der Durch-Substrat-Öffnung 250 ein Spalt „g“ entsteht. Bei verschiedenen Ausführungsformen wird der Spalt g so zugeschnitten, daß er etwa 1 µm bis etwa 3 µm beträgt. Beispielsweise beträgt dieser Spalt „g“ bei einer Ausführungsform etwa 2 µm.
  • Als nächstes unter Bezugnahme auf 3f wird eine zweite Isolierschicht 70 über der ersten Isolierschicht 60 abgeschieden. Bei verschiedenen Ausführungsformen wird die zweite Isolierschicht 70 unter Verwendung eines Prozesses abgeschieden, der beispielsweise Ionen mit hoher Geschwindigkeit abscheidet. Somit wird die zweite Isolierschicht 70 bei verschiedenen Ausführungsformen unter Verwendung eines Plasma-/plasmaunterstützen Prozesses abgeschieden. Bei einer Ausführungsform wird ein plasmaunterstützter Prozeß der chemischen Abscheidung aus der Gasphase verwendet, um eine Oxidschicht abzuscheiden. Bei einer weiteren Ausführungsform wird ein Hochdichteplasmaprozeß verwendet, um die zweite Isolierschicht 70 auszubilden. Die zweite Isolierschicht 70 füllt den Spalt „g“ und bildet den zugeschnittenen Hohlraum 90. Bei verschiedenen Ausführungsformen liegt der Abschnürpunkt 71 innerhalb der Durch-Substratöffung 250. Dies stellt sicher, daß der zugeschnittene Hohlraum 90 geschützt wird und die Dichtung während der folgenden Verarbeitung nicht abgeätzt wird. Bei verschiedenen Ausführungsformen ist die zweite Isolierschicht 70 eine Oxidschicht.
  • Als nächstes unter Bezugnahme auf 3g wird ein Polierprozeß zum Planarisieren der zweiten Isolierschicht 70 verwendet. Der Polierprozeß weist in verschiedenen Ausführungsformen einen chemischmechanischen Polierprozeß (CMP-Prozeß) auf. Der CMP-Prozeß wird an der zweiten dielektrischen Schicht gestoppt und poliert und entfernt die zweite Isolierschicht 70 und die darunterliegende erste Isolierschicht 60.
  • Wie als nächstes in 3h veranschaulicht, wird ein selektiver Ätzprozeß verwendet, um den zweiten dielektrischen Liner 42 und den darunterliegenden ersten dielektrischen Liner 41 zu entfernen. Beispielsweise wird ein Kohlenstoffveraschungsprozeß verwendet, um einen zweiten dielektrischen Liner 42 zu entfernen, der Kohlenstoff aufweist, um die untere Isolierschicht 30 zu exponieren, anders ausgedrückt freizulegen.
  • Unter Bezugnahme auf 3 wird eine dritte Isolierschicht 80 über der zweiten Isolierschicht 70 abgeschieden. Die dritte Isolierschicht 80 wird auch über der zweiten Isolierschicht 70 abgeschieden. Die dritte Isolierschicht 80 wird unter Verwendung eines CVD-Prozesses wie etwa PECVD abgeschieden und weist bei verschiedenen Ausführungsformen eine Nitridschicht auf.
  • Das Substrat 10 wird danach unter Verwendung herkömmlicher Verarbeitung verarbeitet, um die Back-End-of-the-Line-Metallisierungsschicht, Bondpads und letzten Passivierungsschichten auszubilden. Bei anderen Ausführungsformen wird das Durch-Substrat-Via 1 nach dem Herstellen der Back-End-of-the-Line-Metallisierungsschicht hergestellt. Bei solchen Ausführungsformen wird das Durch-Substrat-Via 1 entweder vor oder nach dem Ausbilden der Bondpads hergestellt. Bei einigen Ausführungsformen wird das Durch-Substrat-Via 1 hergestellt, bevor die aktiven Bauelemente in dem Front-End-of-the-Line hergestellt werden.
  • Das Substrat 10 wird danach verdünnt, wobei eine untere Oberfläche exponiert wird, und zwar durch Schleifen bis zu einer gewünschten Dicke. Die typische Dicke des Substrats 10 nach dem Verdünnen beträgt etwa 10 µm bis etwa 150 µm. Bei anderen Ausführungsformen kann das Verdünnen auch chemisch oder unter Einsatz eines Plasmas durchgeführt werden. Beispielsweise kann zum Verdünnen des Siliziumwafers von der Rückseite eine modifizierte Plasmaätzung verwendet werden. Solche Techniken besitzen den zusätzlichen Vorteil, daß sie die Vorderseite nicht beschädigen. Der Vorteil des Verdünnens des Halbleiterwafers (oder Halbleiterchips, wenn der Halbleiterwafer bereits zerlegt worden ist), besteht in dem Verkürzen der Länge der Durch-Vias, was die elektrischen Eigenschaften verbessert und einen Via mit einer relativ vertikalen Seitenwand erzeugt.
  • Eine Ausführungsform eines Verfahrens zur Fabrikation des Durch-Substrat-Vias 1 wird unter Verwendung von 5, die die 5a-5e enthält, und des Flußdiagramms von 6 veranschaulicht.
  • Unter Bezugnahme auf 5a folgt der Prozeß den in der vorausgegangenen Ausführungsform bezüglich der 3a bis 3c beschriebenen Schritten. Wie als nächstes in 5b veranschaulicht wird, wird ein erster dielektrischer Liner 41 über den Seitenwänden und der unteren Oberfläche der Durch-Substrat-Öffnung 250 abgeschieden. Im Gegensatz zu der vorausgegangenen Ausführungsform jedoch wird ein zweiter dielektrischer Liner 42 nicht abgeschieden.
  • Als nächstes, unter Bezugnahme auf die 5c und 5d, wird eine zweite Isolierschicht 70 abgeschieden und strukturiert.
  • Eine erste Isolierschicht 60 wird wie bezüglich 3e beschrieben abgeschieden. Als nächstes wird eine zweite Isolierschicht 70 wie bezüglich 3f beschrieben abgeschieden. Im Gegensatz zu der vorausgegangenen Ausführungsform jedoch wird ein separater Lithographieschritt (gegebenenfalls zusätzlich ein oder mehrere Ätzschritte) verwendet, um die zweite Isolierschicht 70 zu strukturieren. Die zweite Isolierschicht 70 wird derart strukturiert, daß ein Gebiet direkt über der Durch-Substrat-Öffnung 250, das nun von der zweiten Isolierschicht 70 gefüllt ist, nicht geätzt wird. Die strukturierte zweite Isolierschicht 70 wird beispielsweise unter Verwendung eines CMP-Prozesses poliert. Wie in 5e dargestellt, wird eine dritte Isolierschicht 80 wie bezüglich 3i beschrieben abgeschieden.
  • Eine Ausführungsform eines Herstellungsverfahrens des Durch-Substrat-Vias 1 wird unter Verwendung von 7, die 7a-7c enthält, und des Flußdiagramms von 8 veranschaulicht.
  • Die Durch-Substrat-Öffnung 250 wird wie bezüglich 3a beschrieben ausgebildet. Weiterhin werden, wie in 7a dargestellt und wie bezüglich 3a beschrieben, der den äußeren dielektrischen Liner 31 aufweisende Seitenwandliner 35, der erste, zweite, dritte und vierte Metalliner 32, 34, 36 und 38 konform abgeschieden.
  • Unter Bezugnahme auf 7b und wie in 3b beschrieben wird ein Füllmaterial 50 abgeschieden, um die Durch-Substrat-Öffnung 250 teilweise zu füllen. Bei verschiedenen Ausführungsformen wird das Füllmaterial 50 abgeschieden, um eine optimale Gestalt zu bilden, die Streßkonzentrationsgebiete minimiert.
  • Bei verschiedenen Ausführungsformen wird das Füllmaterial 50 über dem vierten Metalliner 38 elektroplattiert. Bei herkömmlichen Elektroplattierungsprozessen wird der Superfülleffekt maximiert, um den unteren Graben ohne Ausbilden von Hohlräumen zu füllen. Solche Strukturen mit Bodenfüllungen erzeugen jedoch Gebiete 51 mit hohem lokalem Streß an der Basis der Durch-Substrat-Öffnung 250 während einer nachfolgenden Bearbeitung. Bei anderen Ausführungsformen wird dies vermieden, indem die Gestalt des die Durch-Substrat-Öffnung 250 auskleidenden Füllmaterials 50 zugeschnitten wird.
  • Bei einer Ausführungsform wird der Superfülleffekt relativ zu anderen herkömmlichen Grabenfüllprozessen reduziert. Der Superfülleffekt füllt die ein hohes Aspektverhältnis aufweisenden Gräben oder Öffnungen aufgrund einer bevorzugten Abscheidung auf der unteren Oberfläche, wodurch die untere Oberfläche ansteigen kann, bevor die Seitenwände absperren. Da jedoch in verschiedenen Ausführungsformen nur eine teilweise Füllung des Grabens erforderlich ist, wird der Superfülleffekt so zugeschnitten, daß ein Füllmaterial 50 entsteht, das eine spezifische optimale Gestalt aufweist. Beispielsweise wird die Abscheidungsrate auf der unteren Oberfläche der Durch-Substrat-Öffnung 250 reduziert. Bei verschiedenen Ausführungsformen erfolgt dies durch Reduzieren des Superfülleffekts, der Beschleuniger in der Nähe der unteren Oberfläche während des Elektroplattierungsprozesses konzentriert.
  • Optional kann, wie in 7c gezeigt, eine zusätzliche anisotrope Ätzung bei einigen Ausführungsformen durchgeführt werden, um die Dicke des Füllmaterials 50 auf der unteren Oberfläche der Öffnungen 250 zu reduzieren. Die spätere Verarbeitung läuft ab, wie bezüglich der 3c-3i erörtert. Unter Bezugnahme auf 7d weist der so ausgebildete zugeschnittene Hohlraum 90 Abmessungen auf, die so zugeschnitten sind, daß die Streßkonzentration beispielsweise während eines nachfolgenden thermischen Wechselspiels minimiert wird. Bei anderen Ausführungsformen können zum Ausbilden des Füllmaterials 50 auch andere geeignete Prozesse wie etwa katalysatorunterstützte chemische Abscheidung aus der Gasphase verwendet werden.

Claims (27)

  1. Verfahren zum Ausbilden einer Durch-Substrat-Via-Halbleiterkomponente, wobei das Verfahren folgendes aufweist: teilweises Füllen einer Öffnung (250) in einem Substrat (10) mit einem Füllmaterial (50); Ausbilden einer ersten Isolierschicht (60) über dem Füllmaterial (50), um einen Spalt (g) über der Öffnung (250) auszubilden; Ausbilden einer zweiten Isolierschicht (70) zum Schließen des Spalts, wodurch innerhalb der Öffnung (250) ein eingeschlossener Hohlraum (90) ausgebildet wird; und Verdünnen des Substrats (10) durch Materialabtrag an seiner Rückseite, so dass eine untere Oberfläche des Füllmaterials (50) freigelegt wird.
  2. Verfahren nach Anspruch 1, wobei das Ausbilden der zweiten Isolierschicht (70) ein Abscheiden der zweiten Isolierschicht (70) unter Verwendung eines Hochdichteplasmaprozesses aufweist.
  3. Verfahren nach Anspruch 1 oder 2, wobei die erste Isolierschicht (60) unter Verwendung eines plasmaunterstützten Prozesses nicht-konform abgeschieden wird.
  4. Verfahren nach einem der Ansprüche 1 bis 3, wobei die erste Isolierschicht (60) durch Oxidieren von Silan ausgebildet wird.
  5. Verfahren nach einem der Ansprüche 1 bis 4, wobei die Öffnung (250) eine Breite von 5 µm bis 20 µm aufweist.
  6. Verfahren nach einem der Ansprüche 1 bis 4, wobei die Öffnung (250) eine Tiefe von 50 µm bis 150 µm aufweist.
  7. Verfahren nach einem der Ansprüche 1 bis 6, wobei der Spalt (g) 0,5 µm bis 3 µm beträgt.
  8. Verfahren nach einem der Ansprüche 1 bis 7, wobei Seitenwände der ersten Isolierschicht (60) vertikal sind.
  9. Verfahren nach einem der Ansprüche 1 bis 8, wobei eine untere Oberfläche der zweiten Isolierschicht (70) in dem Spalt (g) innerhalb der Öffnung (250) angeordnet ist.
  10. Verfahren nach einem der Ansprüche 1 bis 9, ferner aufweisend: Ausbilden eines ersten dielektrischen Liners (41) über dem Füllmaterial (50), wobei der erste dielektrische Liner (41) eine konforme Schicht über dem Füllmaterial (50) ausbildet.
  11. Verfahren nach Anspruch 10, ferner aufweisend: das Ausbilden eines zweiten dielektrischen Liners (42) über dem ersten dielektrischen Liner (41), wobei der zweite dielektrische Liner (42) eine konforme Schicht über dem ersten dielektrischen Liner (41) ausbildet.
  12. Verfahren nach Anspruch 11, ferner aufweisend: Polieren der zweiten Isolierschicht (70), wobei das Polieren den zweiten dielektrischen Liner (42) exponiert; und Entfernen des zweiten und ersten dielektrischen Liners (41, 42).
  13. Verfahren nach einem der Ansprüche 10 oder 11, ferner aufweisend: Entfernen eines Abschnitts der zweiten Isolierschicht (70) unter Verwendung eines Lithographieschritts, wobei die zweite Isolierschicht (70) über dem Spalt (g) nicht entfernt wird; und Polieren der zweiten Isolierschicht (70), wobei das Polieren den ersten dielektrische Liner (41) exponiert.
  14. Verfahren nach einem der Ansprüche 1 bis 13, wobei das Füllen der Öffnung (250) mit dem Füllmaterial (50) ein Elektroplattieren des Füllmaterials (50) über Seitenwände und eine untere Oberfläche der Öffnung (250) aufweist.
  15. Verfahren zum Ausbilden einer Durch-Substrat-Via-Halbleiterkomponente, wobei das Verfahren folgendes aufweist: teilweises Füllen einer Öffnung (250) in einem Substrat (10) eines Halbleiter-Werkstücks durch Abscheiden eines Füllmaterials (50) über Seitenwänden und einer unteren Oberfläche der Öffnung (250); Abscheiden einer ersten Isolierschicht (60) über einer oberen Oberfläche des Halbleiter-Werkstücks unter Verwendung eines anisotropen Prozesses, wobei Seitenwände der ersten Isolierschicht (60) einen Spalt (g) über der Öffnung (250) ausbilden; Abscheiden einer zweiten Isolierschicht (70), wobei das Abscheiden den Spalt (g) schließt und dadurch einen eingeschlossenen Hohlraum (90) innerhalb der Öffnung (250) ausbildet, wobei eine untere Oberfläche der zweiten Isolierschicht (70) in dem Spalt (g) unter der oberen Oberfläche des Halbleiter-Werkstücks angeordnet ist; und Verdünnen des Substrats (10) durch Materialabtrag an einer unteren Oberfläche des Halbleiter-Werkstücks, so dass eine untere Oberfläche des Füllmaterials (50) freigelegt wird.
  16. Verfahren nach Anspruch 15, ferner aufweisend: Ausbilden eines ersten dielektrischen Liners (41) über dem Füllmaterial (50), wobei der erste dielektrische Liner (41) eine konforme Schicht über dem Füllmaterial (50) ausbildet; Ausbilden eines zweiten dielektrischen Liners (42) über dem ersten dielektrischen Liner (41), wobei der zweite dielektrische Liner (42) eine konforme Schicht über dem ersten dielektrischen Liner (41) ausbildet; Polieren der zweiten Isolierschicht (70), wobei das Polieren den zweiten dielektrischen Liner (42) exponiert; und Entfernen des zweiten und ersten dielektrischen Liners (41, 42).
  17. Verfahren nach Anspruch 15, ferner aufweisend: Ausbilden eines ersten dielektrischen Liners (41) über dem Füllmaterial (70), wobei der erste dielektrische Liner (41) eine konforme Schicht über dem Füllmaterial (50) ausbildet; Strukturieren der zweiten Isolierschicht (70), wobei das Strukturieren eine Insel der zweiten Isolierschicht (70) ausbildet, den Spalt (g) bedeckend; und Polieren der strukturierten zweiten Isolierschicht (70), wobei das Polieren den ersten dielektrischen Liner (41) freilegt.
  18. Durch-Substrat-Via-Halbleiterkomponente (1), aufweisend: ein leitendes Füllmaterial (50), so auf Seitenwänden einer Via-Öffnung (250) angeordnet, dass ein eingeschlossener Hohlraum (90) innerhalb der Via-Öffnung (250) angeordnet ist, wobei die Via-Öffnung (250) durch ein Halbleiter-Werkstück verläuft und eine untere Oberfläche des leitenden Füllmaterials (50) exponiert ist; eine erste Isolierschicht (60), innerhalb eines oberen Abschnitts der Via-Öffnung (250) angeordnet; und eine zweite Isolierschicht (70), zwischen Seitenwänden der ersten Isolierschicht (60) und über dem eingeschlossenen Hohlraum (90) angeordnet.
  19. Durch-Substrat-Via-Halbleiterkomponente (1) nach Anspruch 18, wobei das Füllmaterial (50) innerhalb der Via-Öffnung auf den Seitenwänden der Via-Öffnung (250) angeordnet ist.
  20. Durch-Substrat-Via-Halbleiterkomponente (1) nach Anspruch 18 oder 19, wobei Seitenwände und eine untere Oberfläche des Füllmaterials (50) den eingeschlossenen Hohlraum (90) begrenzen.
  21. Durch-Substrat-Via-Halbleiterkomponente (1) nach einem der Ansprüche 18 bis 20, wobei das Füllmaterial (50) Kupfer aufweist.
  22. Durch-Substrat-Via-Halbleiterkomponente (1) nach einem der Ansprüche 18 bis 21, wobei der eingeschlossene Hohlraum (90) ein Gas aufweist, wobei das Gas Luft oder ein inertes Gas aufweist.
  23. Durch-Substrat-Via-Halbleiterkomponente (1) nach Anspruch 22, wobei ein Druck des Gases in dem eingeschlossenen Hohlraum (90) einen Druck von 0,1 bis 1 Atmosphären beträgt.
  24. Durch-Substrat-Via-Halbleiterkomponente (1) nach einem der Ansprüche 18 bis 23, wobei die erste Isolierschicht (60) ein Nitridmaterial aufweist und wobei die zweite Isolierschicht (70) ein Oxidmaterial aufweist.
  25. Verfahren zum Ausbilden einer Durch-Substrat-Via-Halbleiterkomponente, wobei das Verfahren folgendes aufweist: Ausbilden einer ersten Öffnung (250) in einem Halbleiter-Werkstück, wobei die erste Öffnung (250) in einer oberen Oberfläche des Halbleiter-Werkstücks ausgebildet ist; Ausbilden einer in der ersten Öffnung (250) angeordneten zweiten Öffnung durch Ausbilden eines leitenden Füllmaterials (50) innerhalb der ersten Öffnung; Ausbilden einer ersten Isolierschicht (60) über dem Halbleiter-Werkstück, um einen Spalt (g) über der zweiten Öffnung auszubilden; Ausbilden einer zweiten Isolierschicht (70) zum Schließen des Spalts (g) und Dichten der zweiten Öffnung, so dass ein eingeschlossener Hohlraum (90) innerhalb der zweiten Öffnung gebildet wird; und Verdünnen des Halbleiter-Werkstücks durch Materialabtrag an seiner Rückseite, so dass eine untere Oberfläche des Füllmaterials (50) freigelegt wird.
  26. Verfahren nach Anspruch 25, ferner aufweisend: Verdünnen des Halbleiter-Werkstücks von einer gegenüberliegenden unteren Oberfläche, um das leitende Füllmaterial (50) freizulegen.
  27. Verfahren nach Anspruch 26, wobei das Ausbilden des leitenden Füllmaterials (50) ein Abscheiden eines leitenden Füllmaterials (50) über einer leitenden Keimschicht (38) aufweist; wobei das Ausbilden der ersten Isolierschicht (60) ein Abscheiden unter Verwendung eines anisotropen Prozesses aufweist und wobei das Ausbilden der zweiten Isolierschicht (70) ein Abscheiden unter Verwendung eines Hochdichteplasmaprozesses aufweist.
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