DE102013113776A1 - Systeme und Verfahren für eine Halbleiterstruktur, die mehrere Halbleitervorrichtungsschichten aufweist - Google Patents

Systeme und Verfahren für eine Halbleiterstruktur, die mehrere Halbleitervorrichtungsschichten aufweist Download PDF

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Abstract

Es ist eine Halbleiterstruktur vorgesehen, die mehrere Halbleitervorrichtungsschichten aufweist. Die Halbleiterstruktur umfasst ein erstes vergrabenes Oxid und eine erste Halbleitervorrichtungsschicht, die über dem ersten vergrabenen Oxid hergestellt ist. Die erste Halbleitervorrichtungsschicht umfasst eine strukturierte obere Fläche. Eine Deckschicht, die Isolatormaterial umfasst, ist über der strukturierten Oberfläche hergestellt. Die Halbleiterstruktur umfasst weiter ein zweites vergrabenes Oxid, das mit der Deckschicht verbunden ist, und eine zweite Halbleitervorrichtungsschicht, die über dem zweiten vergrabenen Oxid hergestellt ist.

Description

  • GEBIET
  • Die Technologie, die in dieser Patentanmeldung beschrieben ist, betrifft im Allgemeinen Halbleitervorrichtungen und insbesondere eine Halbleiterstruktur, die mehrere Halbleitervorrichtungsschichten aufweist.
  • HINTERGRUND
  • Integrierte Schaltungen („ICs”) können eine oder mehrere Arten von Halbleitervorrichtungen umfassen, wie etwa n-Kanal-MOSFET-(„NMOS”)-Vorrichtungen, p-Kanal-MOSFET-(„PMOS”)-Vorrichtungen, Bipolartransistor-(„BJT”)-Vorrichtungen, Diodenvorrichtungen und Kondensatorvorrichtungen und andere. Verschiedene Arten von Vorrichtungen können unterschiedliche Designanforderungen an einen Halbleiterdesigner stellen. ICs können auch Schaltungen umfassen, die unterschiedliche Schaltungsfunktionen haben, so etwa, wenn ICs analoge Funktionen, logische Funktionen und Speicherfunktionen haben.
  • ABRISS
  • In Übereinstimmung mit den hier beschriebenen Lehren ist eine Halbleiterstruktur vorgesehen, die mehrere Halbleitervorrichtungsschichten aufweist. In einem Beispiel umfasst die Halbleiterstruktur ein erstes vergrabenes Oxid und eine erste Halbleitervorrichtungsschicht, die über dem ersten vergrabenen Oxid hergestellt wird. Die erste Halbleitervorrichtungsschicht umfasst eine strukturierte obere Fläche. Eine Deckschicht, die Isolatormaterial umfasst, wird über der strukturierten Oberfläche hergestellt. Die Halbleiterstruktur umfasst weiter ein zweites vergrabenes Oxid, das mit der Deckschicht verbunden ist, und eine zweite Halbleitervorrichtungsschicht, die über dem zweiten vergrabenen Oxid hergestellt wird.
  • In einem anderen Beispiel ist ein Verfahren zur Herstellung einer Struktur mit mehreren Halbleitervorrichtungsschichten vorgesehen. Das Verfahren umfasst das Bereitstellen eines ersten Wafers, der erstes Kanalmaterial umfasst, das mit einer ersten vergrabenen Oxidschicht verbunden ist, und das Herstellen einer ersten Halbleitervorrichtungsschicht aus dem ersten Kanalmaterial. Die erste Halbleitervorrichtungsschicht umfasst eine strukturierte obere Fläche. Das Verfahren umfasst weiter das Herstellen einer Deckschicht, die Isolatormaterial umfasst, über der strukturierten Oberfläche, das Bereitstellen eines zweiten Wafers, der zweites Kanalmaterial umfasst, das mit einer zweiten vergrabenen Oxidschicht verbunden ist, das Verbinden des zweiten vergrabenen Oxids mit der Deckschicht, das Herstellen einer zweiten Halbleitervorrichtungsschicht aus dem zweiten Kanalmaterial und das Verbinden eines Merkmals der ersten Halbleitervorrichtungsschicht mit einem Merkmal der zweiten Halbleitervorrichtungsschicht.
  • In noch einem anderen Beispiel ist ein Verfahren zur Herstellung einer Struktur mit mehreren Halbleitervorrichtungsschichten vorgesehen. Das Verfahren umfasst das Bereitstellen eines ersten SOI-Wafers, der erstes Kanalmaterial umfasst, das mit einer ersten vergrabenen Oxidschicht verbunden ist, und das Herstellen einer ersten Halbleitervorrichtungsschicht aus dem ersten Kanalmaterial. Die erste Halbleitervorrichtungsschicht umfasst eine strukturierte obere Fläche. Das Verfahren umfasst weiter das Herstellen einer Deckschicht, die Isolatormaterial umfasst, über der strukturierten Oberfläche, das Verbinden eines zweiten Wafers, der zweites Kanalmaterial und ein zweites vergrabenes Oxid umfasst, mit der Deckschicht und das Herstellen einer zweiten Halbleitervorrichtungsschicht aus dem zweiten Kanalmaterial.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine Schnittansicht einer Beispiel-Halbleiterstruktur, die mehrere Transistorschichten aufweist.
  • 2–5 sind Flussdiagramme, die beispielhafte Verfahren zur Herstellung einer Mehrschicht-Halbleitervorrichtungsstruktur zeigen.
  • 6–22 sind Zeichnungen, die beispielhafte Zustände einer Halbleiterstruktur während der Herstellung einer Mehrschicht-Halbleiterstruktur zeigen.
  • DETAILLIERTE BESCHREIBUNG
  • Die Verwendung von zwei oder mehr Halbleitervorrichtungsschichten in einer Halbleiterstruktur kann in manchen Implementierungen die Halbleiterherstellung vereinfachen, während sie es ermöglicht, dass ein bestimmtes Kanalmaterial bei der Herstellung mancher Halbleitervorrichtungen vorteilhaft verwendet wird und dass eine anderes Kanalmaterial bei der Herstellung von anderen Halbleitervorrichtungen verwendet wird. 1 ist eine Schnittansicht einer Beispiel-Halbleiterstruktur 10, die mehrere Transistorschichten aufweist. Die Halbleiterstruktur umfasst eine erste Transistorschicht, die auf einem Halbleiter-auf-Isolator („SOI”) hergestellt wird, und eine zweite Transistorschicht, die auf einer zweiten SOI-Struktur hergestellt wird. Insbesondere umfasst die Halbleiterstruktur 10 ein Substrat 12, eine erste vergrabene Oxidschicht 14 über dem Substrat 12, eine erste Transistorschicht 16 über dem vergrabenen Oxid 14, eine Deckschicht 18 über der ersten Transistorschicht 16, eine zweite vergrabene Oxidschicht 20 über der Deckschicht 18, eine zweite Transistorschicht 22 über dem zweiten vergrabenen Oxid 20 und eine Back-End-of-Line-(„BEOL”)-Schicht über der zweiten Transistorschicht 22. Die erste Transistorschicht 16 umfasst mehrere Komponenten, wie etwa Source-Bereiche, Drain-Bereiche und Gate-Bereiche von Transistoren, ILD0-Oxid, Nitrid-Spacer (Abstandhalter) und Metallmaterial. Die obere Fläche der ersten Transistorschicht 16 weist eine Deckfläche 18 auf, die ILD0-Oxid umfasst, das auf ihr abgelagert ist.
  • Das Ausbilden der Halbleiterstruktur umfasst das Verbinden einer zweiten vergrabenen Oxidschicht und Kanalmaterials mit der Deckfläche oben auf der ersten Transistorschicht. Um die Deckfläche auszubilden, wird ein abdeckendes Isolatormaterial (d. h. ein einziges Material; keine strukturierten Merkmale; keine Topographie), wie etwa ein oxidbasiertes Material, oben auf der ersten Transistorschicht abgelagert. Die Verbindungsfläche zwischen dem zweiten vergrabenen Oxid und der Deckfläche umfasst homogene Materialien (z. B. das zweite vergrabene Oxid und das ILD0-Oxid der Deckschicht) und kann eine stärkere und gleichförmigere Bindung als eine Verbindung zwischen einer nicht-homogenen Grenzfläche haben, wie etwa die zwischen dem zweiten vergrabenen Oxid und der strukturierten Oberfläche unter der Deckfläche.
  • Die Verwendung einer Deckfläche kann es ermöglichen, dass ein erster Transistortyp auf der ersten Transistorebene hergestellt wird und ein zweiter Transistortyp auf einer zweiten Transistorebene hergestellt wird, aufgrund von vereinbarem elektrischem charakteristischem Verhalten, wie etwa Bulk-Leckstromkontrolle für sowohl den erste als auch den zweiten Transistor (z. B. ein SOI-NMOS-Transistor für die erste Schicht und ein SOI-PMOS-Transistor für die zweite Schicht). Die Dicke der Deckfläche, die auch als Haft-/Pufferschicht bezeichnet wird, kann durch die Verfahrensbeschränkungen des Ätzens und Füllens des tiefsten Kontaktlochs eingeschränkt sein. Eine erreichbare Tiefe für das Ätzen und Füllen des Kontaktlochs kann beispielsweise 50 nm–150 nm mit einem Durchmesser von etwa 15 nm–40 nm für einen N10–N32-(10 Nanometer bis 32 Nanometer)-Technologieknoten betragen. In diesem Beispiel ist das Seitenverhältnis, d. h. die Tiefe des Kontaktlochs geteilt durch den Öffnungsdurchmesser des Kontaktlochs, kleiner als etwa 10. Daher sollte die Dicke des vergrabenen Oxids und des Puffer-/Haftoxids angemessen designt und minimiert werden. In diesem Beispiel beträgt die Höhe des IMD1-Oxids etwa 40 nm; die Grathöhe des zweiten Transistors beträgt etwa 20 nm–35 nm; die Gate-Höhe über der Spitze des Grates beträgt etwa 35 nm–45 nm; die Höhe des vergrabenen Oxids beträgt etwa 10 nm–20 nm; und die Höhe des Puffer-/Haftoxids beträgt etwa 10 nm–20 nm.
  • 2 ist ein Verfahrens-Flussdiagramm, das ein Beispielverfahren zur Herstellung einer Mehrschicht-Halbleiterstruktur zeigt, die zwei Halbleitervorrichtungs-(oder Transistor-)Schichten aufweist. Bei Vorgang 100 wird ein erster Halbleiter-auf-Isolator-(„SOI”)-Wafer mit dem ersten Kanalmaterial für die erste Schicht bereitgestellt. Alternativ kann bei Vorgang 100 ein Substrat mit vergrabenem Verbindungsoxid und dem ersten Kanalmaterial bereitgestellt werden.
  • Bei Vorgang 102 wird die erste Transistorschicht hergestellt. Die erste Transistorschicht kann mittels geeigneter Verfahren hergestellt werden, die Photolithographie, Ätzen, Reinigen, chemisch-mechanisches Polieren/Planarisieren („CMP”), Dünnfilm-Ablagerung, thermische Verfahren (z. B. Dotierung, Aktivierung/Oberflächenbehandlung, Passivierung/Materialkonsolidierung), Epitaxie und Füllen mit Material und Anderes umfassen. Das Photolithographieverfahren kann beispielsweise das Ausbilden einer Photoresistschicht (Resist), das Belichten des Resist mit einer Struktur, das Ausführen eines Brennverfahrens (engl. „bake process”) nach dem Belichten und das Entwickeln des Resist, um ein Maskenelement auszubilden, umfassen. Das Maskenelement kann dann in einem Ätzverfahren verwendet werden. Das Ätzen kann mittels reaktivem Ionenätzen („RIE”) und/oder anderen geeigneten Verfahren ausgeführt werden. Die Herstellung der ersten Transistorebene umfasst das Herstellen einer Pufferschicht oben auf der ersten Transistorebene.
  • Nachdem die Vorrichtungen auf der ersten Halbleiterschicht hergestellt wurden, wird ein zweites Halbleitersubstrat bereitgestellt und mit der oberen Fläche (d. h. der Pufferschicht) der ersten Halbleitervorrichtungsschicht verbunden (Vorgang 104). Das zweite Halbleitersubstrat umfasse ein Halbleiter-auf-Isolator-(„SOI”)-Substrat. Die untere Fläche des Isolators auf dem SOI-Substrat wird mit der oberen Fläche der ersten Halbleiterschicht verbunden. In manchen Ausführungsformen werden die Verbindungsfläche des Isolators und die obere Fläche der Pufferschicht so verarbeitet, dass sie gereinigt werden, überschüssige Partikel entfernt werden und die Oberflächen hydrophob oder hydrophil gemacht werden. Nachdem die Oberflächen verarbeitet wurden, werden der Wafer, der die erste Halbleiterschicht umfasst, und der Wafer, der das SOI-Substrat umfasst, ausgerichtet. Nach dem Ausrichten können die Schichten durch ein Touch-and-Press-Verfahren (Druckverbindung) verbunden werden. Die Van-der-Waals-Kraft bindet die Atome der Grenzfläche zwischen der Unterseite der zweiten Halbleiterschicht und der Oberseite der ersten Halbleiterschicht (dieser Vorgang kann Techniken im Plasma beinhalten). Ein thermisches Verfahren kann angewendet werden, um die Bindung der Atome an der Grenzfläche zu verbessern. Auf die sich ergebende Halbleiterstruktur kann ein Planarisierungsverfahren oder ein CMP-Verfahren angewendet werden, um die Dicke der zweiten Halbleiterschicht auf die erforderliche Dicke zu verringern.
  • Nach dem Verbinden wird eine zweite Halbleitervorrichtungsschicht auf dem zweiten Halbleitersubstrat hergestellt (Vorgang 106). Die zweite Halbleiterschicht kann mittels einer Anzahl von geeigneten Verfahren hergestellt werden, die Photolithographie, Ätzen, Reinigen, chemisch-mechanisches Polieren/Planarisieren („CMP”), Dünnfilm-Ablagerung, thermische Verfahren, Epitaxie und Füllen mit Materialien, unter anderen, umfassen.
  • Das zweite Halbleitersubstrat weist eine Halbleiter-auf-Isolator-(„SOI”)-Struktur auf, die ein vergrabenes Oxid und ein zweites Kanalmaterial umfasst. Das vergrabene Oxid wirkt als elektrischer Isolator unter dem Halbleiterkanalmaterial. Das vergrabene Oxid kann aus Materialien ausgebildet werden, wie etwa SiO2, HfO, Al2O3 oder anderen geeigneten Oxidmaterialien. Der elektrische Isolator wirkt so, dass das zweite Kanalmaterial in dem zweiten Halbleitersubstrat von den Vorrichtungen, die auf der ersten Halbleitervorrichtungsschicht ausgebildet sind, isoliert wird.
  • Das zweite Kanalmaterial kann aus einem Material ausgebildet werden, wie etwa Si, SiGe, GaAs oder anderen. Das zweite Kanalmaterial kann das gleiche wie das Halbleiter-Kanalmaterial sein, das in der ersten Halbleitervorrichtungsschicht verwendet wird, oder sich von ihm unterscheiden. Dies kann es ermöglichen, dass bestimmte Halbleitervorrichtungen mit dem Kanalmaterial des ersten Halbleitersubstrats und andere Halbleitervorrichtungen mit dem Kanalmaterial des zweiten Halbleitersubstrats konstruiert werden. Das Kanalmaterial des ersten Halbleitersubstrats kann beispielsweise Ge sein und verwendet werden, um PMOS-Vorrichtungen herzustellen, und das Kanalmaterial des zweiten Halbleitersubstrats kann GaAs sein und verwendet werden, um NMOS-Vorrichtungen herzustellen, um die Leistungsfähigkeit der NMOS- und PMOS-Transistoren zu erhöhen.
  • Nach der Herstellung der zweiten Halbleitervorrichtungsschicht kann die Halbleiterstruktur fertig gestellt werden (Vorgang 108). Das Fertigstellen umfasst Back-End-of-Line-(„BEOL”)-Vorgänge, wobei einzelne Vorrichtungen durch Verdrahtung auf der Mehrschicht-Halbleiterstruktur verbunden werden. BEOL kann die Herstellung von Kontakten, Isolierschichten (Dielektrika), Metallebenen und Bonding-Stellen für Chip-Gehäuse-Verbindungen umfassen.
  • 3 ist ein Verfahrens-Flussdiagramm, das ein anderes Beispielverfahren zur Herstellung einer Mehrschicht-Halbleiterstruktur zeigt, die zwei Halbleitervorrichtungsschichten aufweist. Dieses Beispielverfahren umfasst das Bereitstellen eines SOI-Wafers oder vergrabenen Verbindungsoxids und ersten Kanalmaterials auf einem Substrat (Vorgang 100), das Herstellen der ersten Halbleiterschicht mit einer oberen Deckfläche auf einer Pufferschicht (Vorgang 102), das Verbinden der unteren Isolatorfläche eines SOI-Substrats (oder vergrabenem Verbindungsoxids und Kanalmaterials) mit der oberen Deckfläche der ersten Halbleiterschicht (Vorgang 104), das Herstellen der zweiten Vorrichtungsschicht auf dem SOI-Substrat (Vorgang 106) und das Fertigstellen der Halbleiterstruktur durch Verdrahtungs- und Metallisierungsschichten (Vorgang 108). Das Beispielverfahren von 3 ähnelt dem Beispielverfahren von 2, sieht aber spezifische Beispiele vor bezüglich dessen, wie die erste Halbleiterschicht hergestellt werden kann.
  • Insbesondere umfasst das Herstellen von Vorrichtungen in der ersten Halbleitervorrichtungsschicht in diesem Beispiel ein Oxidations-(„OD”)-Modul-Verfahren (Vorgang 110), ein Gate-Modul-Verfahren (Vorgang 112), ein Source/Drain-Modul-Verfahren (Vorgang 114), ein Modul-Verfahren zum Entfernen des Poly-Gates (Vorgang 116), ein Middle-End-of-Line-(„MEOL”)-Modul-Verfahren (Vorgang 118) und ein Verfahren zur Ablagerung einer Pufferschicht und eines CMP (Vorgang 119).
  • 6 zeigt eine isometrische Ansicht eines Beispielabschnitts eines SOI-Wafers 200, der vorgesehen sein kann, um mit den Verfahren verwendet zu werden, die in 3 beschrieben sind, um eine Mehrschicht-Halbleiterstruktur herzustellen. Der SOI-Wafer 200 umfasst ein Siliziumsubstrat 202 mit einer vergrabenen Oxidschicht 204 und ein erstes Kanalmaterial 206 über der vergrabenen Oxidschicht 204. Das erste Kanalmaterial kann Ge mit n-Wannen-Implantation umfassen. Die vergrabene Oxidschicht 204 kann aus Materialien ausgebildet werden, wie etwa SiO2, HfO, Al2O3 oder einem anderen geeigneten Oxidmaterial.
  • Bezieht man sich wieder auf die 3, so kann das OD-Modul-Verfahren (Vorgang 110) eine Anzahl von Iterationen der Ablagerung von Isolieroxid und von Planarisier-, Photolithographie- und Ätzvorgängen (Vorgang 120) und von Diffusions-/Ionenimplantationsvorgängen (Vorgang 122), wie etwa p-Wannen- oder n-Wannen-Implantation, P+-Implantation und N+-Implantation, umfassen.
  • 7 zeigt eine isometrische Ansicht eines Abschnitts der Halbleiterstruktur nach dem Fertigstellen des OD-Modul-Verfahrens (Vorgang 110 von 3). Gezeigt sind OD-Grate 208 für den NMOS-Transistor über der vergrabenen Oxidschicht 204, die ihrerseits über dem Substrat 202 liegt.
  • Bezieht man sich wieder auf 3, so umfasst das Gate-Modul-Verfahren (Vorgang 112) Vorgänge, wie etwa das Ablagern von Isolieroxidmaterial (Vorgang 124), Ablagern von Hilfs-Polysilizium (Vorgang 126), Photolithographie/Ätzen des Hilfs-Polysiliziums (Vorgang 128), Ätzen des Isolieroxidmaterials (Vorgang 130) und Ausbilden von Nitrid-Spacern (Vorgang 132).
  • 8A zeigt eine isometrische Ansicht eines Abschnitts der Halbleiterstruktur nach dem Fertigstellen des Gate-Modul-Verfahrens (Vorgang 112 von 3). 8B zeigt eine Schnittansicht der Halbleiterstruktur entlang der Schnittlinie 1 von 8A. Gezeigt sind Hilfs-Polysilizium 210, Nitrid-Spacer 212 und Hilfs-Isolieroxid 214. Das Kanalmaterial, aus dem die OD-Grate 208 bestehen, kann Ge mit n-Wannen-Implantation umfassen.
  • Bezieht man sich wieder auf 3, so kann das Source/Drain-Modul-Verfahren (Vorgang 114) Epitaxialwachstumsvorgänge von Source/Drain (Vorgang 134), Implantationsvorgänge von Source/Drain (Vorgang 136) und Ablagerung und Ätzen eines Zwischendielektrikums (Vorgang 128) umfassen.
  • 9A zeigt eine isometrische Ansicht der Halbleiterstruktur nach den Epitaxialwachstumsvorgängen von Source/Drain (Vorgang 134 von 3) und Implantationsvorgängen von Source/Drain (Vorgang 136 von 3). 9B stellt eine Schnittansicht der Halbleiterstruktur entlang der Schnittlinie 1 von 9A bereit. Gezeigt ist das Source/Drain-Material 216 nach der Epitaxie und der P+-Implantation.
  • 10A zeigt eine isometrische Ansicht eines Abschnitts der Halbleiterstruktur nach dem Ablagern und Ätzen des Zwischendielektrikums (Vorgang 128 von 3). 10B stellt eine Schnittansicht der Halbleiterstruktur entlang Schnittlinie 1 von 10A bereit. Gezeigt ist das abgelagerte Zwischendielektrikum-Material 218.
  • Bezieht man sich wieder auf 3, so umfasst das Modul-Verfahren zum Entfernen des Poly-Gates (Vorgang 116) das Entfernen des Hilfs-Polysiliziums/des Isolieroxids (Vorgang 140) und das Ablagern von Isolieroxid/des High-K/des Metall-Gates und CMP (Vorgang 142). Das MEOL-Modul-Verfahren (Vorgang 122 kann M0-Photolithographie- und -Ätzvorgänge (Vorgang 144), Salizidierung (Vorgang 146) und M0-Ablagerung und CMP (Vorgang 148) umfassen.
  • 11A zeigt eine isometrische Ansicht eines Abschnitts der Halbleiterstruktur nach dem MEOL-Modul-Verfahren (Vorgang 122 von 3). 11B stellt eine Schnittansicht der Halbleiterstruktur entlang der Schnittlinie 1 von 11A bereit. Diese Figuren zeigen das Hinzufügen von M0-Metallmaterial 220 und Silizid 222 über Source- und Drain-Bereichen und zeigen auch abgelagertes Metall-Gate-Material 224. Die obere Fläche 226 der ersten Transistorschicht weist strukturierte Merkmale auf und besteht aus mehreren nicht-homogenen Materialien, wie etwa einem Metall-Gate, einem Nitrid-Spacer, einem M0-Metall und einem ILD0-Oxid.
  • Bezieht man sich wieder auf 3, so führt das Pufferschicht-Ablagerungs- und -CMP-Verfahren (Vorgang 119) dazu, dass eine Haft-/Pufferschicht auf der oberen Fläche der ersten Transistorschicht so abgelagert wird, dass eine gleichförmige, nicht-strukturierte, topographie-lose und homogene Oberfläche zur Wafer-Verbindung hergestellt wird. In diesem Beispiel liegt die erreichbare Dicke für diese Schicht bei etwa 10 nm–20 nm in Hinsicht auf die Tiefe des nachfolgenden Kontaktätzens und Füllens.
  • 12A zeigt eine isometrische Ansicht eines Abschnitts der Halbleiterstruktur nach dem Pufferschicht-Ablagerungs- und -CMP-Verfahren (Vorgang 119 von 3). 11B stellt eine Schnittansicht der Halbleiterstruktur entlang der Schnittlinie 1 von 11A bereit. Diese Figuren zeigen das vergrabene Oxid 204 der ersten Transistorschicht 228 und die Haft-/Pufferschicht 230.
  • 4 ist ein Verfahrens-Flussdiagramm, das ein anderes Beispielverfahren zur Herstellung einer Mehrschicht-Halbleiterstruktur zeigt, die zwei Halbleitervorrichtungsschichten aufweist. Dieses Beispielverfahren umfasst das Bereitstellen eines SOI-Wafers oder eines vergrabenen Verbindungsoxids und eines ersten Kanalmaterials auf einem Substrat (Vorgang 100), das Herstellen der ersten Halbleiterschicht mit einer oberen Deckfläche auf einer Pufferschicht (Vorgang 102), das Verbinden der unteren Isolatorfläche eines SOI-Substrats (oder eines vergrabenen Verbindungsoxids und Kanalmaterials) mit der oberen Deckfläche der ersten Halbleiterschicht (Vorgang 104), das Herstellen der zweiten Vorrichtungsschicht auf dem SOI-Substrat (Vorgang 106) und das Fertigstellen der Halbleiterstruktur durch Verdrahtungs- und Metallisierungsschichten (Vorgang 108). Das Beispielverfahren von 4 ähnelt dem Beispielverfahren von 2, sieht aber spezifische Beispiele vor bezüglich dessen, wie das zweite Halbleitersubstrat mit der Oberfläche der ersten Halbleitervorrichtung verbunden werden kann.
  • Insbesondere umfasst, mit Bezug auf 4, das Verbinden der unteren Isolatorfläche eines SOI-Substrats (oder eines vergrabenen Verbindungsoxids und Kanalmaterials) mit der oberen Deckfläche der ersten Halbleiterschicht in diesem Beispiel das Bereitstellen eines getrennten Substrats (Vorgang 150). Als Beispiel kann das Substrat GaAs mit einem aktivierten Be-Dotierungsmittel umfassen. 13 zeigt eine isometrische Ansicht des getrennten Substrats 232. In diesem Beispiel umfasst das Substrat GaAs mit p-Wannen-Implantation.
  • Bezieht man sich wieder auf 4, so umfasst das Verbinden der unteren Isolatorfläche eines SOI-Substrats (oder eines vergrabenen Verbindungsoxids und Kanalmaterials) mit der oberen Deckfläche der ersten Halbleiterschicht weiter das Ablagern einer fehlstellen-freien vergrabenen Oxidschicht auf dem Substrat (Vorgang 152). 14 zeigt eine isometrische Ansicht des Substrats 232 mit dem abgelagerten vergrabenen Oxid 234. In diesem Beispiel umfasst das vergrabene Oxid Al2O3, HfO2, SiO2 oder ein anderes geeignetes Oxidmaterial. In diesem Beispiel liegt die Dicke dieser Schicht bei etwa 10 nm–20 nm.
  • Bezieht man sich wieder auf 4, so umfasst das Verbinden der unteren Isolatorfläche eines SOI-Substrats (oder eines vergrabenen Verbindungsoxids und Kanalmaterials) mit der oberen Deckfläche der ersten Halbleiterschicht weiter eine H2/He-Implantation (Vorgang 154). 15 zeigt eine isometrische Ansicht des abgelagerten vergrabenen Oxids 234 und des Substrats 232, das einer H2/He-Implantation so ausgesetzt wurde, dass das H2/He 236 in das GaAs-Substrat 232 auf eine Ebene 238 eingebracht wird, so dass die Atombindungen der Grenzfläche geschwächt werden.
  • Bezieht man sich wieder auf 4, so wird bei Vorgang 156 das Verbinden der oberen Fläche der vergrabenen Oxidschicht mit der oberen Deckfläche der ersten Transistorebene ausgeführt. 16 stellt eine Ansicht bereit, die einen Pfeil 239 für das Verbinden der oberen Fläche 240 der vergrabenen Oxidschicht 234 mit der oberen Deckfläche 242 der ersten Transistorebene verwendet. Die zwei Verbindungsflächen 240, 242 sollten planarisiert werden, um die Oberflächenrauheit zu minimieren und die Oberfläche zu reinigen, so dass Partikel vor dem Verbinden entfernt werden.
  • Bezieht man sich wieder auf 4, so umfasst das Verbinden der unteren Isolatorfläche eines SOI-Substrats (oder eines vergrabenen Verbindungsoxids und Kanalmaterials) mit der oberen strukturierten Oberfläche der ersten Halbleiterschicht weiter Ausheilvorgänge (engl. „annealing operations”), um die Verbindungs-Grenzfläche zu vereinheitlichen (Vorgang 158). 17 zeigt eine isometrische Ansicht der Halbleiterstruktur nach den Ausheilvorgängen. Gezeigt sind das Substrat 232, das vergrabene Oxid 234 und die H2/He-Implantationsschicht-Ebene 238 in dem verbundenen Wafer 244, die Verbindungsflächen 240, 242 und den Wafer der ersten Transistorschicht 246.
  • Bezieht man sich wieder auf 4, so umfasst das Verbinden der unteren Isolatorfläche eines SOI-Substrats (oder eines vergrabenen Verbindungsoxids und Kanalmaterials) mit der oberen strukturierten Oberfläche der ersten Halbleiterschicht weiter Wafer-Spaltung (Vorgang 160) auf der H2/He-Implantationsschicht-Ebene. 18 zeigt eine isometrische Ansicht der Halbleiterstruktur nach den Wafer-Spaltungsvorgängen. Das Substrat 232 wurde an der H2/He-Implantationsschicht-Ebene 238 gespalten.
  • Bezieht man sich wieder auf 4, so umfasst das Verbinden der unteren Isolatorfläche eines SOI-Substrats (oder eines vergrabenen Verbindungsoxids und Kanalmaterials) mit der oberen strukturierten Oberfläche der ersten Halbleiterschicht weiter GaAs-CMP (Vorgang 162), um die Größe des GaAs-Substrats zu verringern. 19 zeigt eine isometrische Ansicht der Halbleiterstruktur nach dem GaAs-CMP. Das CMP für das GaAs-Kanalmaterial wird ausgeführt, um das zweite Kanalmaterial auf eine angestrebte Dicke 248 zu bringen.
  • 5 ist ein Verfahrens-Flussdiagramm, das ein anderes Beispielverfahren zur Herstellung einer Mehrschicht-Halbleiterstruktur zeigt, die zwei Halbleitervorrichtungsschichten aufweist. Dieses Beispielverfahren umfasst das Bereitstellen eines SOI-Wafers oder eines vergrabenen Verbindungsoxids und ersten Kanalmaterials auf einem Substrat (Vorgang 100), das Herstellen der ersten Halbleiterschicht mit einer oberen Deckfläche auf einer Pufferschicht (Vorgang 102), das Verbinden der unteren Isolatorfläche eines SOI-Substrats (oder eines vergrabenen Verbindungsoxids und Kanalmaterials) mit der oberen Deckfläche der ersten Halbleiterschicht (Vorgang 104), das Herstellen der zweiten Vorrichtungsschicht auf dem SOI-Substrat (Vorgang 106) und das Fertigstellen der Halbleiterstruktur durch Verdrahtungs- und Metallisierungsschichten (Vorgang 108). Das Beispielverfahren von 5 ähnelt dem Beispielverfahren von 2, sieht aber spezifische Beispiele vor bezüglich dessen, wie die erste Halbleiterschicht hergestellt werden kann.
  • Insbesondere umfasst das Herstellen von Vorrichtungen in der zweiten Halbleitervorrichtungsschicht in diesem Beispiel ein Oxidations-(„OD”)-Modul-Verfahren (Vorgang 164), ein Gate-Modul-Verfahren (Vorgang 166), ein Source/Drain-Modul-Verfahren (Vorgang 168), ein Modul-Verfahren zum Entfernen des Poly-Gates (Vorgang 170) und ein Middle-End-of-Line-(„MEOL”)-Modul-Verfahren (Vorgang 172).
  • Das OD-Modul-Verfahren (Vorgang 148) kann eine Anzahl von Iterationen der Ablagerung von Isolieroxid und Planarisier-, Photolithographie- und Ätzvorgängen (Vorgang 174) und Diffusions-/Ionenimplantationsvorgängen (Vorgang 176), wie etwa p-Wannen- oder n-Wannen-Implantation, P+-Implantation und N+-Implantation, umfassen.
  • Das Gate-Modul-Verfahren (Vorgang 150) umfasst Vorgänge, wie etwa das Ablagern von Isolieroxidmaterial (Vorgang 178), das Ablagern von Hilfs-Polysilizium (Vorgang 180), Photolithographie/Ätzen des Hilfs-Polysiliziums (Vorgang 182), Ätzen des Isolieroxidmaterials (Vorgang 184) und Ausbilden von Nitrid-Spacern (Vorgang 186).
  • Das Source/Drain-Modul-Verfahren (Vorgang 152) kann Epitaxialwachstumsvorgänge von Source/Drain (Vorgang 188), Implantationsvorgänge von Source/Drain (Vorgang 190) und Ablagerung und Ätzen eines Zwischendielektrikums (Vorgang 192) umfassen.
  • Das Modul-Verfahren zum Entfernen des Poly-Gates (Vorgang 170) umfasst das Entfernen des Hilfs-Polysiliziums/des Isolieroxids (Vorgang 194) und das Ablagern von Isolieroxid/des High-K/des Metall-Gates und CMP (Vorgang 196).
  • Das Middle-End-of-Line-(„MEOL”)-Modul-Verfahren (Vorgang 154) kann M0-Photolithographie- und -Ätzvorgänge (Vorgang 197), Salizidierung (Vorgang 198) und M0-Ablagerung und -CMP (Vorgang 199) umfassen.
  • 20A zeigt eine isometrische Ansicht der Halbleiterstruktur nach der Herstellung von Vorrichtungen in der zweiten Halbleitervorrichtungsschicht. 20B stellt eine Schnittansicht der Halbleiterstruktur entlang der Schnittlinie 1 von 20A bereit. Diese Figuren zeigen das erste Substrat 202, die erste vergrabene Oxidschicht 204, die erste Halbleitervorrichtungs-(oder Transistor-)Schicht 228, die Deck-(d. h. Haft-/Verbindungs-)Schicht 230, die zweite vergrabene Oxidschicht 234 und die zweite Halbleitervorrichtungs-(oder Transistor-)Schicht 250. Die zweite Transistorschicht 250 umfasst N+-Source/Drain-Bereiche 252, Silizid 254, Nitrid-Spacer 256, M0-Metall 258, ein Metall-Gate 260 und ein IL/HK 262.
  • Nachdem die zweite Halbleitervorrichtungsschicht hergestellt wurde, können BEOL-Vorgänge ausgeführt werden. 21A zeigt eine isometrische Ansicht der Halbleiterstruktur nachdem die BEOL-Vorgänge (z. B. Vorgang 108 der 5), einschließlich der Zufügung eines M1-Metalls 264, fertig gestellt wurden. 21B stellt eine Schnittansicht der Halbleiterstruktur entlang der Schnittlinie 1 der 21A bereit und zeigt auch das via0 (Kontaktloch) 266 von dem M1-Metall 264 zu dem M0-Metall 258 der zweiten Transistorebene.
  • 22 zeigt die Tiefe eines Vias zwischen den Ebenen in einer Mehrschicht-Halbleiterstruktur. Die via0 268 mit der größten Tiefe sind die Vias mit einer Verbindung zwischen den Ebenen von M1 zu dem ersten M0 und von M1 zu dem ersten Gate. Jede dieser Via-Arten muss durch die Tiefe des IMD1 270, die Tiefe des ILD0-Oxids des zweiten Transistors (die durch die Höhe des Gates über der Spitze des Grats des zweiten Transistors 272 plus der Höhe des Grats des zweiten Transistors 274 bestimmt ist), die Tiefe des vergrabenen Oxids 276, die Tiefe des Haft-/Pufferoxids 278 und die Tiefe des ILD0 des ersten Transistors geätzt werden. In dem gezeigten Beispiel ist die Tiefe des Kontaktloch-Ätzens so designt, dass sie kleiner als 150 nm ist. In diesem Beispiel ist die Höhe des IMD1-Oxids etwa 40 nm; die Höhe des Grates des zweiten Transistors ist etwa 20 nm–35 nm; die Höhe des Gates über der Spitze des Grates ist etwa 35 nm–45 nm; die Höhe des vergrabenen Oxids ist etwa 10 nm–20 nm; und die Höhe des Puffer-/Haftoxids ist etwa 10 nm–20 nm.
  • Diese Beschreibung verwendet Beispiele, um die Erfindung zu offenbaren, einschließlich der besten Art, und ermöglicht es auch einem Fachmann, die Erfindung herzustellen und zu verwenden. Der patentierbare Schutzumfang der Erfindung kann andere Beispiele umfassen, die dem Fachmann einfallen. Eine Halbleiterstruktur könnte beispielsweise drei oder mehr Halbleitervorrichtungsebenen umfassen, wobei die erste Halbleitervorrichtungsebene ein SOI-Substrat umfasst und die zweite, dritte oder weitere Ebene ebenfalls ein SOI-Substrat umfasst. In einem anderen Beispiel könnte eine Halbleiterstruktur mit mehreren Halbleitervorrichtungsebenen eine Ebene umfassen, die PMOS-Vorrichtungen enthält, und eine andere Ebene umfassen, die NMOS-Vorrichtungen enthält.
  • Ein Fachmann wird erkennen, dass die verschiedenen Ausführungsformen ohne ein oder mehrere spezifische Details oder mit anderen Ersetzungen und/oder zusätzlichen Verfahren, Materialien oder Komponenten ausgeführt werden können. Wohlbekannte Strukturen, Materialien oder Vorgänge müssen nicht im Detail gezeigt oder beschrieben sein, um zu vermeiden, dass Aspekte der verschiedenen Ausführungsformen der Erfindung verdunkelt werden. Verschiedene Ausführungsformen, die in den Figuren gezeigt sind, sind beschreibende Beispieldarstellungen und sind nicht notwendigerweise im Maßstab gezeichnet. Bestimmte Merkmale, Strukturen, Materialien oder Charakteristika können in jeder geeigneten Weise in einer oder mehreren Ausführungsformen kombiniert werden. Verschiedene zusätzliche Schichten und/oder Strukturen können umfasst sein und/oder beschriebene Merkmale können in anderen Ausführungsformen fehlen. Verschiedene Vorgänge können als mehrere getrennte Vorgänge in einer Reihenfolge in einer Art beschrieben werden, die am hilfreichsten ist, um die Erfindung zu verstehen. Die Reihenfolge der Beschreibung sollte jedoch nicht so aufgefasst werden, dass sie impliziert, dass diese Vorgänge notwendigerweise abhängig von der Reihenfolge sind. Insbesondere müssen diese Vorgänge nicht in der angegebenen Reihenfolge ausgeführt werden. Vorgänge, die hier beschrieben sind, können in einer anderen Reihenfolge ausgeführt werden, nach einander oder parallel, verglichen mit der beschriebenen Ausführungsform. Verschiedene zusätzliche Vorgänge können ausgeführt und/oder beschrieben werden. Vorgänge können in zusätzlichen Ausführungsformen fehlen.
  • Diese Beschreibung und die folgenden Ansprüche können Begriffe umfassen, wie etwa links, rechts, auf der Oberseite, auf der Unterseite, über, unter, oberer, unterer, erster, zweiter etc., die nur der Beschreibung dienen und nicht als einschränkend aufgefasst werden sollen. Begriffe, die beispielsweise eine relative vertikale Position bezeichnen, können sich beispielsweise auf eine Situation beziehen, in der eine Seite einer Vorrichtung (oder eine aktive Oberfläche) eines Substrats oder einer integrierten Schaltung die „obere” Fläche dieses Substrats ist; das Substrat kann sich in Wirklichkeit in jeder Orientierung befinden, so dass eine „obere” Seite eines Substrats niedriger als die „untere” Seite in einem Standard-Bezugsrahmen bezüglich der Erdoberfläche sein kann und immer noch unter die Bedeutung des Begriffs „obere” fallen kann. Der Begriff „auf”, wie er hier verwendet wird (einschließlich der Ansprüche), muss nicht anzeigen, dass eine erste Schicht „auf” einer zweiten Schicht direkt auf der zweiten Schicht und mit dieser unmittelbar in Kontakt ist, außer es ist ausdrücklich angegeben; es kann eine dritte Schicht oder andere Struktur zwischen der ersten Schicht und der zweiten Schicht auf der ersten Schicht vorhanden sein. Die Ausführungsformen einer Vorrichtung oder eines Elements, die hier beschrieben sind, können in einer Vielzahl von Positionen und Orientierungen hergestellt, verwendet oder versandt werden. Ein Fachmann wird verschiedene äquivalente Kombinationen und Ersetzungen für verschiedene Komponenten, die in den Figuren gezeigt sind, erkennen.

Claims (20)

  1. Halbleiterstruktur, die mehrere Halbleitervorrichtungsschichten aufweist, wobei die Halbleiterstruktur Folgendes umfasst: ein erstes vergrabenes Oxid; eine erste Halbleitervorrichtungsschicht, die über dem ersten vergrabenen Oxid hergestellt ist und die eine strukturierte obere Fläche umfasst; eine Deckschicht, die Isolatormaterial umfasst und die über der strukturierten Oberfläche hergestellt ist; ein zweites vergrabenes Oxid, das mit der Deckschicht verbunden ist; und eine zweite Halbleitervorrichtungsschicht, die über dem zweiten vergrabenen Oxid hergestellt ist.
  2. Halbleiterstruktur nach Anspruch 1, wobei die erste Halbleitervorrichtungsschicht aus einer ersten Art von Kanalmaterial hergestellt ist und die zweite Halbleitervorrichtungsschicht aus einer zweiten Art von Kanalmaterial hergestellt ist.
  3. Halbleiterstruktur nach Anspruch 2, wobei die erste Art von Kanalmaterial sich von der zweiten Art von Kanalmaterial unterscheidet.
  4. Halbleitervorrichtungsstruktur nach einem der vorangehenden Ansprüche, wobei eine Art von Vorrichtung ausschließlich auf einer der ersten Halbleitervorrichtungsschicht und der zweiten Halbleitervorrichtungsschicht hergestellt ist und eine andere Art von Vorrichtung ausschließlich auf der anderen der ersten Halbleitervorrichtungsschicht und der zweiten Halbleitervorrichtungsschicht hergestellt ist.
  5. Halbleitervorrichtungsstruktur nach Anspruch 4, wobei die eine Art von Vorrichtung eine PMOS-Vorrichtung umfasst und die andere Art von Vorrichtung eine NMOS-Vorrichtung umfasst.
  6. Halbleitervorrichtungsstruktur nach einem der vorangehenden Ansprüche, wobei das erste vergrabene Oxid und die erste Halbleitervorrichtungsschicht von einem Halbleiter-auf-Isolator-(„SOI”)-Substrat stammen.
  7. Halbleitervorrichtungsstruktur nach Anspruch 6, wobei das zweite vergrabene Oxid und die zweite Halbleitervorrichtungsschicht von einem Halbleiter-auf-Isolator-(„SOI”)-Substrat stammen.
  8. Verfahren zur Herstellung einer Mehrfach-Halbleitervorrichtungsschicht-Struktur, wobei das Verfahren Folgendes umfasst: Bereitstellen eines ersten Wafers, der ein erstes Kanalmaterial umfasst, das mit einer ersten vergrabenen Oxidschicht verbunden ist; Herstellen einer ersten Halbleitervorrichtungsschicht aus dem ersten Kanalmaterial, wobei die erste Halbleitervorrichtungsschicht eine strukturierte obere Fläche umfasst; Herstellen einer Deckschicht, die Isolatormaterial umfasst, über der strukturierten Oberfläche; Bereitstellen eines zweiten Wafers, der zweites Kanalmaterial umfasst, das mit einer zweiten vergrabenen Oxidschicht verbunden ist; Verbinden des zweiten vergrabenen Oxids mit der Deckschicht; Herstellen einer zweiten Halbleitervorrichtungsschicht aus dem zweiten Kanalmaterial; und Verbinden eines Merkmals der ersten Halbleitervorrichtungsschicht mit einem Merkmal der zweiten Halbleitervorrichtungsschicht.
  9. Verfahren nach Anspruch 8, wobei sich das erste Kanalmaterial und das zweite Kanalmaterial unterscheiden.
  10. Verfahren nach Anspruch 8, wobei das Bereitstellen eines ersten Wafers das Bereitstellen eines ersten Silizium-auf-Isolator-(„SOI”)-Wafers umfasst.
  11. Verfahren nach Anspruch 8 oder 9, wobei das Bereitstellen eines zweiten Wafers das Bereitstellen eines zweiten SOI-Wafers umfasst.
  12. Verfahren nach Anspruch 8, wobei eine Art von Vorrichtung ausschließlich auf einer der ersten Halbleitervorrichtungsschicht und der zweiten Halbleitervorrichtungsschicht hergestellt wird und eine andere Art von Vorrichtung ausschließlich auf der anderen der ersten Halbleitervorrichtungsschicht und der zweiten Halbleitervorrichtungsschicht hergestellt wird.
  13. Verfahren nach Anspruch 12, wobei die eine Art von Vorrichtung eine PMOS-Vorrichtung umfasst und die andere Art von Vorrichtung eine NMOS-Vorrichtung umfasst.
  14. Verfahren zur Herstellung einer Mehrschicht-Halbleitervorrichtungsschicht-Struktur, wobei das Verfahren Folgendes umfasst: Bereitstellen eines ersten SOI-Wafers, der ein erstes Kanalmaterial umfasst, das mit einer ersten vergrabenen Oxidschicht verbunden ist; Herstellen einer ersten Halbleitervorrichtungsschicht aus dem ersten Kanalmaterial, wobei die erste Halbleitervorrichtungsschicht eine strukturierte obere Fläche umfasst; Herstellen einer Deckschicht, die Isolatormaterial über der strukturierten Oberfläche umfasst; Verbinden eines zweiten Wafers, der ein zweites Kanalmaterial und ein zweites vergrabenes Oxid umfasst, mit der Deckschicht; und Herstellen einer zweiten Halbleitervorrichtungsschicht aus dem zweiten Kanalmaterial.
  15. Verfahren nach einem der vorangehenden Ansprüche 8 bis 11, wobei sich das erste Kanalmaterial und das zweite Kanalmaterial unterscheiden.
  16. Verfahren nach einem der vorangehenden Ansprüche 8 bis 12, wobei eine Art von Vorrichtung ausschließlich auf einer der ersten Halbleitervorrichtungsschicht und der zweiten Halbleitervorrichtungsschicht hergestellt wird und eine andere Art von Vorrichtung ausschließlich auf der anderen der ersten Halbleitervorrichtungsschicht und der zweiten Halbleitervorrichtungsschicht hergestellt wird.
  17. Verfahren nach Anspruch 13, wobei die eine Art von Vorrichtung eine PMOS-Vorrichtung umfasst und die andere Art von Vorrichtung eine NMOS-Vorrichtung umfasst.
  18. Verfahren nach Anspruch 11, wobei das Verbinden des zweiten Wafers weiter das Ablagern von Oxidmaterial auf das zweite Kanalmaterial umfasst.
  19. Verfahren nach Anspruch 11, wobei das Verbinden eines zweiten Wafers weiter das Planarisieren des zweiten Kanalmaterials umfasst.
  20. Verfahren nach einem der vorangehenden Ansprüche 11 bis 16, das weiter das Verbinden eines Merkmals auf der ersten Halbleitervorrichtungsschicht mit einem Merkmal auf der zweiten Halbleitervorrichtungsschicht umfasst.
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