DE102013113776B4 - Verfahren für eine Halbleiterstruktur, die mehrere Halbleitervorrichtungsschichten aufweist - Google Patents

Verfahren für eine Halbleiterstruktur, die mehrere Halbleitervorrichtungsschichten aufweist Download PDF

Info

Publication number
DE102013113776B4
DE102013113776B4 DE102013113776.8A DE102013113776A DE102013113776B4 DE 102013113776 B4 DE102013113776 B4 DE 102013113776B4 DE 102013113776 A DE102013113776 A DE 102013113776A DE 102013113776 B4 DE102013113776 B4 DE 102013113776B4
Authority
DE
Germany
Prior art keywords
layer
semiconductor device
channel material
buried oxide
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
DE102013113776.8A
Other languages
English (en)
Other versions
DE102013113776A1 (de
Inventor
Yi-Tang LIN
Chun Hsiung Tsai
Clement Hsingjen Wann
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of DE102013113776A1 publication Critical patent/DE102013113776A1/de
Application granted granted Critical
Publication of DE102013113776B4 publication Critical patent/DE102013113776B4/de
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/845—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body including field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Verfahren zur Herstellung einer Halbleiterstruktur (10), die mehrere Halbleitervorrichtungsschichten aufweist, wobei das Verfahren Folgendes umfasst:Bereitstellen eines ersten SOI-Wafers (246), der ein erstes Kanalmaterial umfasst, das mit einer ersten vergrabenen Oxidschicht (14) verbunden ist;Herstellen einer ersten Halbleitervorrichtungsschicht (16) aus dem ersten Kanalmaterial,wobei die erste Halbleitervorrichtungsschicht (16) eine strukturierte Oberfläche (226) umfasst, wobei die strukturierte Oberfläche (226) einen Gate-Bereich umfasst, wobei der Gate-Bereich ein Metall-Gate (224), einen Nitrid-Spacer (212), ein MO-Metall (220) und ein ILD0-Oxid umfasst;Herstellen einer Deckschicht (18) aus einem einzigen Isolatormaterial auf der strukturierten Oberfläche (226), wobei die Deckschicht (18) eine Höhe von 10 nm bis 20 nm aufweist;Anordnen eines zweiten Wafers (244), der ein zweites Kanalmaterial und eine zweite vergrabene Oxidschicht (20) umfasst, mit der zweiten vergrabenen Oxidschicht (20) auf der Deckschicht (18) des ersten Wafers (246) und Verbinden des zweiten vergrabenen Oxids (20) mit der Deckschicht (18), wobei die zweite vergrabene Oxidschicht (20) eine Höhe von 10 bis 20 nm aufweist, wobei das Verbinden des zweiten vergrabenen Oxids (20) mit der Deckschicht (18) eine Wafer-Spaltung des zweiten Wafers (244) umfasst; undHerstellen einer zweiten Halbleitervorrichtungsschicht (22) aus dem zweiten Kanalmaterial,wobei die zweite Halbleitervorrichtungsschicht (16) eine Höhe von 55 nm bis 80 nm aufweist;Herstellen einer BEOL-Schicht über der zweiten Halbleitervorrichtungsschicht (22);Bilden eines ersten Kontakts (268) durch die BEOL-Schicht, das zweite vergrabene Oxid (20) und die Deckschicht (18), welcher die strukturierte Oberfläche (226) der ersten Halbleitervorrichtungsschicht (16) kontaktiert,wobei der erste Kontakt (268) eine Höhe von kleiner als 150 nm aufweist.

Description

  • GEBIET
  • Die Technologie, die in dieser Patentanmeldung beschrieben ist, betrifft im Allgemeinen Halbleitervorrichtungen und insbesondere eine Halbleiterstruktur, die mehrere Halbleitervorrichtungsschichten aufweist.
  • HINTERGRUND
  • Integrierte Schaltungen („ICs“) können eine oder mehrere Arten von Halbleitervorrichtungen umfassen, wie etwa n-Kanal-MOSFET-(„NMOS“)-Vorrichtungen, p-Kanal-MOSFET-(„PMOS“)-Vorrichtungen, Bipolartransistor-(„BJT“)-Vorrichtungen, Diodenvorrichtungen und Kondensatorvorrichtungen und andere. Verschiedene Arten von Vorrichtungen können unterschiedliche Designanforderungen an einen Halbleiterdesigner stellen. ICs können auch Schaltungen umfassen, die unterschiedliche Schaltungsfunktionen haben, so etwa, wenn ICs analoge Funktionen, logische Funktionen und Speicherfunktionen haben.
  • Die US 2008 / 0 054 359 A1 offenbart ein Verfahren zur Herstellung einer Halbleiteranordnung aufweisend eine erste Halbleitervorrichtungsschicht auf einem Substrat und einer vergrabenen Oxidschicht sowie eine zweite Halbleitervorrichtungsschicht, wobei die erste und die zweite Halbleitervorrichtungsschicht über eine dielektrische Deckschicht miteinander verbunden sind. Die WO 2009/033837 A2 beschreibt ferner ein Verfahren zur Herstellung einer Halbleiteranordnung mit einer ersten und einer zweiten Halbleitervorrichtungsschicht, die über eine Umverdrahtungsschicht, eine Ätzstoppschicht, eine erste und eine zweite Verbindungsschicht sowie eine verborgene Oxidschicht miteinander verbunden sind. Weitere Verfahren zur Herstellung von Halbleiterstrukturen sind auch aus der US 8 421 126 B2 oder der US 2003 / 0 129 829 A1 bekannt.
  • ABRISS
  • In Übereinstimmung mit den hier beschriebenen Lehren ist eine nicht erfindungswesentliche Halbleiterstruktur vorgesehen, die mehrere Halbleitervorrichtungsschichten aufweist. In einem Beispiel umfasst die Halbleiterstruktur ein erstes vergrabenes Oxid und eine erste Halbleitervorrichtungsschicht, die auf dem ersten vergrabenen Oxid hergestellt wird. Die erste Halbleitervorrichtungsschicht umfasst eine strukturierte obere Fläche. Eine Deckschicht aus einem einzigen Isolatormaterial wird auf der strukturierten Oberfläche hergestellt. Die Halbleiterstruktur umfasst weiter ein zweites vergrabenes Oxid, das auf der Deckschicht angeordnet und mit der Deckschicht verbunden ist, und eine zweite Halbleitervorrichtungsschicht, die auf dem zweiten vergrabenen Oxid hergestellt wird.
  • In einem anderen Beispiel ist ein nicht erfindungswesentliches Verfahren zur Herstellung einer Struktur mit mehreren Halbleitervorrichtungsschichten vorgesehen. Das Verfahren umfasst das Bereitstellen eines ersten Wafers, der erstes Kanalmaterial umfasst, das mit einer ersten vergrabenen Oxidschicht verbunden ist, und das Herstellen einer ersten Halbleitervorrichtungsschicht aus dem ersten Kanalmaterial. Die erste Halbleitervorrichtungsschicht umfasst eine strukturierte obere Fläche. Das Verfahren umfasst weiter das Herstellen einer Deckschicht aus einem einzigen Isolatormaterial auf der strukturierten Oberfläche, das Bereitstellen eines zweiten Wafers, der zweites Kanalmaterial umfasst, das mit einer zweiten vergrabenen Oxidschicht verbunden ist, das Anordnen des zweiten Wafers mit der zweiten vergrabenen Oxidschicht auf der Deckschicht des ersten Wafers und das Verbinden des zweiten vergrabenen Oxids mit der Deckschicht, das Herstellen einer zweiten Halbleitervorrichtungsschicht aus dem zweiten Kanalmaterial und das Verbinden eines Merkmals der ersten Halbleitervorrichtungsschicht mit einem Merkmal der zweiten Halbleitervorrichtungsschicht.
  • Die Erfindung betrifft ein Verfahren zur Herstellung einer Struktur mit mehreren Halbleitervorrichtungsschichten vorgesehen. Das Verfahren umfasst das Bereitstellen eines ersten SOI-Wafers, der erstes Kanalmaterial umfasst, das mit einer ersten vergrabenen Oxidschicht verbunden ist, und das Herstellen einer ersten Halbleitervorrichtungsschicht aus dem ersten Kanalmaterial. Die erste Halbleitervorrichtungsschicht umfasst eine strukturierte obere Fläche, wobei die strukturierte Oberfläche einen Gate-Bereich umfasst, wobei der Gate-Bereich ein Metall-Gate, einen Nitrid-Spacer, ein MO-Metall und ein ILD0-Oxid umfasst. Das Verfahren umfasst weiter das Herstellen einer Deckschicht aus einem einzigen Isolatormaterial auf der strukturierten Oberfläche, wobei die Deckschicht (eine Höhe von 10 nm bis 20 nm aufweist, das Anordnen eines zweiten Wafers, der ein zweites Kanalmaterial und eine zweite vergrabene Oxidschicht umfasst, mit der zweiten vergrabenen Oxidschicht auf der Deckschicht des ersten Wafers, das Verbinden des zweiten vergrabenen Oxids mit der Deckschicht, wobei die zweite vergrabene Oxidschicht eine Höhe von 10 bis 20 nm aufweist, wobei das Verbinden des zweiten vergrabenen Oxids mit der Deckschicht eine Wafer-Spaltung des zweiten Wafers umfasst, und das Herstellen einer zweiten Halbleitervorrichtungsschicht aus dem zweiten Kanalmaterial, wobei die zweite Halbleitervorrichtungsschicht eine Höhe von 55 nm bis 80 nm aufweist. Das Verfahren umfasst ferner das Herstellen einer BEOL-Schicht über der zweiten Halbleitervorrichtungsschicht sowie das Bilden eines ersten Kontakts durch die BEOL-Schicht, das zweite vergrabene Oxid und die Deckschicht, welcher die strukturierte Oberfläche der ersten Halbleitervorrichtungsschicht kontaktiert, wobei der erste Kontakt eine Höhe von kleiner als 150 nm aufweist.
  • Figurenliste
    • 1 ist eine Schnittansicht einer Beispiel-Halbleiterstruktur, die mehrere Transistorschichten aufweist.
    • 2-5 sind Flussdiagramme, die beispielhafte Verfahren zur Herstellung einer Mehrschicht-Halbleitervorrichtungsstruktur zeigen.
    • 6-22 sind Zeichnungen, die beispielhafte Zustände einer Halbleiterstruktur während der Herstellung einer Mehrschicht-Halbleiterstruktur zeigen.
  • DETAILLIERTE BESCHREIBUNG
  • Die Verwendung von zwei oder mehr Halbleitervorrichtungsschichten in einer Halbleiterstruktur kann in manchen Implementierungen die Halbleiterherstellung vereinfachen, während sie es ermöglicht, dass ein bestimmtes Kanalmaterial bei der Herstellung mancher Halbleitervorrichtungen vorteilhaft verwendet wird und dass eine anderes Kanalmaterial bei der Herstellung von anderen Halbleitervorrichtungen verwendet wird. 1 ist eine Schnittansicht einer Beispiel-Halbleiterstruktur 10, die mehrere Transistorschichten aufweist. Die Halbleiterstruktur umfasst eine erste Transistorschicht, die auf einem Halbleiter-auf-Isolator („SOI“) hergestellt wird, und eine zweite Transistorschicht, die auf einer zweiten SOI-Struktur hergestellt wird. Insbesondere umfasst die Halbleiterstruktur 10 ein Substrat 12, eine erste vergrabene Oxidschicht 14 über dem Substrat 12, eine erste Transistorschicht 16 über dem vergrabenen Oxid 14, eine Deckschicht 18 über der ersten Transistorschicht 16, eine zweite vergrabene Oxidschicht 20 über der Deckschicht 18, eine zweite Transistorschicht 22 über dem zweiten vergrabenen Oxid 20 und eine Back-End-of-Line-(„BEOL“)-Schicht über der zweiten Transistorschicht 22. Die erste Transistorschicht 16 umfasst mehrere Komponenten, wie etwa Source-Bereiche, Drain-Bereiche und Gate-Bereiche von Transistoren, ILD0-Oxid, Nitrid-Spacer (Abstandhalter) und Metallmaterial. Die obere Fläche der ersten Transistorschicht 16 weist eine Deckfläche 18 auf, die ILD0-Oxid umfasst, das auf ihr abgelagert ist.
  • Das Ausbilden der Halbleiterstruktur umfasst das Verbinden einer zweiten vergrabenen Oxidschicht und Kanalmaterials mit der Deckfläche oben auf der ersten Transistorschicht. Um die Deckfläche auszubilden, wird ein abdeckendes Isolatormaterial (d.h. ein einziges Material; keine strukturierten Merkmale; keine Topographie), wie etwa ein oxidbasiertes Material, oben auf der ersten Transistorschicht abgelagert. Die Verbindungsfläche zwischen dem zweiten vergrabenen Oxid und der Deckfläche umfasst homogene Materialien (z.B. das zweite vergrabene Oxid und das ILD0-Oxid der Deckschicht) und kann eine stärkere und gleichförmigere Bindung als eine Verbindung zwischen einer nicht-homogenen Grenzfläche haben, wie etwa die zwischen dem zweiten vergrabenen Oxid und der strukturierten Oberfläche unter der Deckfläche.
  • Die Verwendung einer Deckfläche kann es ermöglichen, dass ein erster Transistortyp auf der ersten Transistorebene hergestellt wird und ein zweiter Transistortyp auf einer zweiten Transistorebene hergestellt wird, aufgrund von vereinbarem elektrischem charakteristischem Verhalten, wie etwa Bulk-Leckstromkontrolle für sowohl den erste als auch den zweiten Transistor (z.B. ein SOI-NMOS-Transistor für die erste Schicht und ein SOI-PMOS-Transistor für die zweite Schicht). Die Dicke der Deckfläche, die auch als Haft-/Pufferschicht bezeichnet wird, kann durch die Verfahrensbeschränkungen des Ätzens und Füllens des tiefsten Kontaktlochs eingeschränkt sein. Eine erreichbare Tiefe für das Ätzen und Füllen des Kontaktlochs kann beispielsweise 50nm~150nm mit einem Durchmesser von etwa 15nm~40nm für einen N10-N32-(10 Nanometer bis 32 Nanometer)-Technologieknoten betragen. In diesem Beispiel ist das Seitenverhältnis, d.h. die Tiefe des Kontaktlochs geteilt durch den Öffnungsdurchmesser des Kontaktlochs, kleiner als etwa 10. Daher sollte die Dicke des vergrabenen Oxids und des Puffer-/Haftoxids angemessen designt und minimiert werden. In diesem Beispiel beträgt die Höhe des IMD1-Oxids etwa 40nm; die Grathöhe des zweiten Transistors beträgt etwa 20nm~35nm; die Gate-Höhe über der Spitze des Grates beträgt etwa 35nm~45nm; die Höhe des vergrabenen Oxids beträgt etwa 10nm~20nm; und die Höhe des Puffer-/Haftoxids beträgt etwa 10nm-20nm.
  • 2 ist ein Verfahrens-Flussdiagramm, das ein Beispielverfahren zur Herstellung einer Mehrschicht-Halbleiterstruktur zeigt, die zwei Halbleitervorrichtungs-(oder Transistor-)Schichten aufweist. Bei Vorgang 100 wird ein erster Halbleiter-auf-Isolator-(„SOI“)-Wafer mit dem ersten Kanalmaterial für die erste Schicht bereitgestellt. Alternativ kann bei Vorgang 100 ein Substrat mit vergrabenem Verbindungsoxid und dem ersten Kanalmaterial bereitgestellt werden.
  • Bei Vorgang 102 wird die erste Transistorschicht hergestellt. Die erste Transistorschicht kann mittels geeigneter Verfahren hergestellt werden, die Photolithographie, Ätzen, Reinigen, chemischmechanisches Polieren/Planarisieren („CMP“), Dünnfilm-Ablagerung, thermische Verfahren (z.B. Dotierung, Aktivierung/Oberflächenbehandlung, Passivierung/Materialkonsolidierung), Epitaxie und Füllen mit Material und Anderes umfassen. Das Photolithographieverfahren kann beispielsweise das Ausbilden einer Photoresistschicht (Resist), das Belichten des Resist mit einer Struktur, das Ausführen eines Brennverfahrens (engl. „bake process“) nach dem Belichten und das Entwickeln des Resist, um ein Maskenelement auszubilden, umfassen. Das Maskenelement kann dann in einem Ätzverfahren verwendet werden. Das Ätzen kann mittels reaktivem Ionenätzen („RIE“) und/oder anderen geeigneten Verfahren ausgeführt werden. Die Herstellung der ersten Transistorebene umfasst das Herstellen einer Pufferschicht oben auf der ersten Transistorebene.
  • Nachdem die Vorrichtungen auf der ersten Halbleiterschicht hergestellt wurden, wird ein zweites Halbleitersubstrat bereitgestellt und mit der oberen Fläche (d.h. der Pufferschicht) der ersten Halbleitervorrichtungsschicht verbunden (Vorgang 104). Das zweite Halbleitersubstrat umfasse ein Halbleiter-auf-Isolator-(„SOI“)-Substrat. Die untere Fläche des Isolators auf dem SOI-Substrat wird mit der oberen Fläche der ersten Halbleiterschicht verbunden. In manchen Ausführungsformen werden die Verbindungsfläche des Isolators und die obere Fläche der Pufferschicht so verarbeitet, dass sie gereinigt werden, überschüssige Partikel entfernt werden und die Oberflächen hydrophob oder hydrophil gemacht werden. Nachdem die Oberflächen verarbeitet wurden, werden der Wafer, der die erste Halbleiterschicht umfasst, und der Wafer, der das SOI-Substrat umfasst, ausgerichtet. Nach dem Ausrichten können die Schichten durch ein Touch-and-Press-Verfahren (Druckverbindung) verbunden werden. Die Van-der-Waals-Kraft bindet die Atome der Grenzfläche zwischen der Unterseite der zweiten Halbleiterschicht und der Oberseite der ersten Halbleiterschicht (dieser Vorgang kann Techniken im Plasma beinhalten). Ein thermisches Verfahren kann angewendet werden, um die Bindung der Atome an der Grenzfläche zu verbessern. Auf die sich ergebende Halbleiterstruktur kann ein Planarisierungsverfahren oder ein CMP-Verfahren angewendet werden, um die Dicke der zweiten Halbleiterschicht auf die erforderliche Dicke zu verringern.
  • Nach dem Verbinden wird eine zweite Halbleitervorrichtungsschicht auf dem zweiten Halbleitersubstrat hergestellt (Vorgang 106). Die zweite Halbleiterschicht kann mittels einer Anzahl von geeigneten Verfahren hergestellt werden, die Photolithographie, Ätzen, Reinigen, chemischmechanisches Polieren/Planarisieren („CMP“), Dünnfilm-Ablagerung, thermische Verfahren, Epitaxie und Füllen mit Materialien, unter anderen, umfassen.
  • Das zweite Halbleitersubstrat weist eine Halbleiter-auf-Isolator-(„SOI“)-Struktur auf, die ein vergrabenes Oxid und ein zweites Kanalmaterial umfasst. Das vergrabene Oxid wirkt als elektrischer Isolator unter dem Halbleiterkanalmaterial. Das vergrabene Oxid kann aus Materialien ausgebildet werden, wie etwa SiO2, HfO, Al2O3 oder anderen geeigneten Oxidmaterialien. Der elektrische Isolator wirkt so, dass das zweite Kanalmaterial in dem zweiten Halbleitersubstrat von den Vorrichtungen, die auf der ersten Halbleitervorrichtungsschicht ausgebildet sind, isoliert wird.
  • Das zweite Kanalmaterial kann aus einem Material ausgebildet werden, wie etwa Si, SiGe, GaAs oder anderen. Das zweite Kanalmaterial kann das gleiche wie das Halbleiter-Kanalmaterial sein, das in der ersten Halbleitervorrichtungsschicht verwendet wird, oder sich von ihm unterscheiden. Dies kann es ermöglichen, dass bestimmte Halbleitervorrichtungen mit dem Kanalmaterial des ersten Halbleitersubstrats und andere Halbleitervorrichtungen mit dem Kanalmaterial des zweiten Halbleitersubstrats konstruiert werden. Das Kanalmaterial des ersten Halbleitersubstrats kann beispielsweise Ge sein und verwendet werden, um PMOS-Vorrichtungen herzustellen, und das Kanalmaterial des zweiten Halbleitersubstrats kann GaAs sein und verwendet werden, um NMOS-Vorrichtungen herzustellen, um die Leistungsfähigkeit der NMOS- und PMOS-Transistoren zu erhöhen.
  • Nach der Herstellung der zweiten Halbleitervorrichtungsschicht kann die Halbleiterstruktur fertig gestellt werden (Vorgang 108). Das Fertigstellen umfasst Back-End-of-Line-(„BEOL“)-Vorgänge, wobei einzelne Vorrichtungen durch Verdrahtung auf der Mehrschicht-Halbleiterstruktur verbunden werden. BEOL kann die Herstellung von Kontakten, Isolierschichten (Dielektrika), Metallebenen und Bonding-Stellen für Chip-Gehäuse-Verbindungen umfassen.
  • 3 ist ein Verfahrens-Flussdiagramm, das ein anderes Beispielverfahren zur Herstellung einer Mehrschicht-Halbleiterstruktur zeigt, die zwei Halbleitervorrichtungsschichten aufweist. Dieses Beispielverfahren umfasst das Bereitstellen eines SOI-Wafers oder vergrabenen Verbindungsoxids und ersten Kanalmaterials auf einem Substrat (Vorgang 100), das Herstellen der ersten Halbleiterschicht mit einer oberen Deckfläche auf einer Pufferschicht (Vorgang 102), das Verbinden der unteren Isolatorfläche eines SOI-Substrats (oder vergrabenem Verbindungsoxids und Kanalmaterials) mit der oberen Deckfläche der ersten Halbleiterschicht (Vorgang 104), das Herstellen der zweiten Vorrichtungsschicht auf dem SOI-Substrat (Vorgang 106) und das Fertigstellen der Halbleiterstruktur durch Verdrahtungs- und Metallisierungsschichten (Vorgang 108). Das Beispielverfahren von 3 ähnelt dem Beispielverfahren von 2, sieht aber spezifische Beispiele vor bezüglich dessen, wie die erste Halbleiterschicht hergestellt werden kann.
  • Insbesondere umfasst das Herstellen von Vorrichtungen in der ersten Halbleitervorrichtungsschicht in diesem Beispiel ein Oxidations-(„OD“)-Modul-Verfahren (Vorgang 110), ein Gate-Modul-Verfahren (Vorgang 112), ein Source/Drain-Modul-Verfahren (Vorgang 114), ein Modul-Verfahren zum Entfernen des Poly-Gates (Vorgang 116), ein Middle-End-of-Line-(„MEOL“)-Modul-Verfahren (Vorgang 118) und ein Verfahren zur Ablagerung einer Pufferschicht und eines CMP (Vorgang 119).
  • 6 zeigt eine isometrische Ansicht eines Beispielabschnitts eines SOI-Wafers 200, der vorgesehen sein kann, um mit den Verfahren verwendet zu werden, die in 3 beschrieben sind, um eine Mehrschicht-Halbleiterstruktur herzustellen. Der SOI-Wafer 200 umfasst ein Siliziumsubstrat 202 mit einer vergrabenen Oxidschicht 204 und ein erstes Kanalmaterial 206 über der vergrabenen Oxidschicht 204. Das erste Kanalmaterial kann Ge mit n-Wannen-Implantation umfassen. Die vergrabene Oxidschicht 204 kann aus Materialien ausgebildet werden, wie etwa SiO2, HfO, Al2O3 oder einem anderen geeigneten Oxidmaterial.
  • Bezieht man sich wieder auf die 3, so kann das OD-Modul-Verfahren (Vorgang 110) eine Anzahl von Iterationen der Ablagerung von Isolieroxid und von Planarisier-, Photolithographie- und Ätzvorgängen (Vorgang 120) und von Diffusions-/Ionenimplantationsvorgängen (Vorgang 122), wie etwa p-Wannen- oder n-Wannen-Implantation, P+-Implantation und N+-Implantation, umfassen.
  • 7 zeigt eine isometrische Ansicht eines Abschnitts der Halbleiterstruktur nach dem Fertigstellen des OD-Modul-Verfahrens (Vorgang 110 von 3). Gezeigt sind OD-Grate 208 für den NMOS-Transistor über der vergrabenen Oxidschicht 204, die ihrerseits über dem Substrat 202 liegt.
  • Bezieht man sich wieder auf 3, so umfasst das Gate-Modul-Verfahren (Vorgang 112) Vorgänge, wie etwa das Ablagern von Isolieroxidmaterial (Vorgang 124), Ablagern von Hilfs-Polysilizium (Vorgang 126), Photolithographie/Ätzen des Hilfs-Polysiliziums (Vorgang 128), Ätzen des Isolieroxidmaterials (Vorgang 130) und Ausbilden von Nitrid-Spacern (Vorgang 132).
  • 8A zeigt eine isometrische Ansicht eines Abschnitts der Halbleiterstruktur nach dem Fertigstellen des Gate-Modul-Verfahrens (Vorgang 112 von 3). 8B zeigt eine Schnittansicht der Halbleiterstruktur entlang der Schnittlinie 1 von 8A. Gezeigt sind Hilfs-Polysilizium 210, Nitrid-Spacer 212 und Hilfs-Isolieroxid 214. Das Kanalmaterial, aus dem die OD-Grate 208 bestehen, kann Ge mit n-Wannen-Implantation umfassen.
  • Bezieht man sich wieder auf 3, so kann das Source/Drain-Modul-Verfahren (Vorgang 114) Epitaxialwachstumsvorgänge von Source/Drain (Vorgang 134), Implantationsvorgänge von Source/Drain (Vorgang 136) und Ablagerung und Ätzen eines Zwischendielektrikums (Vorgang 128) umfassen.
  • 9A zeigt eine isometrische Ansicht der Halbleiterstruktur nach den Epitaxialwachstumsvorgängen von Source/Drain (Vorgang 134 von 3) und Implantationsvorgängen von Source/Drain (Vorgang 136 von 3). 9B stellt eine Schnittansicht der Halbleiterstruktur entlang der Schnittlinie 1 von 9A bereit. Gezeigt ist das Source/Drain-Material 216 nach der Epitaxie und der P+-Implantation.
  • 10A zeigt eine isometrische Ansicht eines Abschnitts der Halbleiterstruktur nach dem Ablagern und Ätzen des Zwischendielektrikums (Vorgang 128 von 3). 10B stellt eine Schnittansicht der Halbleiterstruktur entlang Schnittlinie 1 von 10A bereit. Gezeigt ist das abgelagerte Zwischendielektrikum-Material 218.
  • Bezieht man sich wieder auf 3, so umfasst das Modul-Verfahren zum Entfernen des Poly-Gates (Vorgang 116) das Entfernen des Hilfs-Polysiliziums/des Isolieroxids (Vorgang 140) und das Ablagern von Isolieroxid/des High-K/des Metall-Gates und CMP (Vorgang 142). Das MEOL-Modul-Verfahren (Vorgang 122 kann M0-Photolithographie- und -Ätzvorgänge (Vorgang 144), Salizidierung (Vorgang 146) und M0-Ablagerung und CMP (Vorgang 148) umfassen.
  • 11A zeigt eine isometrische Ansicht eines Abschnitts der Halbleiterstruktur nach dem MEOL-Modul-Verfahren (Vorgang 122 von 3). 11B stellt eine Schnittansicht der Halbleiterstruktur entlang der Schnittlinie 1 von 11A bereit. Diese Figuren zeigen das Hinzufügen von M0-Metallmaterial 220 und Silizid 222 über Source- und Drain-Bereichen und zeigen auch abgelagertes Metall-Gate-Material 224. Die obere Fläche 226 der ersten Transistorschicht weist strukturierte Merkmale auf und besteht aus mehreren nicht-homogenen Materialien, wie etwa einem Metall-Gate, einem Nitrid-Spacer, einem MO-Metall und einem ILD0-Oxid.
  • Bezieht man sich wieder auf 3, so führt das Pufferschicht-Ablagerungs- und -CMP-Verfahren (Vorgang 119) dazu, dass eine Haft-/Pufferschicht auf der oberen Fläche der ersten Transistorschicht so abgelagert wird, dass eine gleichförmige, nicht-strukturierte, topographie-lose und homogene Oberfläche zur Wafer-Verbindung hergestellt wird. In diesem Beispiel liegt die erreichbare Dicke für diese Schicht bei etwa 10nm~20nm in Hinsicht auf die Tiefe des nachfolgenden Kontaktätzens und Füllens.
  • 12A zeigt eine isometrische Ansicht eines Abschnitts der Halbleiterstruktur nach dem Pufferschicht-Ablagerungs- und -CMP-Verfahren (Vorgang 119 von 3). 11B stellt eine Schnittansicht der Halbleiterstruktur entlang der Schnittlinie 1 von 11A bereit. Diese Figuren zeigen das vergrabene Oxid 204 der ersten Transistorschicht 228 und die Haft-/Pufferschicht 230.
  • 4 ist ein Verfahrens-Flussdiagramm, das ein anderes Beispielverfahren zur Herstellung einer Mehrschicht-Halbleiterstruktur zeigt, die zwei Halbleitervorrichtungsschichten aufweist. Dieses Beispielverfahren umfasst das Bereitstellen eines SOI-Wafers oder eines vergrabenen Verbindungsoxids und eines ersten Kanalmaterials auf einem Substrat (Vorgang 100), das Herstellen der ersten Halbleiterschicht mit einer oberen Deckfläche auf einer Pufferschicht (Vorgang 102), das Verbinden der unteren Isolatorfläche eines SOI-Substrats (oder eines vergrabenen Verbindungsoxids und Kanalmaterials) mit der oberen Deckfläche der ersten Halbleiterschicht (Vorgang 104), das Herstellen der zweiten Vorrichtungsschicht auf dem SOI-Substrat (Vorgang 106) und das Fertigstellen der Halbleiterstruktur durch Verdrahtungs- und Metallisierungsschichten (Vorgang 108). Das Beispielverfahren von 4 ähnelt dem Beispielverfahren von 2, sieht aber spezifische Beispiele vor bezüglich dessen, wie das zweite Halbleitersubstrat mit der Oberfläche der ersten Halbleitervorrichtung verbunden werden kann.
  • Insbesondere umfasst, mit Bezug auf 4, das Verbinden der unteren Isolatorfläche eines SOI-Substrats (oder eines vergrabenen Verbindungsoxids und Kanalmaterials) mit der oberen Deckfläche der ersten Halbleiterschicht in diesem Beispiel das Bereitstellen eines getrennten Substrats (Vorgang 150). Als Beispiel kann das Substrat GaAs mit einem aktivierten Be-Dotierungsmittel umfassen. 13 zeigt eine isometrische Ansicht des getrennten Substrats 232. In diesem Beispiel umfasst das Substrat GaAs mit p-Wannen-Implantation.
  • Bezieht man sich wieder auf 4, so umfasst das Verbinden der unteren Isolatorfläche eines SOI-Substrats (oder eines vergrabenen Verbindungsoxids und Kanalmaterials) mit der oberen Deckfläche der ersten Halbleiterschicht weiter das Ablagern einer fehlstellen-freien vergrabenen Oxidschicht auf dem Substrat (Vorgang 152). 14 zeigt eine isometrische Ansicht des Substrats 232 mit dem abgelagerten vergrabenen Oxid 234. In diesem Beispiel umfasst das vergrabene Oxid Al2O3, HfO2, SiO2 oder ein anderes geeignetes Oxidmaterial. In diesem Beispiel liegt die Dicke dieser Schicht bei etwa 10nm-20nm.
  • Bezieht man sich wieder auf 4, so umfasst das Verbinden der unteren Isolatorfläche eines SOI-Substrats (oder eines vergrabenen Verbindungsoxids und Kanalmaterials) mit der oberen Deckfläche der ersten Halbleiterschicht weiter eine H2/He-Implantation (Vorgang 154). 15 zeigt eine isometrische Ansicht des abgelagerten vergrabenen Oxids 234 und des Substrats 232, das einer H2/He-Implantation so ausgesetzt wurde, dass das H2/He 236 in das GaAs-Substrat 232 auf eine Ebene 238 eingebracht wird, so dass die Atombindungen der Grenzfläche geschwächt werden.
  • Bezieht man sich wieder auf 4, so wird bei Vorgang 156 das Verbinden der oberen Fläche der vergrabenen Oxidschicht mit der oberen Deckfläche der ersten Transistorebene ausgeführt. 16 stellt eine Ansicht bereit, die einen Pfeil 239 für das Verbinden der oberen Fläche 240 der vergrabenen Oxidschicht 234 mit der oberen Deckfläche 242 der ersten Transistorebene verwendet. Die zwei Verbindungsflächen 240, 242 sollten planarisiert werden, um die Oberflächenrauheit zu minimieren und die Oberfläche zu reinigen, so dass Partikel vor dem Verbinden entfernt werden.
  • Bezieht man sich wieder auf 4, so umfasst das Verbinden der unteren Isolatorfläche eines SOI-Substrats (oder eines vergrabenen Verbindungsoxids und Kanalmaterials) mit der oberen strukturierten Oberfläche der ersten Halbleiterschicht weiter Ausheilvorgänge (engl. „annealing operations“), um die Verbindungs-Grenzfläche zu vereinheitlichen (Vorgang 158). 17 zeigt eine isometrische Ansicht der Halbleiterstruktur nach den Ausheilvorgängen. Gezeigt sind das Substrat 232, das vergrabene Oxid 234 und die H2/He-Implantationsschicht-Ebene 238 in dem verbundenen Wafer 244, die Verbindungsflächen 240, 242 und den Wafer der ersten Transistorschicht 246.
  • Bezieht man sich wieder auf 4, so umfasst das Verbinden der unteren Isolatorfläche eines SOI-Substrats (oder eines vergrabenen Verbindungsoxids und Kanalmaterials) mit der oberen strukturierten Oberfläche der ersten Halbleiterschicht weiter Wafer-Spaltung (Vorgang 160) auf der H2/He-Implantationsschicht-Ebene. 18 zeigt eine isometrische Ansicht der Halbleiterstruktur nach den Wafer-Spaltungsvorgängen. Das Substrat 232 wurde an der H2/He-Implantationsschicht-Ebene 238 gespalten.
  • Bezieht man sich wieder auf 4, so umfasst das Verbinden der unteren Isolatorfläche eines SOI-Substrats (oder eines vergrabenen Verbindungsoxids und Kanalmaterials) mit der oberen strukturierten Oberfläche der ersten Halbleiterschicht weiter GaAs-CMP (Vorgang 162), um die Größe des GaAs-Substrats zu verringern. 19 zeigt eine isometrische Ansicht der Halbleiterstruktur nach dem GaAs-CMP. Das CMP für das GaAs-Kanalmaterial wird ausgeführt, um das zweite Kanalmaterial auf eine angestrebte Dicke 248 zu bringen.
  • 5 ist ein Verfahrens-Flussdiagramm, das ein anderes Beispielverfahren zur Herstellung einer Mehrschicht-Halbleiterstruktur zeigt, die zwei Halbleitervorrichtungsschichten aufweist. Dieses Beispielverfahren umfasst das Bereitstellen eines SOI-Wafers oder eines vergrabenen Verbindungsoxids und ersten Kanalmaterials auf einem Substrat (Vorgang 100), das Herstellen der ersten Halbleiterschicht mit einer oberen Deckfläche auf einer Pufferschicht (Vorgang 102), das Verbinden der unteren Isolatorfläche eines SOI-Substrats (oder eines vergrabenen Verbindungsoxids und Kanalmaterials) mit der oberen Deckfläche der ersten Halbleiterschicht (Vorgang 104), das Herstellen der zweiten Vorrichtungsschicht auf dem SOI-Substrat (Vorgang 106) und das Fertigstellen der Halbleiterstruktur durch Verdrahtungs- und Metallisierungsschichten (Vorgang 108). Das Beispielverfahren von 5 ähnelt dem Beispielverfahren von 2, sieht aber spezifische Beispiele vor bezüglich dessen, wie die erste Halbleiterschicht hergestellt werden kann.
  • Insbesondere umfasst das Herstellen von Vorrichtungen in der zweiten Halbleitervorrichtungsschicht in diesem Beispiel ein Oxidations-(„OD“)-Modul-Verfahren (Vorgang 164), ein Gate-Modul-Verfahren (Vorgang 166), ein Source/Drain-Modul-Verfahren (Vorgang 168), ein Modul-Verfahren zum Entfernen des Poly-Gates (Vorgang 170) und ein Middle-End-of-Line-(„MEOL“)-Modul-Verfahren (Vorgang 172).
  • Das OD-Modul-Verfahren (Vorgang 148) kann eine Anzahl von Iterationen der Ablagerung von Isolieroxid und Planarisier-, Photolithographie- und Ätzvorgängen (Vorgang 174) und Diffusions-/Ionenimplantationsvorgängen (Vorgang 176), wie etwa p-Wannen- oder n-Wannen-Implantation, P+-Implantation und N+-Implantation, umfassen.
  • Das Gate-Modul-Verfahren (Vorgang 150) umfasst Vorgänge, wie etwa das Ablagern von Isolieroxidmaterial (Vorgang 178), das Ablagern von Hilfs-Polysilizium (Vorgang 180), Photolithographie/Ätzen des Hilfs-Polysiliziums (Vorgang 182), Ätzen des Isolieroxidmaterials (Vorgang 184) und Ausbilden von Nitrid-Spacern (Vorgang 186).
  • Das Source/Drain-Modul-Verfahren (Vorgang 152) kann Epitaxialwachstumsvorgänge von Source/Drain (Vorgang 188), Implantationsvorgänge von Source/Drain (Vorgang 190) und Ablagerung und Ätzen eines Zwischendielektrikums (Vorgang 192) umfassen.
  • Das Modul-Verfahren zum Entfernen des Poly-Gates (Vorgang 170) umfasst das Entfernen des Hilfs-Polysiliziums/des Isolieroxids (Vorgang 194) und das Ablagern von Isolieroxid/des High-K/des Metall-Gates und CMP (Vorgang 196).
  • Das Middle-End-of-Line-(„MEOL“)-Modul-Verfahren (Vorgang 154) kann M0-Photolithographie- und -Ätzvorgänge (Vorgang 197), Salizidierung (Vorgang 198) und M0-Ablagerung und -CMP (Vorgang 199) umfassen.
  • 20A zeigt eine isometrische Ansicht der Halbleiterstruktur nach der Herstellung von Vorrichtungen in der zweiten Halbleitervorrichtungsschicht. 20B stellt eine Schnittansicht der Halbleiterstruktur entlang der Schnittlinie 1 von 20A bereit. Diese Figuren zeigen das erste Substrat 202, die erste vergrabene Oxidschicht 204, die erste Halbleitervorrichtungs-(oder Transistor-)Schicht 228, die Deck-(d.h. Haft-/Verbindungs-)Schicht 230, die zweite vergrabene Oxidschicht 234 und die zweite Halbleitervorrichtungs-(oder Transistor-)Schicht 250. Die zweite Transistorschicht 250 umfasst N+-Source/Drain-Bereiche 252, Silizid 254, Nitrid-Spacer 256, M0-Metall 258, ein Metall-Gate 260 und ein IL/HK 262.
  • Nachdem die zweite Halbleitervorrichtungsschicht hergestellt wurde, können BEOL-Vorgänge ausgeführt werden. 21A zeigt eine isometrische Ansicht der Halbleiterstruktur nachdem die BEOL-Vorgänge (z.B. Vorgang 108 der 5), einschließlich der Zufügung eines M1-Metalls 264, fertig gestellt wurden. 21B stellt eine Schnittansicht der Halbleiterstruktur entlang der Schnittlinie 1 der 21A bereit und zeigt auch das via0 (Kontaktloch) 266 von dem M1-Metall 264 zu dem MO-Metall 258 der zweiten Transistorebene.
  • 22 zeigt die Tiefe eines Vias zwischen den Ebenen in einer Mehrschicht-Halbleiterstruktur. Die via0 268 mit der größten Tiefe sind die Vias mit einer Verbindung zwischen den Ebenen von M1 zu dem ersten M0 und von M1 zu dem ersten Gate. Jede dieser Via-Arten muss durch die Tiefe des IMD1 270, die Tiefe des ILD0-Oxids des zweiten Transistors (die durch die Höhe des Gates über der Spitze des Grats des zweiten Transistors 272 plus der Höhe des Grats des zweiten Transistors 274 bestimmt ist), die Tiefe des vergrabenen Oxids 276, die Tiefe des Haft-/Pufferoxids 278 und die Tiefe des ILD0 des ersten Transistors geätzt werden. In dem gezeigten Beispiel ist die Tiefe des Kontaktloch-Ätzens so designt, dass sie kleiner als 150nm ist. In diesem Beispiel ist die Höhe des IMD1-Oxids etwa 40nm; die Höhe des Grates des zweiten Transistors ist etwa 20nm~35nm; die Höhe des Gates über der Spitze des Grates ist etwa 35nm~45nm; die Höhe des vergrabenen Oxids ist etwa 10nm~20nm; und die Höhe des Puffer-/Haftoxids ist etwa 10nm∼20nm.

Claims (7)

  1. Verfahren zur Herstellung einer Halbleiterstruktur (10), die mehrere Halbleitervorrichtungsschichten aufweist, wobei das Verfahren Folgendes umfasst: Bereitstellen eines ersten SOI-Wafers (246), der ein erstes Kanalmaterial umfasst, das mit einer ersten vergrabenen Oxidschicht (14) verbunden ist; Herstellen einer ersten Halbleitervorrichtungsschicht (16) aus dem ersten Kanalmaterial, wobei die erste Halbleitervorrichtungsschicht (16) eine strukturierte Oberfläche (226) umfasst, wobei die strukturierte Oberfläche (226) einen Gate-Bereich umfasst, wobei der Gate-Bereich ein Metall-Gate (224), einen Nitrid-Spacer (212), ein MO-Metall (220) und ein ILD0-Oxid umfasst; Herstellen einer Deckschicht (18) aus einem einzigen Isolatormaterial auf der strukturierten Oberfläche (226), wobei die Deckschicht (18) eine Höhe von 10 nm bis 20 nm aufweist; Anordnen eines zweiten Wafers (244), der ein zweites Kanalmaterial und eine zweite vergrabene Oxidschicht (20) umfasst, mit der zweiten vergrabenen Oxidschicht (20) auf der Deckschicht (18) des ersten Wafers (246) und Verbinden des zweiten vergrabenen Oxids (20) mit der Deckschicht (18), wobei die zweite vergrabene Oxidschicht (20) eine Höhe von 10 bis 20 nm aufweist, wobei das Verbinden des zweiten vergrabenen Oxids (20) mit der Deckschicht (18) eine Wafer-Spaltung des zweiten Wafers (244) umfasst; und Herstellen einer zweiten Halbleitervorrichtungsschicht (22) aus dem zweiten Kanalmaterial, wobei die zweite Halbleitervorrichtungsschicht (16) eine Höhe von 55 nm bis 80 nm aufweist; Herstellen einer BEOL-Schicht über der zweiten Halbleitervorrichtungsschicht (22); Bilden eines ersten Kontakts (268) durch die BEOL-Schicht, das zweite vergrabene Oxid (20) und die Deckschicht (18), welcher die strukturierte Oberfläche (226) der ersten Halbleitervorrichtungsschicht (16) kontaktiert, wobei der erste Kontakt (268) eine Höhe von kleiner als 150 nm aufweist.
  2. Verfahren nach Anspruch 1, wobei sich das erste Kanalmaterial und das zweite Kanalmaterial unterscheiden.
  3. Verfahren nach einem der Ansprüche 1 oder 2, wobei eine Art von Vorrichtung ausschließlich auf der ersten Halbleitervorrichtungsschicht (16) und eine andere Art von Vorrichtung ausschließlich auf der anderen Halbleitervorrichtungsschicht (22) hergestellt wird.
  4. Verfahren nach Anspruch 1, wobei die eine Art von Vorrichtung eine PMOS-Vorrichtung umfasst und die andere Art von Vorrichtung eine NMOS-Vorrichtung umfasst.
  5. Verfahren nach Anspruch 1, wobei das Verbinden des zweiten Wafers (244) weiter das Ablagern von Oxidmaterial auf das zweite Kanalmaterial umfasst.
  6. Verfahren nach Anspruch 1, wobei das Verbinden eines zweiten Wafers (244) weiter das Planarisieren des zweiten Kanalmaterials umfasst.
  7. Verfahren nach einem der vorangehenden Ansprüche 1 bis 6, das weiter das Verbinden eines Merkmals auf der ersten Halbleitervorrichtungsschicht (16) mit einem Merkmal auf der zweiten Halbleitervorrichtungsschicht (22) umfasst.
DE102013113776.8A 2013-11-06 2013-12-10 Verfahren für eine Halbleiterstruktur, die mehrere Halbleitervorrichtungsschichten aufweist Active DE102013113776B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/073,236 US9704880B2 (en) 2013-11-06 2013-11-06 Systems and methods for a semiconductor structure having multiple semiconductor-device layers
US14/073,236 2013-11-06

Publications (2)

Publication Number Publication Date
DE102013113776A1 DE102013113776A1 (de) 2015-05-07
DE102013113776B4 true DE102013113776B4 (de) 2022-07-14

Family

ID=52829680

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102013113776.8A Active DE102013113776B4 (de) 2013-11-06 2013-12-10 Verfahren für eine Halbleiterstruktur, die mehrere Halbleitervorrichtungsschichten aufweist

Country Status (4)

Country Link
US (2) US9704880B2 (de)
KR (3) KR20150052771A (de)
CN (2) CN111106133B (de)
DE (1) DE102013113776B4 (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8485439B2 (en) 2011-10-11 2013-07-16 Solomon Systems, Inc. System for providing identification and information, and for scheduling alerts
US9425213B1 (en) 2015-06-30 2016-08-23 Stmicroelectronics, Inc. Stacked short and long channel FinFETs
US11011411B2 (en) 2019-03-22 2021-05-18 International Business Machines Corporation Semiconductor wafer having integrated circuits with bottom local interconnects

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030129829A1 (en) 2002-01-08 2003-07-10 David Greenlaw Three-dimensional integrated semiconductor devices
US20080054359A1 (en) 2006-08-31 2008-03-06 International Business Machines Corporation Three-dimensional semiconductor structure and method for fabrication thereof
WO2009033837A2 (en) 2007-09-11 2009-03-19 International Business Machines Corporation Method of fabricating ultra-deep vias and three-dimensional integrated circuits using ultra-deep vias
US8421126B2 (en) 2006-05-16 2013-04-16 International Business Machines Corporation Double-sided integrated circuit chips

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0257948A3 (de) * 1986-08-25 1988-09-28 AT&T Corp. Durchgangsleitung für CMOS-Anordnungen
US5280180A (en) * 1992-08-19 1994-01-18 Motorola, Inc. Interconnect structure for coupling semiconductor regions and method for making
US5324687A (en) * 1992-10-16 1994-06-28 General Electric Company Method for thinning of integrated circuit chips for lightweight packaged electronic systems
US6114766A (en) * 1997-12-18 2000-09-05 Advanced Micro Devices, Inc. Integrated circuit with metal features presenting a larger landing area for vias
US6392253B1 (en) * 1998-08-10 2002-05-21 Arjun J. Saxena Semiconductor device with single crystal films grown on arrayed nucleation sites on amorphous and/or non-single crystal surfaces
US6355501B1 (en) * 2000-09-21 2002-03-12 International Business Machines Corporation Three-dimensional chip stacking assembly
US6759282B2 (en) 2001-06-12 2004-07-06 International Business Machines Corporation Method and structure for buried circuits and devices
US7253091B2 (en) * 2001-09-28 2007-08-07 Hrl Laboratories, Llc Process for assembling three-dimensional systems on a chip and structure thus obtained
US7799675B2 (en) * 2003-06-24 2010-09-21 Sang-Yun Lee Bonded semiconductor structure and method of fabricating the same
US6909147B2 (en) * 2003-05-05 2005-06-21 International Business Machines Corporation Multi-height FinFETS
US6894326B2 (en) * 2003-06-25 2005-05-17 International Business Machines Corporation High-density finFET integration scheme
US6943405B2 (en) 2003-07-01 2005-09-13 International Business Machines Corporation Integrated circuit having pairs of parallel complementary FinFETs
US6821826B1 (en) 2003-09-30 2004-11-23 International Business Machines Corporation Three dimensional CMOS integrated circuits having device layers built on different crystal oriented wafers
JP5011727B2 (ja) * 2004-01-30 2012-08-29 日本電気株式会社 電界効果型トランジスタおよびその製造方法
KR100594282B1 (ko) * 2004-06-28 2006-06-30 삼성전자주식회사 ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법
FR2876219B1 (fr) * 2004-10-06 2006-11-24 Commissariat Energie Atomique Procede d'elaboration de structures empilees mixtes, a zones isolantes diverses et/ou zones de conduction electrique verticale localisees.
KR20070008234A (ko) 2005-07-13 2007-01-17 삼성전자주식회사 적층 트랜지스터 구조를 포함하는 반도체 소자 및 그 제조방법
US7429529B2 (en) * 2005-08-05 2008-09-30 Farnworth Warren M Methods of forming through-wafer interconnects and structures resulting therefrom
US7545008B2 (en) * 2006-02-03 2009-06-09 The Hong Kong University Of Science And Technology Complementary metal-oxide-semiconductor transistor structure for high density and high performance integrated circuits
US7875952B1 (en) * 2006-09-19 2011-01-25 Hrl Laboratories, Llc Method of transistor level heterogeneous integration and system
US7723851B2 (en) * 2007-09-11 2010-05-25 International Business Machines Corporation Method of fabricating ultra-deep vias and three-dimensional integrated circuits using ultra-deep vias
US8136071B2 (en) * 2007-09-12 2012-03-13 Neal Solomon Three dimensional integrated circuits and methods of fabrication
US7897428B2 (en) * 2008-06-03 2011-03-01 International Business Machines Corporation Three-dimensional integrated circuits and techniques for fabrication thereof
US9006801B2 (en) * 2011-01-25 2015-04-14 International Business Machines Corporation Method for forming metal semiconductor alloys in contact holes and trenches
US20130020640A1 (en) * 2011-07-18 2013-01-24 Chen John Y Semiconductor device structure insulated from a bulk silicon substrate and method of forming the same
US8796741B2 (en) * 2011-10-04 2014-08-05 Qualcomm Incorporated Semiconductor device and methods of making semiconductor device using graphene
DE112011106004B4 (de) * 2011-12-23 2017-07-13 Intel Corporation Halbleiterstruktur und Verfahren zum Herstellen einer CMOS-Nanodraht-Halbleiterstruktur
KR101675121B1 (ko) * 2011-12-30 2016-11-10 인텔 코포레이션 랩어라운드 트렌치 콘택을 포함하는 장치, 구조물 및 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030129829A1 (en) 2002-01-08 2003-07-10 David Greenlaw Three-dimensional integrated semiconductor devices
US8421126B2 (en) 2006-05-16 2013-04-16 International Business Machines Corporation Double-sided integrated circuit chips
US20080054359A1 (en) 2006-08-31 2008-03-06 International Business Machines Corporation Three-dimensional semiconductor structure and method for fabrication thereof
WO2009033837A2 (en) 2007-09-11 2009-03-19 International Business Machines Corporation Method of fabricating ultra-deep vias and three-dimensional integrated circuits using ultra-deep vias

Also Published As

Publication number Publication date
KR20170005780A (ko) 2017-01-16
US20150123203A1 (en) 2015-05-07
CN111106133A (zh) 2020-05-05
DE102013113776A1 (de) 2015-05-07
US20170309642A1 (en) 2017-10-26
KR102010179B1 (ko) 2019-10-21
KR20150052771A (ko) 2015-05-14
US9704880B2 (en) 2017-07-11
KR20180045889A (ko) 2018-05-04
CN104637951A (zh) 2015-05-20
CN111106133B (zh) 2023-06-02

Similar Documents

Publication Publication Date Title
DE112005003123B4 (de) Halbleiterbauelement und Verfahren zur Herstellung eines Halbleiterbauelements mit mehreren gestapelten Schichten mit Hybridorientierung
DE102019116730A1 (de) Teilweise barrierefreie durchkontaktierungen für kobaltbasierte verbindungen und verfahren zu deren herstellung
DE10219107B4 (de) SOI-Transistorelement mit einem verbesserten Rückseitenkontakt und ein Verfahren zur Herstellung desselben und Verfahren zur Herstellung eines Ohmschen Kontaktes auf einem Substrat
DE112006003206B4 (de) Verfahren zum Ausbilden einer Halbleiteranordnung
DE102008054075B4 (de) Halbleiterbauelement mit Abgesenktem Drain- und Sourcebereich in Verbindung mit einem Verfahren zur komplexen Silizidherstellung in Transistoren
DE102013220852A1 (de) Integrierte Schaltungen und Verfahren zum Herstellen von integrierten Schaltungen mit Metall-Gate-Elektroden
DE102010064288B4 (de) Halbleiterbauelement mit Kontaktelementen mit silizidierten Seitenwandgebieten
DE102013114164B4 (de) Verfahren zum Herstellen einer Halbleitervorrichtungsstruktur
DE102009039522B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements mit vergrabener Ätzstoppschicht in Grabenisolationsstrukturen für eine bessere Oberflächenebenheit in dicht gepackten Halbleiterbauelementen
DE102006015076A1 (de) Halbleiterbauelement mit SOI-Transistoren und Vollsubstrattransistoren und ein Verfahren zur Herstellung
US9773809B2 (en) Systems and methods for a semiconductor structure having multiple semiconductor-device layers
DE102010002411A1 (de) Kontaktbalken mit reduzierter Randzonenkapazität in einem Halbleiterbauelement
DE102018122862A1 (de) Verfahren zum Verbessern von Topografie dielektrischer Zwischenschichten
DE102010038746B4 (de) Verfahren zum Reduzieren der Topographie in Isolationsgebieten eines Halbleiterbauelements durch Anwenden einer Abscheide/Ätzsequenz vor der Herstellung des Zwischenschichtdielektrikums
DE102006041006B4 (de) Verfahren zur Strukturierung von Kontaktätzstoppschichten unter Anwendung eines Planarisierungsprozesses
DE112007000964T5 (de) Verfahren zur Herstellung einer Halbleiterkomponente mit einem Kondensator mit hoher Kapazität pro Flächeneinheit
DE102013113776B4 (de) Verfahren für eine Halbleiterstruktur, die mehrere Halbleitervorrichtungsschichten aufweist
US9929158B2 (en) Systems and methods for integrating different channel materials into a CMOS circuit by using a semiconductor structure having multiple transistor layers
DE102004057764B4 (de) Verfahren zur Herstellung eines Substrats mit kristallinen Halbleitergebieten mit unterschiedlichen Eigenschaften, die über einem kristallinen Vollsubstrat angeordnet sind und damit hergestelltes Halbleiterbauelement
DE102009021480B4 (de) Reduzierte Siliziumdicke in n-Kanaltransistoren in SOI-CMOS Bauelementen
DE102021111813A1 (de) Multigate-vorrichtung mit luftspaltabstandhalter und rückseitigem schienenkontakt und deren herstellungsverfahren
DE102006035667B4 (de) Verfahren zum Verbessern der Lithographieeigenschaften während der Gateherstellung in Halbleitern mit einer ausgeprägten Oberflächentopographie
DE102006046375B4 (de) Feldeffekttransistor mit einer verspannten dielektrischen Schicht auf der Grundlage einer(-) Bauteiltopographie sowie Halbleiterbauelement bzw. Verfahren zur Herstellung eines Feldeffekttransistors
DE102006062979B3 (de) Halbleiterbauelement mit SOI-Transistoren und Vollsubstrattransistoren und ein Verfahren zur Herstellung
DE102004064248B3 (de) Substrat mit kristallinen Halbleitergebieten mit unterschiedlichen Eigenschaften

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R016 Response to examination communication
R018 Grant decision by examination section/examining division
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0027120000

Ipc: H01L0021840000

R020 Patent grant now final