CN111106133B - 用于具有多个半导体器件层的半导体结构的系统和方法 - Google Patents

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Abstract

本发明提供了一种具有多个半导体器件层的半导体结构。该半导体结构包括第一掩埋氧化物和制造在第一掩埋氧化物之上的第一半导体器件层。第一半导体器件层包括图案化的顶面。包括绝缘体材料的毯式层制造在图案化的表面上方。该半导体结构还包括接合至毯式层的第二掩埋氧化物和制造在第二掩埋氧化物之上的第二半导体器件层。本发明还涉及用于具有多个半导体器件层的半导体结构的系统和方法。

Description

用于具有多个半导体器件层的半导体结构的系统和方法
本申请是于2014年07月31日提交的申请号为201410371182.3的名称为“用于具有多个半导体器件层的半导体结构的系统和方法”的发明专利申请的分案申请。
技术领域
本专利文件中描述的技术总体涉及半导体器件，且更具体地，涉及具有多个半导体器件层的半导体结构。
背景技术
集成电路(“IC”)可以包括一种或多种类型的半导体器件，诸如n沟道MOSFET(“NMOS”)器件、p沟道MOSFET(“PMOS”)器件、双极结晶体管(“BJT”)器件、二极管器件和电容器器件等。对于半导体设计者而言，不同类型的器件可代表不同的设计依据。IC也可以包括具有不同电路功能的电路，诸如具有模拟功能、逻辑功能和存储功能的IC。
发明内容
根据本文所描述的教导，提供了一种具有多个半导体器件层的半导体结构。在一个实例中，该半导体结构包括第一掩埋氧化物和制造在第一掩埋氧化物之上的第一半导体器件层。第一半导体器件层包括图案化的顶面。包括绝缘材料的毯式层制造在图案化的表面上方。该半导体结构还包括接合至毯式层的第二掩埋氧化物和制造在第二掩埋氧化物之上的第二半导体器件层。
在另一个实例中，提供了一种制造多个半导体器件层结构的方法。该方法包括提供第一晶圆，第一晶圆包括接合至第一掩埋氧化物层的第一沟道材料；以及使用第一沟道材料制造第一半导体器件层。该第一半导体器件层包括图案化的顶面。该方法还包括制造包括位于图案化的表面上方的绝缘体材料的毯式层；提供包括接合至第二掩埋氧化物层的第二沟道材料的第二晶圆；将第二掩埋氧化物接合至毯式层；使用第二沟道材料制造第二半导体器件层；以及使第一半导体器件层的部件与第二半导体器件层的部件互联。
在又一个实例中，提供了一种制造多个半导体器件层结构的方法。该方法包括提供第一SOI晶圆，第一SOI晶圆包括接合至第一掩埋氧化物层的第一沟道材料；以及使用第一沟道材料制造第一半导体器件层。该第一半导体器件层包括图案化的顶面。该方法还包括制造毯式层，该毯式层包括位于图案化的表面上方的绝缘材料；将包括第二沟道材料和第二掩埋氧化物的第二晶圆接合至毯式层；以及使用第二沟道材料制造第二半导体器件层。
为了解决现有技术中的问题，本发明提供了一种具有多个半导体器件层的半导体结构，所述半导体结构包括：第一掩埋氧化物；第一半导体器件层，制造在所述第一掩埋氧化物之上，且包括图案化的顶部表面；毯式层，包括制造在所述图案化的顶部表面上方的绝缘体材料；第二掩埋氧化物，接合至所述毯式层；以及第二半导体器件层，制造在所述第二掩埋氧化物之上。
在上述半导体结构中，其中，由第一类型的沟道材料制造所述第一半导体器件层，并且由第二类型的沟道材料制造所述第二半导体器件层。
在上述半导体结构中，其中，由第一类型的沟道材料制造所述第一半导体器件层，并且由第二类型的沟道材料制造所述第二半导体器件层；所述第一类型的沟道材料不同于所述第二类型的沟道材料。
在上述半导体结构中，其中，一种类型的器件仅制造在所述第一半导体器件层和所述第二半导体器件层的一个上，并且另一种类型的器件仅制造在所述第一半导体器件层和所述第二半导体器件层的另一个上。
在上述半导体结构中，其中，一种类型的器件仅制造在所述第一半导体器件层和所述第二半导体器件层的一个上，并且另一种类型的器件仅制造在所述第一半导体器件层和所述第二半导体器件层的另一个上，一种类型的器件包括PMOS器件，并且另一种类型的器件包括NMOS器件。
在上述半导体结构中，其中，所述第一掩埋氧化物和所述第一半导体器件层均由绝缘体上半导体(“SOI”)衬底产生。
在上述半导体结构中，其中，所述第一掩埋氧化物和所述第一半导体器件层均由绝缘体上半导体(“SOI”)衬底产生；所述第二掩埋氧化物和所述第二半导体器件层均由绝缘体上半导体(“SOI”)衬底产生。
根据本发明的另一个方面，提供了一种制造多个半导体器件层结构的方法，所述方法包括：提供第一晶圆，所述第一晶圆包括接合至第一掩埋氧化物层的第一沟道材料；由所述第一沟道材料制造第一半导体器件层，所述第一半导体器件层包括图案化的顶部表面；制造毯式层，所述毯式层包括位于所述图案化的顶部表面上方的绝缘体材料；提供第二晶圆，所述第二晶圆包括接合至第二掩埋氧化物层的第二沟道材料；将所述第二掩埋氧化物层接合至所述毯式层；由所述第二沟道材料制造第二半导体器件层；以及将所述第一半导体器件层的部件与所述第二半导体器件层的部件互连。
在上述方法中，其中，所述第一沟道材料和所述第二沟道材料不同。
在上述方法中，其中，提供所述第一晶圆包括提供第一绝缘体上硅(“SOI”)晶圆。
在上述方法中，其中，提供所述第二晶圆包括提供第二SOI晶圆。
在上述方法中，其中，将一种类型的器件仅制造在所述第一半导体器件层和所述第二半导体器件层的一个上，并且将另一种类型的器件仅制造在所述第一半导体器件层和所述第二半导体器件层的另一个上。
在上述方法中，其中，将一种类型的器件仅制造在所述第一半导体器件层和所述第二半导体器件层的一个上，并且将另一种类型的器件仅制造在所述第一半导体器件层和所述第二半导体器件层的另一个上；所述一种类型的器件包括PMOS器件，并且所述另一种类型的器件包括NMOS器件。
根据本发明的又一个方面，提供了一种制造多个半导体器件层结构的方法，所述方法包括：提供第一SOI晶圆，所述第一SOI晶圆包括接合至第一掩埋氧化物层的第一沟道材料；由所述第一沟道材料制造第一半导体器件层，所述第一半导体器件层包括图案化的顶部表面；制造毯式层，所述毯式层包括位于所述图案化的顶部表面上方的绝缘体材料；将包括第二沟道材料和第二掩埋氧化物的第二晶圆接合至所述毯式层；以及由所述第二沟道材料制造第二半导体器件层。
在上述方法中，其中，所述第一沟道材料和所述第二沟道材料不同。
在上述方法中，其中，将一种类型的器件仅制造在所述第一半导体器件层和所述第二半导体器件层的一个上，并且将另一种类型的器件仅制造在所述第一半导体器件层和所述第二半导体器件层的另一个上。
在上述方法中，其中，将一种类型的器件仅制造在所述第一半导体器件层和所述第二半导体器件层的一个上，并且将另一种类型的器件仅制造在所述第一半导体器件层和所述第二半导体器件层的另一个上；所述一种类型的器件包括PMOS器件，并且所述另一种类型的器件包括NMOS器件。
在上述方法中，其中，接合所述第二晶圆还包括将氧化物材料沉积到所述第二沟道材料上。
在上述方法中，其中，接合所述第二晶圆还包括平坦化所述第二沟道材料。
在上述方法中，还包括将所述第一半导体器件层的部件与所述第二半导体器件层的部件互连。
附图说明
图1是具有多个晶体管层的示例性半导体结构的截面图。
图2至图5是示出了用于产生多层半导体器件结构的示例性方法的工艺流程图。
图6至图22示出了在制造多层半导体结构期间半导体结构的示例性状态的示意图。
具体实施方式
在一些实施方案中，半导体结构中两个或多个半导体器件层的使用可以简化半导体制造，然而在一些半导体器件的制造中允许有利的使用某些沟道材料并且在一些其他半导体器件的制造中允许使用不同的沟道材料。图1是具有多个晶体管层的示例性半导体结构10的截面图。该半导体结构包括制造在绝缘体上半导体(“SOI”)上的第一晶体管层和制造在第二SOI结构上的第二晶体管层。具体地，半导体结构10包括衬底12、位于衬底12之上的第一埋氧层14、位于埋氧层14之上的第一晶体管层16、位于第一晶体管层16之上的毯式层18、位于毯式层18之上的第二埋氧层20、位于第二埋氧层20之上的第二晶体管层22、和位于第二晶体管层22之上的后段制程(“BEOL”)层。第一晶体管层16包括多个部件，诸如晶体管的源极区、漏极区和栅极区，ILD0氧化物、氮化物间隔件和金属材料。第一晶体管层16的顶面具有包括沉积在其顶部上的ILD0氧化物的毯式面18。
形成半导体结构包括将第二埋氧层和沟道材料接合至第一晶体管层的顶部上的毯式面。为了形成毯式面，在第一晶体管层的顶部上沉积诸如氧化物基材料的毯式(即，单一的材料；未图案化的部件；没有形貌(topography))绝缘材料。第二掩埋氧化物和毯式面之间的接合界面包括均质材料(例如，第二掩埋氧化物和毯式层的ILD0)，且与诸如第二掩埋氧化物和毯式面下面的图案化的表面之间的非均质界面之间的接合相比，其可以具有更强和更均匀的连接。
由于诸如第一和第二晶体管(例如，对于第一层的SOI NMOS晶体管，和对于第二层的SOI PMOS晶体管)的大量泄露控制的兼容的电特性行为，因此使用毯式面可以实现位于第一晶体管层上的第一晶体管类型的制造和位于第二晶体管层上的第二晶体管类型的制造。可以由最深接触孔的蚀刻和填充的工艺限制来限定毯式面(也称为粘合/缓冲层)的厚度。例如，接触孔的蚀刻和填充的适宜的深度可以是50nm～150nm，对于N10-N32(10纳米到32纳米)技术节点来说，直径为约15nm～40nm。在这个实例中，高宽比，即接触孔的深度相对于接触孔的开口直径，小于约10。因此，应该适当地设计并减小掩埋氧化物和缓冲/粘合氧化物的厚度。在这个实例中，IMD1氧化物高度为约40nm；第二晶体管的鳍高度为约20nm～35nm；鳍的顶部之上的栅极高度为约35nm～45nm；掩埋氧化物高度为约10nm～20nm；且缓冲/粘合氧化物高度为约10nm～20nm。
图2是示出了用于产生具有两个半导体器件(或晶体管)层的多层半导体结构的示例性方法的工艺流程图。在操作100中，将具有第一沟道材料的第一绝缘体上半导体(“SOI”)晶圆提供作为第一层。可选地，在操作100中，可以提供具有接合掩埋氧化物和第一沟道材料的衬底。
在操作102中，制造了第一晶体管层。可以使用合适的工艺制造第一晶体管层，合适的工艺包括光刻、蚀刻、清洗、化学机械抛光/平坦化(“CMP”)、薄膜沉积、热工艺(例如，掺杂、激活/表面化、钝化/材料固结)、外延和材料填充等。例如，光刻工艺可以包括形成光刻胶层(光刻胶)、将光刻胶曝光于图案、实施后曝光烘烤工艺、以及显影光刻胶以形成掩模元件。然后，可以在蚀刻工艺中使用掩模元件。可以使用反应离子蚀刻(“RIE”)和/或其他合适的工艺实施蚀刻。第一晶体管层的制造包括在第一晶体管层的顶部上制造缓冲层。
在制造了位于第一半导体层上的器件之后，提供第二半导体衬底，并且第二半导体衬底接合至第一半导体器件层的顶面(即，缓冲层)(操作104)。第二半导体衬底包括绝缘体上半导体(“SOI”)衬底。SOI衬底的绝缘体的底面接合至第一半导体层的顶面。在一些实施例中，处理绝缘体的接合面和缓冲层的顶面以清洗、去除过量的颗粒，并使表面为疏水的或亲水的。处理表面之后，包含第一半导体层的晶圆和包含SOI衬底的晶圆是对准的。对准之后，可以通过接触和冲压工艺接合层。范德华力将位于第二半导体层的底部和第一半导体层的顶部之间的界面处的原子连接在一起(该工艺可以涉及一些等离子体蚀刻技术)。也可以应用热处理以增强界面处的原子的结合。可以对生成的半导体结构应用平坦化工艺或CMP工艺以将第二半导体层的厚度减小到需要的厚度。
接合之后，在第二半导体衬底上制造第二半导体器件层(操作106)。可以使用多个合适的工艺制造第二半导体层，合适的工艺包括光刻、蚀刻、清洗、化学机械抛光/平坦化(“CMP”)、薄膜沉积、热工艺、外延和材料填充等。
第二半导体衬底具有包括掩埋氧化物和第二沟道材料的绝缘体上半导体(“SOI”)结构。掩埋氧化物用作位于半导体沟道材料下方的电绝缘体。掩埋氧化物可以由诸如SiO2、HfO、Al2O3或其他合适的氧化物材料的材料形成。电绝缘器件用于使第二半导体衬底中的第二沟道材料与形成在第一半导体器件层上的器件绝缘。
第二沟道材料可以由诸如Si、SiGe、GaAs等的材料形成。第二沟道材料可以相同或不同于第一半导体器件层中使用的半导体沟道材料。这样可以允许使用第一半导体衬底的沟道材料选择性地构建某些半导体器件并使用第二半导体衬底的沟道材料选择性地构建其他半导体器件。例如，第一半导体衬底的沟道材料可以是Ge且可以用于制造PMOS器件，第二半导体衬底的沟道材料可以是GaAs且可以用于制造NMOS器件以提高NMOS和PMOS晶体管的性能。
制造第二半导体器件层之后，可以完成半导体结构(操作108)。完成包括后段制程(“BEOL”)操作，其中，各个器件与位于多层半导体结构上的接线互连。BEOL可以包括接触件、绝缘层(电介质)、金属层、和用于芯片和封装件连接的接合点的制造。
图3是示出了用于产生具有两个半导体器件层的多层半导体结构的另一示例性方法的工艺流程图。该示例性方法包括提供SOI晶圆或位于衬底上的接合掩埋氧化物和第一沟道材料(操作100)；在缓冲层上制造具有毯式顶面的第一半导体层(操作102)，将SOI衬底的底部绝缘体面(或接合掩埋氧化物和沟道材料)接合至第一半导体层的顶部毯式面(操作104)；在SOI衬底上制造第二器件层(操作106)；以及完成具有接线和金属化层的半导体结构(操作108)。图3的示例性方法类似于图2的示例性方法，但是提供了与可以如何制造第一半导体层相关的特定实例。
具体地，在这个实例中，在第一半导体器件层中器件的制造涉及氧化(“OD”)模块工艺(操作110)、栅极模块工艺(操作112)、源极/漏极模块工艺(操作114)、去除多晶硅栅极模块工艺(操作116)、中段制程(“MEOL”)模块工艺(操作118)、以及缓冲层沉积和CMP工艺(操作119)。
图6描绘了SOI晶圆200的示例性部分的等距视图，可以提供SOI晶圆200以使用图3中描述的方法制造多层半导体结构。SOI晶圆200包括具有掩埋氧化物层204和位于掩埋氧化物层204之上的第一沟道材料206的硅衬底202。第一沟道材料可以包括具有N阱注入的Ge。掩埋氧化物层204可以由诸如SiO2、HfO2、Al2O3或其他合适的氧化物材料形成。
再次参考图3，OD模块工艺(操作110)可以包括多个重复的隔离氧化物沉积和平坦化，光刻和蚀刻操作(操作120)，以及扩散/离子注入操作(操作122)，诸如P阱或N阱注入、P+注入和N+注入。
图7示出了在完成OD模块工艺(图3的操作110)之后的半导体结构的一部分的等距视图。所示的是用于掩埋氧化物层204之上的NMOS晶体管的OD鳍208，OD鳍208和掩埋氧化物层204依次位于衬底202之上。
再次参考图3，栅极模块工艺(操作112)包括诸如沉积隔离氧化物材料(操作124)、沉积伪多晶硅(操作126)、光刻/蚀刻伪多晶硅操作(操作128)、蚀刻隔离氧化物材料(操作130)、以及形成氮化物间隔件(操作132)的操作。
图8A示出了在完成栅极模块工艺(图3的操作112)之后的半导体结构的一部分的等距视图。图8B提供了从图8A的横截线1得到半导体结构的截面图。所示的是伪多晶硅210、氮化物间隔件212和伪隔离氧化物214。组成OD鳍208的沟道材料可以包括具有N阱注入的Ge。
再次参考图3，源极/漏极模块工艺(操作114)可以包括源极/漏极外延生长操作(操作134)、源极/漏极注入操作(操作136)、以及沉积和蚀刻层间电介质(操作138)。
图9A示出了在源极/漏极外延生长操作(图3的操作134)和源极/漏极注入操作(图3的操作136)之后的半导体结构的等距视图。图9B提供了从图9A的横截线1所得的半导体结构的截面图。所示的是外延和P+注入之后的源极/漏极材料216。
图10A示出了在沉积和蚀刻层间电介质(图3的操作138)之后的半导体结构的一部分的等距视图。图10B提供了从图10A的横截线1得到的半导体结构的截面图。所示的是沉积的层间电介质材料218。
再次参考图3，去除多晶硅栅极模块工艺(操作116)包括去除伪多晶硅/隔离氧化物(操作140)以及沉积和CMP隔离氧化物/高k/金属栅极(操作142)。MEOL模块工艺(操作122)可以包括M0光刻和蚀刻操作(操作144)、硅化(操作146)、以及M0沉积和CMP(操作148)。
图11A示出了MEOL模块工艺(图3的操作122)之后的半导体结构的一部分的等距视图。图11B提供了从图11A的横截线1得到的半导体结构的截面图。这些图示出了在源极区和漏极区之上的添加的M0金属材料220和硅化物222，也示出了沉积的金属栅极材料224。第一晶体管层的顶面226具有图案化的部件，并且其由诸如金属栅极、氮化物间隔件、M0金属和ILD0氧化物的一些非均质材料组成。
再次参考图3，沉积缓冲层和CMP工艺(操作119)导致粘合/缓冲层沉积到第一晶体管层的顶面上以产生均匀的、非图案化的、无形貌的且用于晶圆接合的均匀表面。在这个实例中，考虑到随后蚀刻和填充的接触件的深度，用于这个层的合适的厚度是约10nm～20nm。
图12A示出了在沉积缓冲层和CMP工艺(图3的操作119)之后的半导体结构的一部分的等距视图。图11B提供了从图11A的横截线1得到的半导体结构的截面图。这些图示出了第一晶体管层228的掩埋氧化物204和粘合/缓冲层230。
图4是示出了用于产生具有两个半导体器件层的多层半导体结构的另一示例性方法的工艺流程图。该示例性方法包括提供SOI晶圆或位于衬底上的接合掩埋氧化物和第一沟道材料(操作100)；在缓冲层上制造具有毯式顶面的第一半导体层(操作102)；将SOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至第一半导体层的顶部毯式表面(操作104)；在SOI衬底上制造第二器件层(操作106)；以及完成具有接线和金属化层的半导体结构(操作108)。图4的示例性方法与图2的示例性方法相似，但是提供了与可以如何将第二半导体衬底接合至第一半导体器件的表面相关的特定实例。
具体地，参考图4，在这个实例中，将SOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至第一半导体层的顶部毯式表面包括提供独立的衬底(操作150)。作为一个实例，衬底可以包括具有激活的Be掺杂剂的GaAs。图13示出了独立的衬底232的等距视图。在这个实例中，衬底包括具有P阱注入的GaAs。
再次参考图4，将SOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至第一半导体层的顶部毯式表面还包括将无缺陷的掩埋氧化物层沉积到衬底上(操作152)。图14示出了具有沉积的掩埋氧化物234的衬底232的等距视图。在这个实例中，掩埋氧化物包括Al2O3、HfO2、SiO2或一些其他合适的氧化物材料。在这个实例中，该层的厚度为约10nm～20nm。
再次参考图4，将SOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至第一半导体层的顶部毯式表面还包括注入H2/He(操作154)。图15示出了经历H2/He注入的沉积的掩埋氧化物234和衬底232的等距视图，从而将H2/He 236引入GaAs衬底232到水平面238的位置，进而弱化界面原子的结合。
再次参考图4，在操作156中，发生掩埋氧化物层的顶面与第一晶体管层的顶部毯式面的接合。图16提供了使用箭头239示出的将掩埋氧化物层234的顶面240接合至第一晶体管层的顶部毯式面242。应该平坦化两个接合表面240、242以最小化表面粗糙度，并且清洗表面以在接合之前去除颗粒。
再次参考图4，将SOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至第一半导体层的顶部图案化表面还包括退火操作以固结接合界面(操作158)。图17示出了退火操作之后半导体结构的等距视图。所示的是在接合晶圆244、接合表面240、242以及第一晶体管层246的晶圆中的衬底232、掩埋氧化物234和H2/He注入层水平面238。
再次参考图4，将SOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至第一半导体层的顶部图案化表面还包括在H2/He注入层水平面处劈开晶圆(操作160)。图18示出了在晶圆劈开操作之后的半导体结构的等距视图。衬底232已经在H2/He注入层水平面238处被劈开。
再次参考图4，将SOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至第一半导体层的顶部图案化表面还包括GaAs CMP(操作162)以减小GaAs衬底的尺寸。图19示出了GaAs CMP之后的半导体结构的等距视图。实施用于GaAs沟道材料的CMP以使第二沟道材料达到目标厚度248。
图5是示出了用于产生具有两个半导体器件层的多层半导体结构的另一示例性方法的工艺流程图。该示例性方法包括提供SOI晶圆或位于衬底上的接合掩埋氧化物和第一沟道材料(操作100)，在缓冲层上制造具有毯式顶面的第一半导体层(操作102)，将SOI衬底(或接合掩埋氧化物和沟道材料)的底部绝缘体表面接合至第一半导体层的顶部毯式表面(操作104)，在SOI衬底上制造第二器件层(操作106)，以及完成具有接线和金属化层的半导体结构(操作108)。图5的示例性方法与图2的示例性方法相似，但是提供与制造第二半导体层相关的特定实例。
具体地，在这个实例中，在第二半导体器件层中制造器件包括氧化(“OD”)模块工艺(操作164)、栅极模块工艺(操作166)、源极/漏极模块工艺(操作168)、去除多晶硅栅极模块工艺(操作170)、以及中段制程(“MEOL”)模块工艺(操作172)。
OD模块工艺(操作164)可以包括多个重复的隔离氧化物沉积和平坦化，光刻和蚀刻操作(操作174)，以及扩散/离子注入操作(操作176)，诸如P阱或N阱注入、P+注入和N+注入。
栅极模块工艺(操作166)包括诸如沉积隔离氧化物材料(操作178)、沉积伪多晶硅(操作180)、光刻/蚀刻伪多晶硅(操作182)、蚀刻隔离氧化物材料(操作184)、以及形成氮化物间隔件(操作186)的操作。
源极/漏极模块工艺(操作168)可以包括源极/漏极外延生长操作(操作188)、源极/漏极注入操作(操作190)、以及沉积和蚀刻层间电介质(操作192)。
去除多晶硅栅极模块工艺(操作170)包括去除伪多晶硅/隔离氧化物(操作194)以及沉积隔离氧化物/高k/金属栅极和CMP(操作196)。
中段制程(“MEOL”)模块工艺(操作172)可以包括M0光刻和蚀刻操作(操作197)、硅化(操作198)、以及M0沉积和CMP(操作199)。
图20A示出了在第二半导体器件层中制造器件之后的半导体结构的等距视图。图20B提供了从图20A的横截线1得到的半导体结构的截面图。这些图示出了第一衬底202、第一掩埋氧化物层204、第一半导体器件(或晶体管)层228、毯式(即，粘合/接合)层230、第二掩埋氧化物层234、以及第二半导体器件(或晶体管)层250。第二晶体管层250包括N+源极/漏极区252、硅化物254、氮化物间隔件256、M0金属258、金属栅极260以及IL/HK 262。
制造了第二半导体器件层之后，可以实施BEOL操作。图21A示出了包括添加M1金属264的BEOL操作(例如，图5的操作108)完成之后的半导体结构的等距视图。图21B提供了从图21A的横截线1得到的半导体结构的截面图，并且也示出了从第二晶体管层的M1金属264到M0金属258的通孔0 266。
图22示出了多层半导体结构中的层间通孔的深度。具有最大深度的通孔0 268是具有从M1到第一M0和从M1到第一栅极的层间连接件的通孔。每个这种类型的通孔将具有蚀刻穿过IMD1的深度270、蚀刻穿过第二晶体管层的ILD0氧化物的深度(由第二晶体管的鳍顶部之上的栅极高度272加上第二晶体管的鳍高度274确定)、蚀刻穿过掩埋氧化物的深度276、蚀刻穿过粘合/缓冲氧化物的深度278、以及蚀刻穿过第一晶体管的ILD0的深度。在示例性实例中，将蚀刻的接触孔的深度设计为小于150nm。在这个实例中，IMD1氧化物的高度为约40nm；第二晶体管的鳍高度为约20nm～35nm；鳍顶部之上的栅极高度为约35nm～45nm；掩埋氧化物的高度为约10nm～20nm；以及缓冲/粘合氧化物高度为约10nm～20nm。
本书面说明书使用实例以公开本发明，其中包括最佳模式，且也使本领域普通技术人员能够制造和使用本发明。本发明的专利范围可以包括本领域普通技术人员能想到的其他实例。例如，半导体结构可包括三个或多个半导体器件层，其中，第一半导体器件层包括SOI衬底，并且第二、第三或更多的层也包括SOI衬底。在另一实例中，具有多个半导体器件层的半导体结构可包括具有PMOS器件的一个层和具有NMOS器件的另一个层。
相关领域中的技术人员将认识到，可以在没有一个或多个具体细节的情况下或具有其他替换的和/或额外的方法、材料或组件的情况下实施各个实施例。没有详细示出或描述已知的结构、材料或操作以避免模糊本发明的各个实施例的各方面。图中示出的各个实施例是说明性实例代表且没必要按比例绘制。在一个或多个实施例中，可以以任何合适的方式结合特定的部件、结构、材料或特性。在其他实施例中，可以忽略可包括的各个额外的层和/或结构和/或描述的部件。可以将各个操作以最有助于理解本发明的方式依次描述为多个离散的操作。然而，描述的顺序不应该被解释为暗示这些操作是必须依赖的顺序。特别地，这些操作不必以所表示的顺序实施。本发明中描述的操作可以以不同于所描述的实施例的顺序(串行或并行)实施。可以实施和/或描述各种额外的操作。在额外的实施例中可以忽略一些操作。
本书面说明书和下文的权利要求可以包括仅用于描述的目的且不应理解为限制的术语，诸如，左边的、右边的、顶部、底部、上方、下方、上面的、下面的、第一、第二等。例如，代表相对垂直的术语可以指衬底或集成电路的器件侧(或，有源面)是该衬底的“顶”面的位置；实际上该衬底可以是任何方向，使得在标准的底面参照系中衬底的“顶”面可以低于“底”面，且仍然落入术语“顶”的意思内的。除非另有具体描述，否则在本文中(包括在权利要求中)使用的术语“在...上”可以不表示第一层位于第二层上是直接位于其上且直接接触第二层；可以存在第三层或其他结构位于第一层和第一层上的第二层之间。本发明中描述的器件或物品的实施例可以以许多位置和方向进行制造、使用或运输。本领域的技术人员将认识到附图中示出的各个组件的各种等效组合和替换。

Claims (20)

1.一种具有多个半导体器件层的半导体结构，所述半导体结构包括：
第一掩埋氧化物；
第一半导体器件层，制造在所述第一掩埋氧化物之上，且包括图案化的顶部表面，其中，所述第一半导体器件层包括：
第一鳍；
第一栅极电介质，沿着所述第一鳍的侧壁和顶面延伸；
第一栅电极，位于所述第一栅极电介质上方，其中，所述第一栅电极在垂直于所述第一鳍延伸方向的第一方向上具有第一长度，并且其中，所述第一栅电极的顶面位于所述第一鳍的顶面之上；以及
间隔件，沿着所述第一栅电极的侧壁，其中，所述第一半导体器件层的顶面包括所述第一栅电极的顶面和所述间隔件的顶面，并且其中，所述第一栅电极的顶面和所述间隔件的顶面远离所述第一掩埋氧化物；
毯式层，包括制造在所述图案化的顶部表面上方的绝缘体材料，其中，所述毯式层的最底表面位于所述第一鳍的顶面之下，并且其中，所述毯式层与所述第一鳍的所述侧壁和所述顶面间隔开；
第二掩埋氧化物，接合至所述毯式层，其中，所述第二掩埋氧化物和所述毯式层的未图案化的毯式面之间的接合界面为均质材料；
第二半导体器件层，制造在所述第二掩埋氧化物之上，其中，所述第二半导体器件层包括：
第二鳍，所述第二鳍位于所述第一鳍上方；
第二栅极电介质，沿着所述第二鳍的侧壁和顶面延伸；
第二栅电极，位于所述第二栅极电介质上方，其中，所述第二栅电极在所述第一方向上具有小于所述第一长度的第二长度，并且其中，所述第一栅电极的部分横向延伸超出所述第二栅电极的侧壁；以及
层间通孔，设置在第二半导体器件层上方，其中，所述层间通孔包括穿过所述第二半导体器件层至所述第一半导体器件层的第一栅电极的第一通孔，所述第一通孔延伸至所述毯式层并且与所述第一栅电极的横向延伸超出所述第二栅电极的顶面物理接触，其中，所述第一通孔与所述第一鳍横向间隔开，并且其中，所述第一通孔的最底表面位于所述第一鳍的顶面之上并且与所述第一鳍的顶面垂直间隔开；
其中，所述层间通孔还包括与所述第二栅电极的顶面物理接触的第二通孔，其中，所述第二通孔与所述第二鳍的顶面垂直间隔开并且所述第二通孔的最底表面位于所述第二鳍的顶面之上，
其中，所述毯式层的厚度设计为使得所述第一通孔的高宽比小于10。
2.根据权利要求1所述的半导体结构，其中，所述第一半导体器件层包括第一类型的沟道材料，并且所述第二半导体器件层包括第二类型的沟道材料。
3.根据权利要求2所述的半导体结构，其中，所述第一类型的沟道材料不同于所述第二类型的沟道材料。
4.根据权利要求1所述的半导体结构，其中，一种类型的器件仅制造在所述第一半导体器件层和所述第二半导体器件层的一个上，并且另一种类型的器件仅制造在所述第一半导体器件层和所述第二半导体器件层的另一个上。
5.根据权利要求4所述的半导体结构，其中，一种类型的器件包括PMOS器件，并且另一种类型的器件包括NMOS器件。
6.根据权利要求1所述的半导体结构，其中，所述第一掩埋氧化物和所述第一半导体器件层均由绝缘体上半导体(“SOI”)衬底产生。
7.根据权利要求6所述的半导体结构，其中，所述第二掩埋氧化物和所述第二半导体器件层均由绝缘体上半导体(“SOI”)衬底产生。
8.一种制造多个半导体器件层结构的方法，所述方法包括：
提供第一晶圆，所述第一晶圆包括接合至第一掩埋氧化物层的第一沟道材料；
由所述第一沟道材料制造第一半导体器件层中的第一鳍，所述第一半导体器件层包括图案化的顶部表面，其中，所述第一半导体器件层包括：
所述第一鳍；
第一栅极电介质，沿着所述第一鳍的侧壁和顶面延伸；
第一栅电极，位于所述第一栅极电介质上方，其中，所述第一栅电极在垂直于所述第一鳍延伸方向的第一方向上具有第一长度，并且其中，所述第一栅电极的顶面位于所述第一鳍的顶面之上；以及
间隔件，沿着所述第一栅电极的侧壁，其中，所述第一半导体器件层的顶面包括所述第一栅电极的顶面和所述间隔件的顶面，并且其中，所述第一栅电极的顶面和所述间隔件的顶面远离所述第一掩埋氧化物层；
制造毯式层，所述毯式层包括位于所述图案化的顶部表面上方的绝缘体材料，其中，所述毯式层的最底表面位于所述第一鳍的顶面之下，并且其中，所述毯式层与所述第一鳍的所述侧壁和所述顶面间隔开；
提供第二晶圆，所述第二晶圆包括接合至第二掩埋氧化物层的第二沟道材料；
将所述第二掩埋氧化物层接合至所述毯式层；
由所述第二沟道材料制造第二半导体器件层中的第二鳍；以及
将所述第一半导体器件层的部件与所述第二半导体器件层的部件互连，其中，所述第二半导体器件层包括：
第二鳍，所述第二鳍位于所述第一鳍上方；
第二栅极电介质，沿着所述第二鳍的侧壁和顶面延伸；
第二栅电极，位于所述第二栅极电介质上方，其中，所述第二栅电极在所述第一方向上具有小于所述第一长度的第二长度，并且其中，所述第一栅电极的部分横向延伸超出所述第二栅电极的侧壁，
其中，第一通孔延伸至所述毯式层并且与所述第一栅电极的横向延伸超出所述第二栅电极的顶面物理接触，其中，所述第一通孔与所述第一鳍横向间隔开，并且其中，所述第一通孔的最底表面位于所述第一鳍的顶面之上并且与所述第一鳍的顶面垂直间隔开；
其中，第二通孔与所述第二栅电极的顶面物理接触并且与所述第二鳍的顶面垂直间隔开，并且其中，所述第二通孔的最底表面位于所述第二鳍的顶面之上，
其中，在将所述第二掩埋氧化物层接合至所述毯式层之前，还包括：
将无缺陷的所述第二掩埋氧化物层沉积到衬底上；
对所述第二掩埋氧化物层和所述衬底注入H2/He，从而弱化界面原子的结合，其中，将H2/He引入所述衬底到H2/He注入层水平面的位置；
平坦化所述第二掩埋氧化物层和所述毯式层，以最小化表面粗糙度，
将所述第二掩埋氧化物层接合至所述毯式层还包括退火操作，以固化接合界面，以及在所述H2/He注入层水平面处劈开所述衬底。
9.根据权利要求8所述的方法，其中，所述第一沟道材料和所述第二沟道材料不同。
10.根据权利要求8所述的方法，其中，提供所述第一晶圆包括提供第一绝缘体上硅(“SOI”)晶圆。
11.根据权利要求8所述的方法，其中，提供所述第二晶圆包括提供第二SOI晶圆。
12.根据权利要求8所述的方法，其中，将一种类型的器件仅制造在所述第一半导体器件层和所述第二半导体器件层的一个上，并且将另一种类型的器件仅制造在所述第一半导体器件层和所述第二半导体器件层的另一个上。
13.根据权利要求12所述的方法，其中，所述一种类型的器件包括PMOS器件，并且所述另一种类型的器件包括NMOS器件。
14.一种制造多个半导体器件层结构的方法，所述方法包括：
提供第一SOI晶圆，所述第一SOI晶圆包括接合至第一掩埋氧化物层的第一沟道材料；
由所述第一沟道材料制造第一半导体器件层中的第一鳍，所述第一半导体器件层包括图案化的顶部表面，其中，所述第一半导体器件层包括：
所述第一鳍；
第一栅极电介质，沿着所述第一鳍的侧壁和顶面延伸；
第一栅电极，位于所述第一栅极电介质上方，其中，所述第一栅电极在垂直于所述第一鳍延伸方向的第一方向上具有第一长度，并且其中，所述第一栅电极的顶面位于所述第一鳍的顶面之上；以及
间隔件，沿着所述第一栅电极的侧壁，其中，所述第一半导体器件层的顶面包括所述第一栅电极的顶面和所述间隔件的顶面，并且其中，所述第一栅电极的顶面和所述间隔件的顶面远离所述第一掩埋氧化物层；
制造毯式层，所述毯式层包括位于所述图案化的顶部表面上方的绝缘体材料，其中，所述毯式层的最底表面位于所述第一鳍的顶面之下，并且其中，所述毯式层与所述第一鳍的所述侧壁和所述顶面间隔开；
将包括第二沟道材料和第二掩埋氧化物层的第二晶圆接合至所述毯式层；以及
由所述第二沟道材料制造第二半导体器件层中的第二鳍，其中，所述第二半导体器件层包括：
第二鳍，所述第二鳍位于所述第一鳍上方；
第二栅极电介质，沿着所述第二鳍的侧壁和顶面延伸；
第二栅电极，位于所述第二栅极电介质上方，其中，所述第二栅电极在所述第一方向上具有小于所述第一长度的第二长度，并且其中，所述第一栅电极的部分横向延伸超出所述第二栅电极的侧壁，
其中，第一通孔延伸至所述毯式层并且与所述第一栅电极的横向延伸超出所述第二栅电极的顶面物理接触，其中，所述第一通孔与所述第一鳍横向间隔开，并且其中，所述第一通孔的最底表面位于所述第一鳍的顶面之上并且与所述第一鳍的顶面垂直间隔开；
其中，第二通孔与所述第二栅电极的顶面物理接触并且与所述第二鳍的顶面垂直间隔开，并且其中，所述第二通孔的最底表面位于所述第二鳍的顶面之上，
其中，在将所述第二掩埋氧化物层接合至所述毯式层之前，还包括：
将无缺陷的所述第二掩埋氧化物层沉积到衬底上；
对所述第二掩埋氧化物层和所述衬底注入H2/He，从而弱化界面原子的结合，其中，将H2/He引入所述衬底到H2/He注入层水平面的位置；
平坦化所述第二掩埋氧化物层和所述毯式层，以最小化表面粗糙度，
将所述第二掩埋氧化物层接合至所述毯式层还包括退火操作，以固化接合界面，以及在所述H2/He注入层水平面处劈开所述衬底。
15.根据权利要求14所述的方法，其中，所述第一沟道材料和所述第二沟道材料不同。
16.根据权利要求14所述的方法，其中，将一种类型的器件仅制造在所述第一半导体器件层和所述第二半导体器件层的一个上，并且将另一种类型的器件仅制造在所述第一半导体器件层和所述第二半导体器件层的另一个上。
17.根据权利要求16所述的方法，其中，所述一种类型的器件包括PMOS器件，并且所述另一种类型的器件包括NMOS器件。
18.根据权利要求14所述的方法，其中，接合所述第二晶圆还包括将氧化物材料沉积到所述第二沟道材料上。
19.根据权利要求14所述的方法，其中，接合所述第二晶圆还包括平坦化所述第二沟道材料。
20.根据权利要求14所述的方法，还包括将所述第一半导体器件层的部件与所述第二半导体器件层的部件互连。
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