KR20180045889A - 복수의 반도체 디바이스 층을 갖는 반도체 구조물에 대한 시스템 및 방법 - Google Patents

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Abstract

복수의 반도체 디바이스 층을 갖는 반도체 구조물이 제공된다. 반도체 구조물은 제1 매립 산화물 및 제1 매립 산화물 위에 제조된 제1 반도체 디바이스 층을 포함한다. 제1 반도체 디바이스 층은 패터닝된 상부 표면을 포함한다. 절연체 재료를 포함하는 블랭킷 층이 패터닝된 표면 위에 제조된다. 반도체 구조물은 블랭킷 층에 본딩된 제2 매립 산화물 및 제2 매립 산화물 위에 제조된 제2 반도체 디바이스 층을 더 포함한다.

Description

복수의 반도체 디바이스 층을 갖는 반도체 구조물에 대한 시스템 및 방법{SYSTEMS AND METHODS FOR A SEMICONDUCTOR STRUCTURE HAVING MULTIPLE SEMICONDUCTOR-DEVICE LAYERS}
본 특허 문헌에 기재된 기술은 일반적으로 반도체 디바이스에 관한 것으로, 보다 상세하게는 복수의 반도체 디바이스 층을 갖는 반도체 구조물에 관한 것이다.
집적 회로("IC", integrated circuit)는 특히 NMOS(n-channel MOSFET) 디바이스, PMOS(p-channel MOSFET) 디바이스, BJT(bipolar junction transistor) 디바이스, 다이오드 디바이스, 및 커패시터 디바이스와 같은 반도체 디바이스의 하나 이상의 타입을 포함할 수 있다. 다양한 타입의 디바이스는 반도체 설계자들에 대하여 다양한 설계 고려사항을 제시할 수 있다. IC는 또한 아날로그 기능, 로직 기능 및 메모리 기능을 갖는 IC와 같이 다양한 회로 기능들을 갖는 회로를 포함할 수 있다.
여기에 기재된 교시에 따르면, 복수의 반도체 디바이스 층을 갖는 반도체 구조물이 제공된다. 하나의 예에서, 반도체 구조물은 제1 매립 산화물 및 제1 매립 산화물 위에 제조된 제1 반도체 디바이스 층을 포함한다. 제1 반도체 디바이스 층은 패터닝된 상부 표면을 포함한다. 절연체 재료를 포함하는 블랭킷(blanket) 층이 패터닝된 표면 위에 제조된다. 반도체 구조물은 블랭킷 층에 본딩된 제2 매립 산화물 및 제2 매립 산화물 위에 제조된 제2 반도체 디바이스 층을 더 포함한다.
다른 예에서, 멀티 반도체 디바이스 층(multi-semiconductor device layer) 구조물을 제조하는 방법이 제공된다. 방법은 제1 매립 산화물 층에 본딩된 제1 채널 재료를 포함하는 제1 웨이퍼를 제공하는 단계 및 제1 채널 재료로부터 제1 반도체 디바이스 층을 제조하는 단계를 포함한다. 제1 반도체 디바이스 층은 패터닝된 상부 표면을 포함한다. 방법은, 패터닝된 표면 위에 절연체 재료를 포함하는 블랭킷 층을 제조하는 단계, 제2 매립 산화물 층에 본딩된 제2 채널 재료를 포함하는 제2 웨이퍼를 제공하는 단계, 블랭킷 층에 제2 매립 산화물을 본딩하는 단계, 제2 채널 재료로부터 제2 반도체 디바이스 층을 제조하는 단계, 및 제1 반도체 디바이스 층의 특징부를 제2 반도체 디바이스의 층의 특징부와 상호접속시키는 단계를 더 포함한다.
또 다른 예에서, 멀티 반도체 디바이스 층 구조물을 제조하는 방법이 제공된다. 방법은 제1 매립 산화물 층에 본딩된 제1 채널 재료를 포함하는 제1 SOI 웨이퍼를 제공하는 단계 및 제1 채널 재료로부터 제1 반도체 디바이스 층을 제조하는 단계를 포함한다. 제1 반도체 디바이스 층은 패터닝된 상부 표면을 포함한다. 방법은, 패터닝된 표면 위에 절연체 재료를 포함하는 블랭킷 층을 제조하는 단계, 제2 채널 재료 및 제2 매립 산화물을 포함하는 제2 웨이퍼를 블랭킷 층에 본딩하는 단계, 및 제2 채널 재료로부터 제2 반도체 디바이스 층을 제조하는 단계를 더 포함한다.
도 1은 복수의 트랜지스터 층을 갖는 예시적인 반도체 구조물의 단면도이다.
도 2 내지 도 5는 다층 반도체 디바이스 구조물을 생성하기 위한 예시적인 방법을 도시한 프로세스 흐름도이다.
도 6 내지 도 22는 다층 반도체 구조물의 제조 동안 반도체 구조물의 예시적인 상태를 도시한 도면들이다.
반도체 구조물에서 둘 이상의 반도체 디바이스 층의 사용은, 일부 구현에서, 반도체 제조를 단순화하면서, 일부 반도체 디바이스의 제조에서의 특정 채널 재료의 유리한 사용 그리고 다른 반도체 디바이스의 제조에서의 다른 채널 재료의 사용을 허용할 수 있다. 도 1은 복수의 트랜지스터 층을 갖는 예시적인 반도체 구조물(10)의 단면도이다. 반도체 구조물은 SOI(semiconductor-on-insulator) 상에 제조된 제1 트랜지스터 층 및 제2 SOI 구조물 상에 제조된 제2 트랜지스터 층을 포함한다. 구체적으로, 반도체 구조물(10)은 기판(12), 기판(12) 위의 제1 매립 산화물 층(14), 매립 산화물(14) 위의 제1 트랜지스터 층(16), 제1 트랜지스터 층(16) 위의 블랭킷 층(18), 블랭킷 층(18) 위의 제2 매립 산화물 층(20), 제2 매립 산화물(20) 위의 제2 트랜지스터 층(22) 및 제2 트랜지스터 층(22) 위의 BEOL(back-end-of-line) 층을 포함한다. 제1 트랜지스터 층(16)은 트랜지스터의 소스 영역, 드레인 영역, 및 게이트 영역, ILD0 산화물, 질화물 스페이서, 및 금속 재료와 같은 복수의 컴포넌트들을 포함한다. 제1 트랜지스터 층(16)의 상부 표면은 그의 상면 상에 증착된 ILD0 산화물을 포함하는 블랭킷 표면(18)을 갖는다.
반도체 구조물을 형성하는 것은 제2 매립 산화물 층 및 채널 재료를 제1 트랜지스터 층의 상부 상의 블랭킷 표면에 본딩하는 것을 포함한다. 블랭킷 표면을 형성하도록, 산화물계 재료와 같은 블랭킷(즉, 단일 재료; 패터닝된 특징부 없음; 토포그래피(topography) 없음) 절연체 재료가 제1 트랜지스터 층의 상부 상에 증착된다. 제2 매립 산화물과 블랭킷 표면 사이의 본딩 계면은 균질(homogeneous) 재료(예를 들어, 제2 매립 산화물 및 블랭킷의 ILD0 산화물)를 포함하고, 제2 매립 산화물과 블랭킷 표면 아래의 패터닝된 표면 사이와 같은 비균질 계면 간의 본딩보다 더 강하고 보다 균일한 결합을 가질 수 있다.
블랭킷 표면의 사용은, 제1 및 제2 트랜지스터(예를 들어, 제1 층에 대한 SOI NMOS 트랜지스터 및 제2 층에 대한 SOI PMOS 트랜지스터) 둘 다에 대한 벌크 누설 제어와 같은 양립가능한 전기적 특성 거동 때문에, 제1 트랜지스터 레벨 상의 제1 트랜지스터 타입의 제조 및 제2 트랜지스터 레벨 상의 제2 트랜지스터 타입의 제조를 허용할 수 있다. 글루/버퍼(glue/buffer) 층으로도 지칭되는 블랭킷 표면의 두께는, 가장 깊은 컨택 홀(contact hole) 에칭 및 충전의 프로세스 한계에 의해 제한될 수 있다. 예를 들어, 컨택 홀 에칭 및 충전을 위한 실현가능한 깊이는 N10-N32(10 나노미터 내지 32 나노미터) 기술 노드에 대하여 약 15nm ~ 40nm의 직경으로 50nm ~ 150nm일 수 있다. 이 예에서, 종횡비, 즉 컨택 홀의 개구 직경에 대한 컨택 홀의 깊이는 약 10보다 더 작다. 따라서, 매립 산화물 및 버퍼/글루 산화물의 두께는 적합하게 설계되고 최소화되어야 한다. 이 예에서, IMD1 산화물 높이는 약 40nm이고, 제2 트랜지스터의 핀 높이는 약 20nm ~ 35nm이고, 핀 상부 위의 게이트 높이는 약 35nm ~ 45nm이고, 매립 산화물 높이는 약 10nm ~ 20nm이고, 버퍼/글루 산화물 높이는 약 10nm ~ 20nm이다.
도 2는 2개의 반도체 디바이스(또는 트랜지스터) 층을 갖는 다층 반도체 구조물을 생성하기 위한 예시적인 방법을 도시한 프로세스 흐름도이다. 동작 100에서, 제1 채널 재료를 갖는 제1 SOI 웨이퍼가 제1 층에 대하여 제공된다. 대안으로서, 동작 100에서, 본딩된 매립 산화물 및 제1 채널 재료를 갖는 기판이 제공될 수 있다.
동작 102에서, 제1 트랜지스터 층이 제조된다. 제1 트랜지스터 층은, 특히 포토리소그래피, 에칭, 세척, 화학 기계적 연마/평탄화("CMP", chemical mechanical polishing), 박막 증착, 열 프로세스(예를 들어, 도핑, 활성화/표면, 패시베이션/재료 강화(consolidation)), 에피텍시 및 재료 충전을 포함하는 적합한 프로세스를 사용하여 제조될 수 있다. 예를 들어, 포토리소그래피 프로세스는, 포토레지스트 층(레지스트)을 형성하고, 레지스트를 패턴에 노출시키고, 포스트 노광 베이크(post-exposure bake) 프로세스를 수행하고, 마스킹 요소를 형성하도록 레지스트를 현상하는 것을 포함할 수 있다. 그 다음, 마스킹 요소는 에칭 프로세스에 사용될 수 있다. 에칭은 반응성 이온 에칭(RIE; reactive ion etch) 및/또는 기타 적합한 프로세스를 사용하여 수행될 수 있다 제1 트랜지스터 레벨의 제조는 제1 트랜지스터 레벨의 상부 상에 버퍼 층을 제조하는 것을 포함한다.
제1 반도체 층 상의 디바이스가 제조된 후에, 제2 반도체 기판이 제공되어 제1 반도체 디바이스 층의 상부 표면(즉, 버퍼 층)에 본딩된다(동작 104). 제2 반도체 기판은 SOI 기판을 포함한다. SOI 기판의 절연체의 하부 표면이 제1 반도체 층의 상부 표면에 본딩된다. 일부 실시예에서, 절연체의 본딩 표면 및 버퍼 층의 상부 표면은, 과도한 입자를 세척하여 제거하며 표면을 소수성 또는 친수성이 되게 처리된다. 표면이 처리된 후에, 제1 반도체 층을 포함한 웨이퍼 및 SOI 기판을 포함한 웨이퍼가 정렬된다. 정렬 후에, 층들은 터치 앤 프레스(touch and press) 프로세스를 통해 본딩될 수 있다. 반 데르 월스(Van der Waals) 힘이 제2 반도체 층의 하부와 제1 반도체 층의 상부 사이의 계면의 원자들을 같이 결합할 것이다(이 프로세스는 일부 플라즈마 강화 기술을 수반할 수 있음). 또한, 계면에서 원자들의 결합을 강화하도록 열적 절차가 가해질 수 있다. 결과적인 반도체 구조물은 제2 반도체 층의 두께를 필요 두께로 감소시키도록 평탄화 프로세스 또는 CMP 프로세스가 적용될 수 있다.
본딩 후에, 제2 반도체 디바이스 층이 제2 반도체 기판 상에 제조된다(동작 106). 제2 반도체 층은 특히 포토리소그래피, 에칭, 세척, 화학 기계적 연마/평탄화(CMP), 박막 증착, 열 프로세스, 에피텍시, 및 재료 충전을 포함하는 다수의 적합한 프로세스를 사용하여 제조될 수 있다.
제2 반도체 기판은 매립 산화물 및 제2 채널 재료를 포함하는 SOI 구조물을 갖는다. 매립 산화물은 반도체 채널 재료 아래의 전기 절연체로서 기능한다. 매립 산화물은 SiO2, HfO, Al2O3 또는 기타 적합한 산화물 재료와 같은 재료로부터 형성될 수 있다. 전기 절연체는 제2 반도체 기판의 제2 채널 재료를 제2 반도체 디바이스 층 상에 형성된 디바이스로부터 절연시키도록 기능한다.
제2 채널 재료는 Si, SiGe, GaAs, 또는 기타와 같은 재료로부터 형성될 수 있다. 제2 채널 재료는 제1 반도체 디바이스 층에 사용된 반도체 채널 재료와 동일하거나 상이할 수 있다. 이는 제1 반도체 기판의 채널 재료를 갖는 특정 반도체 디바이스 및 제2 반도체 기판의 채널 재료를 갖는 기타 반도체 디바이스를 선택적으로 구성하는 것을 가능하게 할 수 있다. 예를 들어, NMOS 및 PMOS 트랜지스터의 성능을 부스팅하기 위해, 제1 반도체 기판의 채널 재료는 Ge이며 PMOS 디바이스를 제조하는데 사용될 수 있고, 제2 반도체 기판의 채널 재료는 GaAs이며 NMOS 디바이스를 제조하는데 사용될 수 있다.
제2 반도체 디바이스 층을 제조한 후에, 반도체 구조물이 완료될 수 있다(동작 108). 완료는, 개별 디바이스들이 다층 반도체 구조물 상의 배선과 상호접속되는 BEOL 동작을 포함한다. BEOL은 컨택, 절연 층(유전체), 금속 레벨, 및 칩-패키지 접속을 위한 본딩 사이트의 제조를 포함할 수 있다.
도 3은 2개의 반도체 디바이스 층을 갖는 다층 반도체 구조물을 생성하기 위한 다른 예시적인 방법을 도시한 프로세스 흐름도이다. 이 예시적인 방법은, SOI 웨이퍼 또는 기판 상의 본딩된 매립 산화물과 제1 채널 재료를 제공하고(동작 100), 버퍼 층 상에 블랭킷 상부 표면을 갖는 제1 반도체 층을 제조하고(동작 102), SOI 기판(또는 본딩된 매립 산화물과 채널 재료)의 하부 절연체 표면을 제1 반도체 층의 상부 블랭킷 표면에 본딩하고(동작 104), SOI 기판 상에 제2 디바이스 층을 제조하고(동작 106), 배선 및 금속화 층으로 반도체 구조물을 완료하는(동작 108) 것을 포함한다. 도 3의 예시적인 방법은 도 2의 예시적인 방법과 유사하지만, 제1 반도체 층이 제조될 수 있는 방식에 관하여 구체적 예를 제공한다.
구체적으로, 제1 반도체 디바이스 층에서의 디바이스의 제조는, 이 예에서, 산화("OD", oxidation) 모듈 프로세스(동작 110), 게이트 모듈 프로세스(동작 112), 소스/드레인 모듈 프로세스(동작 114), 폴리 게이트 제거 모듈 프로세스(동작 116), MEOL(middle end of line) 모듈 프로세스(동작 118), 및 버퍼 층 증착 및 CMP 프로세스(동작 119)를 수반한다.
도 6은 다층 반도체 구조물을 제조하기 위해 도 3에 기재된 방법과 함께 사용하도록 제공될 수 있는 SOI 웨이퍼(200)의 예시적인 부분의 등각 뷰(isometric view)이다. SOI 웨이퍼(200)는 매립 산화물 층(204) 및 매립 산화물 층(204) 위의 제1 채널 재료(206)를 갖는 실리콘 기판(202)을 포함한다. 제1 채널 재료는 N웰 주입을 갖는 Ge를 포함할 수 있다. 매립 산화물 층(204)은 SiO2, HfO2, Al2O3 또는 기타 적합한 산화물 재료와 같은 재료로부터 형성될 수 있다.
도 3을 다시 참조하면, OD 모듈 프로세스(동작 110)는 격리 산화물 증착 및 평탄화, 포토리소그래피 및 에칭 동작(동작 120), 및 P웰 또는 N웰 주입, P+ 주입 및 N+ 주입과 같은 확산/이온 주입 동작(동작 122)의 다수의 반복을 수반할 수 있다.
도 7은 OD 모듈 프로세스(도 3의 동작 110)의 완료 후의 반도체 구조물의 일부의 등각 뷰를 도시한다. 매립 산화물 층(204) 위의 NMOS 트랜지스터에 대한 OD 핀들(208)이 도시되어 있으며, 매립 산화물 층(204)은 이어서 기판(202) 위에 있다.
다시 도 3을 참조하면, 게이트 모듈 프로세스(동작 112)는, 격리 산화물 재료 증착(동작 124), 더미 폴리 증착(동작 126), 더미 폴리 포토리소그래피/에칭(동작 128), 격리 산화물 재료 에칭(동작 130), 및 질화물 스페이서 형성(동작 132)과 같은 동작들을 수반한다.
도 8a는 게이트 모듈 프로세스(도 3의 동작 112)의 완료 후의 반도체 구조물의 일부의 등각 뷰를 도시한다. 도 8b는 도 8a의 절단선(CUTLINE) 1로부터의 반도체 구조물의 단면도를 제공한다. 더미 폴리(210), 질화물 스페이서(212) 및 더미 격리 산화물(214)이 도시되어 있다. OD 핀들(208)을 구성하는 채널 재료는 N웰 주입을 갖는 Ge를 포함할 수 있다.
다시 도 3을 참조하면, 소스/드레인 모듈 프로세스(동작 114)는 소스/드레인 에피텍셜 성장 동작(동작 134), 소스/드레인 주입 동작(동작 136), 및 층간 유전체 증착 및 에칭(동작 138)을 수반할 수 있다.
도 9a는 소스/드레인 에피텍셜 성장 동작(도 3의 동작 134) 및 소스/드레인 주입 동작(도 3의 동작 136) 후의 반도체 구조물의 등각 뷰를 도시한다. 도 9b는 도 9a의 절단선 1로부터의 반도체 구조물의 단면도를 제공한다. 에피텍시 및 P+ 주입 후의 소스/드레인 재료(216)가 도시되어 있다.
도 10a는 층간 유전체 증착 및 에칭(도 3의 동작 138) 후의 반도체 구조물의 일부의 등각 뷰를 도시한다. 도 10b는 도 10a의 절단선 1로부터의 반도체 구조물의 단면도를 제공한다. 증착된 층간 유전체 재료(218)가 도시되어 있다.
다시 도 3을 참조하면, 폴리 게이트 제거 모듈 프로세스(동작 116)는 더미 폴리/격리 산화물 제거(동작 140) 및 격리 산화물/하이 K/금속 게이트 증착 및 CMP(동작 142)를 수반한다. MEOL 모듈 프로세스(동작 122)는 M0 포토리소그래피 및 에칭 동작(동작 144), 살리사이데이션(salicidation)(동작 146) 및 M0 증착 및 CMP(동작 148)을 수반할 수 있다.
도 11a는 MEOL 모듈 프로세스(도 3의 동작 122) 후의 반도체 구조물의 일부의 등각 뷰를 도시한다. 도 11b는 도 11a의 절단선 1로부터의 반도체 구조물의 단면도를 제공한다. 이들 도면은 소스 및 드레인 영역 위의 M0 금속 재료(220) 및 실리사이드(222)의 추가를 도시하며, 또한 증착된 금속 게이트 재료(224)를 도시한다. 제1 트랜지스터 층의 상부 표면(226)은 패터닝된 특징부를 가지며, 금속 게이트, 질화물 스페이서, M0 금속 및 ILD0 산화물과 같은 여러 비균질 재료로 구성된다.
다시 도 3을 참조하면, 버퍼 층 증착 및 CMP 프로세스(동작 119)는 글루/버퍼 층이 제1 트랜지스터 층의 상부 표면 위에 증착되게 하여, 웨이퍼 본딩을 위해 균일하고 패터닝되지 않으며 토포그래피 없고 균질한 표면을 생성한다. 이 예에서, 이 층에 대한 실현 가능한 두께는 후속 컨택 에칭 및 충전의 깊이를 고려하여 약 10nm ~ 20nm이다.
도 12a는 버퍼 층 증착 및 CMP 프로세스(도 3의 동작 119) 후의 반도체 구조물의 일부의 등각 뷰를 도시한다. 도 11b는 도 11a의 절단선 1로부터의 반도체 구조물의 단면도를 제공한다. 이들 도면은 제1 트랜지스터 층(228)의 매립 산화물(204) 및 글루/버퍼 층(230)을 도시한다.
도 4는 2개의 반도체 디바이스 층을 갖는 다층 반도체 구조물을 생성하기 위한 또다른 예시적인 방법을 도시한 프로세스 흐름도이다. 이 예시적인 방법은, SOI 웨이퍼 또는 기판 상의 본딩된 매립 산화물과 제1 채널 재료를 제공하고(동작 100), 버퍼 층 상에 블랭킷 상부 표면을 갖는 제1 반도체 층을 제조하고(동작 102), SOI 기판의 하부 절연체 표면(또는 본딩된 매립 산화물과 채널 재료)을 제1 반도체 층의 상부 블랭킷 표면에 본딩하고(동작 104), SOI 기판 상에 제2 디바이스 층을 제조하고(동작 106), 배선 및 금속화 층으로 반도체 구조물을 완료하는(동작 108) 것을 포함한다. 도 4의 예시적인 방법은 도 2의 예시적인 방법과 유사하지만, 제2 반도체 기판이 제1 반도체 디바이스의 표면에 어떻게 본딩될 수 있는지의 방식에 관하여 구체적 예를 제공한다.
구체적으로, 도 4를 참조하면, SOI 기판(또는 본딩된 매립 산화물과 채널 재료)의 하부 절연체 표면을 제1 반도체 층의 상부 블랭킷 표면에 본딩하는 것은, 이 예에서, 별도의 기판을 제공하는 것을 포함한다(동작 150). 예로서, 기판은 활성화된 Be 도펀트를 갖는 GaAs를 포함할 수 있다. 도 13은 별도의 기판(232)의 등각 뷰를 도시한다. 이 예에서, 기판은 P웰 주입을 갖는 GaAs를 포함한다.
다시 도 4를 참조하면, SOI 기판(또는 본딩된 매립 산화물과 채널 재료)의 하부 절연체 표면을 제1 반도체 층의 상부 블랭킷 표면에 본딩하는 것은, 기판 위에 무결함(defect free) 매립 산화물 층을 증착하는 것을 더 포함한다(동작 152). 도 14는 증착된 매립 산화물(234)을 갖는 기판(232)의 등각 뷰를 도시한다. 이 예에서, 매립 산화물은 Al2O3, HfO2, SiO2 또는 일부 기타 적합한 산화물 재료를 포함한다. 이 예에서, 이 층의 두께는 약 10nm ~ 20nm이다.
다시 도 4를 참조하면, SOI 기판(또는 본딩된 매립 산화물과 채널 재료)의 하부 절연체 표면을 제1 반도체 층의 상부 블랭킷 표면에 본딩하는 것은, H2/He 주입을 더 포함한다(동작 154). 도 15는 계면 원자 결합을 약화시키기 위해 H2/He(236)을 GaAs 기판(232) 안으로 레벨(238)까지 도입하도록 H2/He 주입을 받은 증착된 매립 산화물(234) 및 기판(232)의 등각 뷰를 도시한다.
다시 도 4를 참조하면, 동작 156에서, 매립 산화물 층의 상부 표면을 제1 트랜지스터 레벨의 상부 블랭킷 표면에 본딩하는 것이 일어난다. 도 16은 화살표(239)를 사용하여 매립 산화물 층(234)의 상부 표면(240)을 제1 트랜지스터 레벨의 상부 블랭킷 표면(242)에 본딩하는 예시를 제공한다. 2개의 본딩 표면(240, 242)은 본딩 전에 입자를 제거하도록 표면을 세척하고 표면 거칠기를 최소화하도록 평탄화되어야 한다.
다시 도 4를 참조하면, SOI 기판(또는 본딩된 매립 산화물과 채널 재료)의 하부 절연체 표면을 제1 반도체 층의 상부 패터닝된 표면에 본딩하는 것은, 본딩 계면을 강화(consolidate)하도록 어닐링 동작을 더 포함한다(동작 158). 도 17은 어닐링 동작 후의 반도체 구조물의 등각 뷰를 도시한다. 본딩 웨이퍼(244)의 기판(232), 매립 산화물(234), 및 H2/He 주입 층 레벨(238), 본딩 표면(240, 242), 그리고 제1 트랜지스터 층(246)의 웨이퍼가 이 도시되어 있다.
다시 도 4를 참조하면, SOI 기판(또는 본딩된 매립 산화물과 채널 재료)의 하부 절연체 표면을 제1 반도체 층의 상부 패터닝된 표면에 본딩하는 것은, H2/He 주입 층 레벨에서의 웨이퍼 클리빙(cleaving)을 더 포함한다(동작 160). 도 18은 웨이퍼 클리빙 동작 후의 반도체 구조물의 등각 뷰를 도시한다. 기판(232)은 H2/He 주입 층 레벨(238)에서 클리빙되었다.
다시 도 4를 참조하면, SOI 기판(또는 본딩된 매립 산화물과 채널 재료)의 하부 절연체 표면을 제1 반도체 층의 상부 패터닝된 표면에 본딩하는 것은, GaAs 기판의 크기를 감소시키도록 GaAs CMP(동작 162)를 더 포함한다. 도 19는 GaAs CMP 후의 반도체 구조물의 등각 뷰를 도시한다. GaAs 채널 재료에 대한 CMP는 목표 두께(248)로 제2 채널 재료를 얻도록 행해진다.
도 5는 2개의 반도체 디바이스 층을 갖는 다층 반도체 구조물을 생성하기 위한 또다른 예시적인 방법을 도시한 프로세스 흐름도이다. 이 예시적인 방법은, SOI 웨이퍼 또는 기판 상의 본딩된 매립 산화물과 제1 채널 재료를 제공하고(동작 100), 버퍼 층 상에 블랭킷 상부 표면을 갖는 제1 반도체 층을 제조하고(동작 102), SOI 기판(또는 본딩된 매립 산화물과 채널 재료)의 하부 절연체 표면을 제1 반도체 층의 블랭킷 상부 표면에 본딩하고(동작 104), SOI 기판 상에 제2 디바이스 층을 제조하고(동작 106), 배선 및 금속화 층으로 반도체 구조물을 완료하는(동작 108) 것을 포함한다. 도 5의 예시적인 방법은 도 2의 예시적인 방법과 유사하지만, 제2 반도체 층이 제조될 수 있는 방식에 관하여 구체적 예를 제공한다.
구체적으로, 제2 반도체 디바이스 층의 디바이스의 제조는, 이 예에서, 산화("OD") 모듈 프로세스(동작 164), 게이트 모듈 프로세스(동작 166), 소스/드레인 모듈 프로세스(동작 168), 폴리 게이트 제거 모듈 프로세스(동작 170), 및 MEOL 모듈 프로세스(동작 172)를 수반한다.
OD 모듈 프로세스(동작 148)는 격리 산화물 증착 및 평탄화, 포토리소그래피 및 에칭 동작(동작 174), 및 P 웰 또는 N 웰 주입, P+ 주입 및 N+ 주입과 같은 확산/이온 주입 동작(동작 176)의 다수의 반복을 수반할 수 있다.
게이트 모듈 프로세스(동작 150)는 격리 산화물 재료 증착(동작 178), 더미 폴리 증착(동작 180), 더미 폴리 포토리소그래피/에칭(동작 182), 격리 산화물 재료 에칭(동작 184), 및 질화물 스페이서 형성(동작 186)과 같은 동작을 수반한다.
소스/드레인 모듈 프로세스(동작 152)는 소스/드레인 에피텍셜 성장 동작(동작 188), 소스/드레인 주입 동작(동작 190), 및 층간 유전체 증착 및 에칭(동작 192)을 수반할 수 있다.
폴리 게이트 제거 모듈 프로세스(동작 170)는 더미 폴리/격리 산화물 제거(동작 194) 및 격리 산화물/하이 K/금속 게이트 증착 및 CMP(동작 196)를 수반한다.
MEOL 모듈 프로세스(동작 154)는 M0 포토리소그래피 및 에칭 동작(동작 197), 살리사이데이션(동작 198), 및 M0 증착 및 CMP(동작 199)을 수반할 수 있다.
도 20a는 제2 반도체 디바이스 층에서의 디바이스의 제조 후의 반도체 구조물의 등각 뷰를 도시한다. 도 20b는 도 20a의 절단선 1로부터의 반도체 구조물의 단면도를 제공한다. 이들 도면은 제1 기판(202), 제1 매립 산화물 층(204), 제1 반도체 디바이스(또는 트랜지스터) 층(228), 블랭킷(즉, 글루/본딩) 층(230), 제2 매립 산화물 층(234), 및 제2 반도체 디바이스(또는 트랜지스터) 층(250)을 도시한다. 제2 트랜지스터 층(250)은 N+ 소스/드레인 영역(252), 살리사이드(254), 질화물 스페이서(256), M0 금속(258), 금속 게이트(260), 및 IL/HK(262)를 포함한다.
제2 반도체 디바이스 층이 제조된 후에, BEOL 동작이 일어날 수 있다. 도 21a는 M1 금속(264)의 추가를 포함한 BEOL 동작(예를 들어, 도 5의 동작 108)이 완료된 후의 반도체 구조물의 등각 뷰를 도시한다. 도 21b는 도 21a의 절단선 1로부터의 반도체 구조물의 단면도를 제공하며, 또한 제2 트랜지스터 레벨의 M1 금속(264)으로부터 M0 금속(258)으로의 비아0(266)를 도시한다.
도 22는 멀티레벨 반도체 구조물의 레벨간 비아의 깊이를 예시한다. 가장 깊은 깊이의 비아0(268)는 M1로부터 제1 M0으로 그리고 M1로부터 제1 게이트로의 레벨간 연결을 갖는 비아이다. 이들 비아 타입의 각각은, IMD1(270)의 깊이, 제2 트랜지스터의 ILD0 산화물의 깊이(제2 트랜지스터(272)의 핀 상부 위의 게이트 높이에 제2 트랜지스터(274)의 핀 높이를 더하여 결정됨), 매립 산화물(276)의 깊이, 글루/버퍼 산화물(278)의 깊이, 및 제1 트랜지스터의 ILD0의 깊이를 통해 에칭되어야 할 것이다. 예시된 예에서, 컨택 홀 에칭의 깊이는 150 nm보다 더 작도록 설계된다. 이 예에서, IMD1 산화물 높이는 약 40 nm이고, 제2 트랜지스터의 핀 높이는 약 20nm ~ 35nm이고, 팁 상부 위의 게이트 높이는 약 35nm ~ 45nm이고, 매립 산화물 높이는 약 10nm ~ 20nm이고, 버퍼/글루 산화물 높이는 약 10nm ~ 20nm이다.
여기에 쓰여진 기재는, 본 발명을 개시하고 최상의 모드를 포함하며 또한 당해 기술 분야에서의 숙련자가 본 발명을 이루고 사용할 수 있게 하도록 예를 사용한 것이다. 본 발명의 특허 가능한 범위는 당해 기술 분야에서의 숙련자에게 떠오를 수 있는 다른 예를 포함할 수 있다. 예를 들어, 반도체 구조물은, 제1 반도체 디바이스 레벨이 SOI 기판을 포함하고 제2, 제3 또는 그 이상의 레벨이 또한 SOI 기판을 포함하는 3 이상의 반도체 디바이스 레벨을 포함할 수 있다. 다른 예에서, 복수의 반도체 디바이스 레벨을 갖는 반도체 구조물은 PMOS 디바이스를 포함한 하나의 레벨 및 NMOS 디바이스를 포함한 다른 레벨을 포함할 수 있다.
관련 분야에서의 숙련자라면, 다양한 실시예들이 구체적 세부사항 중의 하나 이상의 구체적 세부사항 없이 또는 다른 교체 및/또는 추가의 방법, 재료 또는 컴포넌트와 함께 실시될 수 있다는 것을 알 것이다. 잘 알려진 구조, 재료, 또는 동작은 본 발명의 다양한 실시예의 양상을 모호하게 하는 것을 피하도록 도시되거나 기재되지 않았다. 도면에 도시된 다양한 실시예는 예시적인 표현인 것이며 반드시 축척대로 도시된 것은 아니다. 하나 이상의 실시예에서 특정 특징, 구조, 재료 또는 특성은 임의의 적합한 방식으로 결합될 수 있다. 다른 실시예에서, 다양한 추가의 층 및/또는 구조가 포함될 수 있고 그리고/또는 기재된 특징이 생략될 수 있다. 다양한 동작들은 본 발명을 이해하기에 가장 도움되는 방식으로 복수의 이산된 동작들로서 이어서 기재되었을 수 있다. 그러나, 기재 순서는 이들 동작들이 반드시 순서대로 이루어져야 함을 의미하도록 해석되어서는 안된다. 특히, 이들 동작들은 제시 순서대로 수행되지 않아도 된다. 여기에 기재된 동작들은 기재된 실시예와 다른 순서대로, 순차적으로 또는 동시에 수행될 수 있다. 다양한 추가의 동작들이 수행 및/또는 기재될 수 있다. 추가의 실시예에서 동작들은 생략될 수도 있다.
여기에 쓰여진 기재 및 다음의 청구항은, 왼쪽, 오른쪽, 상부, 하부, 위에, 아래에, 상단, 하단, 제1, 제2 등과 같은 용어를 포함할 수 있으며, 이들은 단지 서술을 위한 목적으로 사용된 것이고 한정하는 것으로 해석되어서는 안 된다. 예를 들어, 상대적인 수직 위치를 나타내는 용어는 기판 또는 집적 회로의 디바이스 측(또는 활성 표면)이 기판의 "상부" 표면인 상황을 지칭할 수 있는데, 기판은 실제로 기판의 "상부" 측이 표준 기준 프레임에서 "하부" 측보다 더 낮을 수 있으며 여전히 용어 "상부"의 의미 내에 속할 수 있는 임의의 배향에 있을 수 있다. 여기에서 사용될 때(청구항 포함) 용어 "상에(on)"는, 구체적으로 그리 명시되어 있지 않는 한, 제2 층 "상에" 제1 층은, 제2 층 바로 위에 제2 층과 직접 접촉해 있음을 나타내지 않을 수 있고, 제1 층과 제1 층 상의 제2 층 사이에 제3 층 또는 다른 구조가 있을 수 있다. 여기에 기재된 디바이스 또는 물품의 실시예는 다수의 위치 및 배향으로 제조, 사용 또는 운송될 수 있다. 당해 기술 분야에서의 숙련자라면 도면에 도시된 다양한 컴포넌트에 대한 다양한 등가 조합 및 치환을 알 수 있을 것이다.

Claims (13)

  1. 멀티반도체 디바이스층(multi-semiconductor device layer) 구조물을 제조하는 방법에 있어서,
    제1 매립 산화물층에 본딩된 제1 채널 재료를 포함하는 제1 웨이퍼를 제공하는 단계;
    상기 제1 채널 재료로부터 제1 반도체 디바이스층 - 상기 제1 반도체 디바이스층은 패터닝된 상부 표면을 포함함 - 을 제조하는 단계;
    상기 패터닝된 상부 표면 위에 절연체 재료를 포함하는 블랭킷층을 제조하는 단계;
    제2 매립 산화물층에 본딩된 제2 채널 재료를 포함하는 제2 웨이퍼를 제공하는 단계;
    상기 블랭킷층에 상기 제2 매립 산화물층을 본딩하는 단계;
    상기 제2 매립 산화물층을 본딩하는 단계 이후에, 상기 제2 웨이퍼의 제2 채널 재료로부터 복수의 반도체 핀을 형성하기 위해 상기 제2 웨이퍼의 일부를 제거함으로써, 제2 반도체 디바이스층을 제조하는 단계;
    상기 제1 반도체 디바이스층의 특징부를 상기 제2 반도체 디바이스층의 특징부와 상호접속시키는 단계
    를 포함하는 멀티반도체 디바이스층 구조물의 제조 방법.
  2. 제1항에 있어서, 상기 제1 채널 재료와 상기 제2 채널 재료는 상이한 것인 멀티반도체 디바이스층 구조물의 제조 방법.
  3. 제1항에 있어서, 상기 제1 웨이퍼를 제공하는 단계는 제1 실리콘-온-인슐레이터(silicon on insulator; SOI) 웨이퍼를 제공하는 단계를 포함하는 것인 멀티반도체 디바이스층 구조물의 제조 방법.
  4. 제1항에 있어서, 상기 제2 웨이퍼를 제공하는 단계는 제2 SOI 웨이퍼를 제공하는 단계를 포함하는 것인 멀티반도체 디바이스층 구조물의 제조 방법.
  5. 제1항에 있어서, 일 타입의 디바이스가 상기 제1 반도체 디바이스 층과 상기 제2 반도체 디바이스 층 중의 하나 상에만 제조되고, 다른 타입의 디바이스가 상기 제1 반도체 디바이스 층과 상기 제2 반도체 디바이스 층 중의 나머지 다른 하나 상에만 제조되는 것인 멀티반도체 디바이스층 구조물의 제조 방법.
  6. 제5항에 있어서, 상기 일 타입의 디바이스는 PMOS 디바이스를 포함하고, 상기 나머지 다른 타입의 디바이스는 NMOS 디바이스를 포함하는 것인 멀티반도체 디바이스층 구조물의 제조 방법.
  7. 멀티반도체 디바이스층 구조물을 제조하는 방법에 있어서,
    제1 매립 산화물층에 본딩된 제1 채널 재료를 포함하는 제1 SOI 웨이퍼를 제공하는 단계;
    상기 제1 채널 재료로부터 제1 반도체 디바이스층 - 상기 제1 반도체 디바이스층은 패터닝된 상부 표면을 포함함 - 을 제조하는 단계;
    상기 패터닝된 상부 표면 위에 절연체 재료를 포함하는 블랭킷층을 제조하는 단계;
    제2 채널 재료와 제2 매립 산화물층을 포함하는 제2 웨이퍼를 상기 블랭킷 층에 본딩하는 단계; 및
    상기 제2 웨이퍼를 본딩하는 단계 이후에, 상기 제2 웨이퍼의 제2 채널 재료로부터 복수의 반도체 핀을 형성하기 위해 상기 제2 웨이퍼의 일부를 제거함으로써, 제2 반도체 디바이스층을 제조하는 단계를 포함하는 멀티반도체 디바이스층 구조물의 제조 방법.
  8. 제7항에 있어서, 상기 제1 채널 재료와 상기 제2 채널 재료는 상이한 것인 멀티반도체 디바이스층 구조물의 제조 방법.
  9. 제7항에 있어서, 일 타입의 디바이스가 상기 제1 반도체 디바이스 층과 상기 제2 반도체 디바이스 층 중의 하나 상에만 제조되고, 다른 타입의 디바이스가 상기 제1 반도체 디바이스 층과 상기 제2 반도체 디바이스 층 중의 나머지 다른 하나 상에만 제조되는 것인 멀티반도체 디바이스층 구조물의 제조 방법.
  10. 제9항에 있어서, 상기 일 타입의 디바이스는 PMOS 디바이스를 포함하고, 상기 나머지 다른 타입의 디바이스는 NMOS 디바이스를 포함하는 것인 멀티반도체 디바이스층 구조물의 제조 방법.
  11. 제7항에 있어서, 상기 제2 반도체 디바이스층을 제조하는 단계는 상기 제2 채널 재료 상에 산화물 재료를 성막하는 단계를 더 포함하는 것인 멀티반도체 디바이스층 구조물의 제조 방법.
  12. 제7항에 있어서, 상기 제2 웨이퍼의 일부를 제거하는 것은 상기 제2 채널 재료를 평탄화하는 단계를 더 포함하는 것인 멀티반도체 디바이스층 구조물의 제조 방법.
  13. 제7항에 있어서, 상기 제1 반도체 디바이스층의 특징부를 상기 제2 반도체 디바이스층의 특징부와 상호접속시키는 단계를 더 포함하는 멀티반도체 디바이스층 구조물의 제조 방법.
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