JP2023051808A - 半導体構造および半導体構造を製造する方法（電力レールの下でのソース／ドレイン・コンタクトの位置決め） - Google Patents

半導体構造および半導体構造を製造する方法（電力レールの下でのソース／ドレイン・コンタクトの位置決め） Download PDF

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Abstract

【課題】サイズが拡大されたＳ／Ｄコンタクトは、セル境界において、コンタクトの先端同士のスペース狭くすることがあり、このことは、リソグラフィの不整合誤差を伴って、コンタクトの先端同士の短絡を引き起こす。【解決手段】本明細書で開示される実施形態は、コンタクト同士の短絡を減らす半導体構造を含む。前記半導体構造は、ライナと、前記ライナの第１の側面および前記ライナの第２の側面内に閉じ込められた誘電体コアとを有するゲートカット領域を備え得る。また、前記半導体構造は、前記第１の側面および前記誘電体コアに重なっている第１のソース／ドレイン（Ｓ／Ｄ）コンタクトを備え得る。前記第１のＳ／Ｄは、前記ライナの前記第２の側面に接触しているライン端を有し得る。【選択図】図７Ｄ

Description

本発明は、一般には、半導体素子製造の分野に関し、より詳細には、ソース／ドレイン・コンタクトについて、ばらつきがなく正確な位置を伴う半導体構造の製造に関する。
高度化された集積回路の製造は、一般に、チップエリア内に多くの回路素子を形成することを含む。金属酸化物電界効果トランジスタ（ＭＯＳＦＥＴまたはＦＥＴ）は、これらの高度化された集積回路において広く普及している１つの重要なタイプの回路素子の典型である。ＦＥＴは、ソース／ドレイン領域と、ソース領域とドレイン領域との間に位置決めされるチャネル領域と、チャネル領域の上方に位置決めされるゲート電極とを一般に含む素子である。半導体ナノシートは、半導体素子内でのゲート長を減らすための実現可能な選択肢とみなされている。垂直方向に積み重ねられた半導体ナノシートにより、面積効率をもたらし、所与のレイアウト内で増大された駆動電流を提供することが可能になる。
サイズが拡大されたＳ／Ｄコンタクトは、セル境界において、コンタクトの先端同士のスペース狭くすることがあり、このことは、リソグラフィの不整合誤差を伴って、コンタクトの先端同士の短絡を引き起こす。
本発明の一実施形態の側面は、コンタクト同士の短絡を減らす半導体構造を含む。前記半導体構造は、ライナと、前記ライナの第１の側面および前記ライナの第２の側面内に閉じ込められた誘電体コアとを有するゲートカット領域を備え得る。また、前記半導体構造は、前記第１の側面および前記誘電体コアに重なっている第１のソース／ドレイン（Ｓ／Ｄ）コンタクトを備え得る。前記第１のＳ／Ｄは、前記ライナの前記第２の側面に接触しているライン端を有し得る。
本発明の一実施形態の側面は、半導体構造を製造する方法を含む。本方法は、ゲートカットを形成する段階と、第１の側面および第２の側面を有するライナで前記ゲートカットをライニングする段階と、前記第１の側面と前記第２の側面との間に誘電体コアを形成する段階と、前記第１の側面に、前記誘電体コアに少なくとも部分的に入るようにソース／ドレイン・コンタクト領域を切り込む段階と、前記第２の側面で前記ライナからクリーンに前記誘電体コアを取り除くように、前記誘電体コアを選択的にエッチングする段階と、前記ソース／ドレイン・コンタクト領域内にソース／ドレイン・コンタクトを形成する段階であって、前記第２の側面にライン端が接触する、形成する段階とを備え得る。
本発明の一実施形態の態様は、第１のソース／ドレイン（Ｓ／Ｄ）コンタクトが、第１のソース／ドレイン（Ｓ／Ｄ）と電力レールとの間で電気的に接続されている、半導体構造を含む。また、前記半導体構造は、第２のＳ／Ｄと信号レールとの間で電気的に接続された第２のＳ／Ｄコンタクトと、前記第１のＳ／Ｄコンタクトと前記第２のＳ／Ｄコンタクトとの間のゲートカット領域とを含み得る。前記ゲートカット領域は、ライナと誘電体コアとを含み得る。
半導体構造１００の上面図を示し、本発明の１つの実施形態による、加工方法の一製造ステージでの半導体構造１００を示す図である。 図１Ａ内に示される位置における断面側面図を示し、本発明の１つの実施形態による、加工方法の一製造ステージでの半導体構造１００を示す図である。 図１Ａ内に示される位置における断面側面図を示し、本発明の１つの実施形態による、加工方法の一製造ステージでの半導体構造１００を示す図である。 図１Ａ内に示される位置における断面側面図を示し、本発明の１つの実施形態による、加工方法の一製造ステージでの半導体構造１００を示す図である。
半導体構造１００の上面図を示し、本発明の１つの実施形態による、加工方法の次の製造ステージでの半導体構造１００を示す図である。 図２Ａ内に示される位置における断面側面図を示し、本発明の１つの実施形態による、加工方法の次の製造ステージでの半導体構造１００を示す図である。 図２Ａ内に示される位置における断面側面図を示し、本発明の１つの実施形態による、加工方法の次の製造ステージでの半導体構造１００を示す図である。 図２Ａ内に示される位置における断面側面図を示し、本発明の１つの実施形態による、加工方法の次の製造ステージでの半導体構造１００を示す図である。
半導体構造１００の上面図を示し、本発明の１つの実施形態による、加工方法の次の製造ステージでの半導体構造１００を示す図である。 図３Ａ内に示される位置における断面側面図を示し、本発明の１つの実施形態による、加工方法の次の製造ステージでの半導体構造１００を示す図である。 図３Ａ内に示される位置における断面側面図を示し、本発明の１つの実施形態による、加工方法の次の製造ステージでの半導体構造１００を示す図である。 図３Ａ内に示される位置における断面側面図を示し、本発明の１つの実施形態による、加工方法の次の製造ステージでの半導体構造１００を示す図である。
半導体構造１００の上面図を示し、本発明の１つの実施形態による、加工方法の次の製造ステージでの半導体構造１００を示す図である。 図４Ａ内に示される位置における断面側面図を示し、本発明の１つの実施形態による、加工方法の次の製造ステージでの半導体構造１００を示す図である。 図４Ａ内に示される位置における断面側面図を示し、本発明の１つの実施形態による、加工方法の次の製造ステージでの半導体構造１００を示す図である。 図４Ａ内に示される位置における断面側面図を示し、本発明の１つの実施形態による、加工方法の次の製造ステージでの半導体構造１００を示す図である。
半導体構造１００の上面図を示し、本発明の１つの実施形態による、加工方法の次の製造ステージでの半導体構造１００を示す図である。 図５Ａ内に示される位置における断面側面図を示し、本発明の１つの実施形態による、加工方法の次の製造ステージでの半導体構造１００を示す図である。 図５Ａ内に示される位置における断面側面図を示し、本発明の１つの実施形態による、加工方法の次の製造ステージでの半導体構造１００を示す図である。 図５Ａ内に示される位置における断面側面図を示し、本発明の１つの実施形態による、加工方法の次の製造ステージでの半導体構造１００を示す図である。
半導体構造１００の上面図を示し、本発明の１つの実施形態による、加工方法の次の製造ステージでの半導体構造１００を示す図である。 図６Ａ内に示される位置における断面側面図を示し、本発明の１つの実施形態による、加工方法の次の製造ステージでの半導体構造１００を示す図である。 図６Ａ内に示される位置における断面側面図を示し、本発明の１つの実施形態による、加工方法の次の製造ステージでの半導体構造１００を示す図である。 図６Ａ内に示される位置における断面側面図を示し、本発明の１つの実施形態による、加工方法の次の製造ステージでの半導体構造１００を示す図である。
半導体構造１００の上面図を示し、本発明の１つの実施形態による、加工方法の次の製造ステージでの半導体構造１００を示す図である。 図７Ａ内に示される位置における断面側面図を示し、本発明の１つの実施形態による、加工方法の次の製造ステージでの半導体構造１００を示す図である。 図７Ａ内に示される位置における断面側面図を示し、本発明の１つの実施形態による、加工方法の次の製造ステージでの半導体構造１００を示す図である。 図７Ａ内に示される位置における断面側面図を示し、本発明の１つの実施形態による、加工方法の次の製造ステージでの半導体構造１００を示す図である。
半導体構造１００の上面図を示し、本発明の１つの実施形態による、加工方法の次の製造ステージでの半導体構造１００を示す図である。 図８Ａ内に示される位置における断面側面図を示し、本発明の１つの実施形態による、加工方法の次の製造ステージでの半導体構造１００を示す図である。 図８Ａ内に示される位置における断面側面図を示し、本発明の１つの実施形態による、加工方法の次の製造ステージでの半導体構造１００を示す図である。 図８Ａ内に示される位置における断面側面図を示し、本発明の１つの実施形態による、加工方法の次の製造ステージでの半導体構造１００を示す図である。
以下の詳細な説明では、添付の図面が参照されており、それらの図面は、本発明の実施形態の具体的な例を示している。これらの実施形態は、当業者がそれらを実施することが可能になるように十分に詳細に説明されており、他の実施形態を利用することもできること、説明される実施形態から逸脱することなく、構造的変更、論理的変更、および、電気的変更を加えることもできることを理解されたい。したがって、以下の詳細な説明は、限定を行う意味で解釈されるべきではなく、含まれる実施形態は、添付の特許請求の範囲により規定される。
トランジスタおよび集積回路の製造については、主要面とは、半導体層の面であって、その中および近くに複数のトランジスタが、例えば、プレーナプロセスにおいて製造される、面を指す。本明細書では、垂直方向を含意する「ａｂｏｖｅ（の上方）」、「ｂｅｌｏｗ（の下方）」、「ｕｎｄｅｒ（の下）」および「ｏｖｅｒ（の上）」などの語は、主要面に対して実質的に直交することを意味し、水平方向を含意する「ｌａｔｅｒａｌｌｙ（横方向に）」、「ａｄｊａｃｅｎｔ（に隣接）」および「ｂｅｓｉｄｅ（と並んで）」などの語は、主要面に対して実質的に平行であることを意味する。一般に、主要面は、単結晶シリコン層の平面であって、その上にトランジスタ素子が製造される平面に沿う。
セルの高さおよびバックエンド（ＢＥＯＬ）でのメタルピッチのスケールが小さくなるほど、素子から電力レールへの配線ソース／ドレインのエピが困難になる。サイズが拡大されたソース／ドレイン（Ｓ／Ｄ）コンタクトは、電力レールの下で、ビアからＳ／Ｄコンタクトへの強固な接続が形成されることが必要である。しかし、サイズが拡大されたＳ／Ｄコンタクトは、セル境界において、コンタクトの先端同士のスペース狭くすることがあり、このことは、リソグラフィの不整合誤差を伴って、コンタクトの先端同士の短絡を引き起こす。本発明は、コンタクトの先端同士の短絡がなく、Ｓ／Ｄコンタクトからビアへの良好な接続を確実にするように、電力レール領域（セル境界における領域）の下でＳ／Ｄコンタクト位置を正確に制御するための独特な方法および構造を教示する。
トランジスタ素子の設計の改善により、フィーチャサイズがディープサブミクロンおよびナノメートルのレジームに入ることが可能になっている。しかし、このようにフィーチャサイズがより小さくなることで、通常であればささいな問題が、トランジスタ素子の動作に、より有害な効果を与えるようになり得る。例えば、ソース／ドレイン（Ｓ／Ｄ）コンタクトなどの半導体コンポーネントの寸法が、半導体素子の設計および製造において完全には整合されていない場合は、短絡（すなわち、意図されない電気の流れ）が生じ得、ビアとの接合が弱くなり得る。このことは、電力レールビアに接続しているＳ／Ｄコンタクトにとって特に困難な問題になり得るが、これは、信号ビア同士の近さよりも、電力レールビアが、隣接する信号ビアの近くに位置し得るからである。したがって、本明細書で開示される実施形態は、ライナおよび誘電体コアを有するゲートカット領域であって、Ｓ／Ｄコンタクトの形成中の自己整合、および、電力レールに接続されるＳ／Ｄコンタクトの動作中の絶縁を行うゲートカット領域を提供する。
ここで図面を参照すると、図１Ａ、図１Ｂ、図１Ｃ、および図１Ｄは、本発明の１つの実施形態による、加工方法の一製造ステージでの半導体構造１００を示す。図示の実施形態は、半導体構造１００をナノシート素子として示しているが、特定の実施形態では、下記で説明される半導体構造１００が、ＦｉｎＦＥＴ、ナノワイヤ、または、プラーナトランジスタなどを含めた様々なタイプのトランジスタ内でソース／ドレインと電力レールとを接続するように使用され得る。図１Ａは、半導体構造１００の上面図を示し、図１Ｂ、図１Ｃ、および図１Ｄは、図１Ａ内に示される位置における断面側面図を示す。つまり、図１ＢはラインＢ－Ｂにおける図であり、図１ＣはラインＣ－Ｃにおける図であり、図１ＤはラインＤ－Ｄにおける図である。図１Ａは全てのフィーチャを示してはいないが、主に、アクティブナノシート１０２の行と、高ｋ金属ゲート（ＨＫＭＧ）１０４構造の列との格子状パターンを示すために含まれている。
側面図（１Ｂ、１Ｃ、１Ｄ）に示されるように、ナノシート１０２とＨＫＭＧ１０４とは、基板１０８上で垂直方向の層スタック１０６として交互になって連続して形成される。スタック１０６は、ｘ方向１１０では、ソース／ドレイン（Ｓ／Ｄ）１１４により互いに分割され、ｙ方向１１２では、シャロートレンチアイソレーション（ＳＴＩ）１１６により互いに分割される。また、スタック１０６は、ナノシート１０２を互いから絶縁し、Ｓ／Ｄ１１４をＨＫＭＧ１０４から絶縁するための内部スペーサ１１８を含む。さらに、Ｓ／Ｄ１１４の上方の領域では、半導体構造１００は、導電構造と半導電構造とを分離するための層間絶縁膜（ＩＬＤ）１２０およびスペーサ１２２を含む。ナノシート１０２、ＨＫＭＧ１０４、Ｓ／Ｄ１１４およびスペーサ１１８、１２２は、周知の堆積方法、パターニング方法、およびエッチング方法で形成することができる。例えば、ナノシート１０２は、エピタキシャル成長の後に、ナノシートのパターニングプロセスを使用することで形成することができ、Ｓ／Ｄ１１４は、インサイチュのドープエピタキシャル成長により、または、イオン注入により形成することができる。Ｓ／Ｄ１１４は、ｎ型ドープまたはｐ型ドープされ得る（すなわち、ＰＦＥＴソース／ドレインまたはＮＦＥＴソース／ドレイン）。
基板１０８は、シャロートレンチアイソレーション（ＳＴＩ）１１６を有する単結晶シリコン構造を備えることができる。あるいは、基板１０８は、ＳＴＩが必要とされない、セミコンダクタオンインシュレータ（ＳＯＩ）基板を有する出発ウェハを備えてもよい。ナノシート１０２は、シリコン（Ｓｉ）などの半導体材料によって構成されてもよい。ＨＫＭＧ１０４は、酸化ハフニウムなど、シリコン酸化物（ＳｉＯｘ）よりも相対的に高い誘電定数を有する材料を含み得る。ナノシート１０２およびＨＫＭＧ１０４の層の数は、代表的な実施形態に示される数と異なっていてもよい（より多くの層でも、より少ない層でもよい）。
図２Ａ、図２Ｂ、図２Ｃ、および図２Ｄは、本発明の１つの実施形態による、加工方法の次の製造ステージでの半導体構造１００を示す。図２Ａは、半導体構造１００の上面図を示し、図２Ｂ、図２Ｃ、および図２Ｄは、図２Ａ内に示される位置における断面側面図を示す。これらの図面は、反応性イオンエッチング（ＲＩＥ）を使用して形成することができるゲートカット１３０を示している。セル境界（すなわち、ＮＦＥＴとＮＦＥＴとの間またはＰＦＥＴとＰＦＥＴとの間）に位置するゲートカット１３０は、スタック１０６の間でエッチングされるので、ナノシート１０２、内部スペーサ１１８、および、Ｓ／Ｄ１１４は影響されない。しかし、ゲートカット１３０は、スタック１０６の外側でＨＫＭＧ１０４に切り込まれ、また、ＩＬＤ１２０、スペーサ１２２に切り込まれ、任意選択で、ＳＴＩ１１６に入るか、または、それを貫通して基板１０８に達する。ゲートカット１３０は、約２５から７０ナノメートルであり得、または、一般に、ｙ方向１１２では約３０ナノメートルであるが、ｘ方向では、ゲートカット１３０は、場合によっては、半導体構造１００のＨＫＭＧ１０４の列の全てを貫通して延びてもよい。
また、半導体構造１００は、ｙ方向１１２により狭くなっており（例えば、１０から２２ｎｍ、または、約１８ナノメートル）、ｘ方向１１０に著しくより短くなった狭ゲートカット１３２を含む。具体的には、図２Ａに示されるように、狭ゲートカット１３２は、相補型金属酸化物半導体（ＣＭＯＳ）セル内（ＮＦＥＴとＰＦＥＴとの間）に位置し、それは、ゲートカット１３０によりエッチングされる長いトレンチライン（またはＨＫＭＧ１０４の行の全て）を形成するのではなく、ＨＫＭＧ１０４の１つの行または少しの行のみをエッチングする。ゲートカット１３２および１３０は、任意の周知のリソグラフィおよびエッチングのプロセスで共に形成することが可能である。
図３Ａ、図３Ｂ、図３Ｃ、および図３Ｄは、本発明の１つの実施形態による、加工方法の次の製造ステージでの半導体構造１００を示す。図３Ａは、半導体構造１００の上面図を示し、図３Ｂ、図３Ｃ、および図３Ｄは、図３Ａ内に示される位置における断面側面図を示す。これらの図面は、ゲートカット１３０をライニングするライナ１３４を示している。ライナ１３４は、ブランケット堆積プロセスを使用して形成され、半導体構造１００の露出面がライナ１３４を用いてライニングされる。これらの露出面には、半導体構造１００、ゲートカット１３０、および、狭ゲートカット１３２の頂面１４０が含まれる。ライナ１３４は、ゲートカット１３０内に第１の側面１３６および第２の側面１３８を含む。ただし、狭ゲートカット１３２内では、側面からのライナ１３４が接続するので、狭ゲートカット１３２はライナ１３４の材料で完全に充填される。第１のライナの材料は、ＩＬＤ層１２０とは異なる。例えば、ライナ１３４は、ＳｉＮ、ＳｉＯＣ、ＳｉＣ、ＳｉＢＣＮ、ＳｉＯＣＮ、ＡｌＯｘ、ＡｌＮｘなどを含み得る。ライナ１３４の厚さの範囲は、５ｎｍから１５ｎｍである。
図４Ａ、図４Ｂ、図４Ｃ、および図４Ｄは、本発明の１つの実施形態による、加工方法の次の製造ステージでの半導体構造１００を示す。図４Ａは、半導体構造１００の上面図を示し、図４Ｂ、図４Ｃ、および図４Ｄは、図４Ａ内に示される位置における断面側面図を示す。これらの図面は、ゲートカット１３０内で、第１の側面１３６と第２の側面１３８との間に閉じ込められた誘電体コア１４２を示している。誘電体コア１４２は、誘電体堆積の後にエッチバックまたは化学機械平坦化（ＣＭＰ）を行ったもののブランケット構造として形成され得る。ＨＫＭＧ１０４およびＩＬＤ１２０を含めた頂面１４０が露出されるように、ライナ１３４を平坦化することもできる。ライナ材料は、ＳｉＯ２など、ＩＬＤ１２０と同じまたは類似する材料であってもよい。ライナ１３４と誘電体コア１４２とは共同で、第２のスタック１０６ｂから第１のスタック１０６ａを絶縁し、下記で詳細に説明するように、第１のスタック１０６ａを有する素子と電力レールとの間での正確なＳ／Ｄコンタクト位置を可能にするゲートカット領域１４４を形成する。
図５Ａ、図５Ｂ、図５Ｃ、および図５Ｄは、本発明の１つの実施形態による、加工方法の次の製造ステージでの半導体構造１００を示す。図５Ａは、半導体構造１００の上面図を示し、図５Ｂ、図５Ｃ、および図５Ｄは、図５Ａ内に示される位置における断面側面図を示す。これらの図面は、更なるＩＬＤ１２０堆積の後に、ソース／ドレイン（Ｓ／Ｄ）コンタクト領域１４６がＳ／Ｄ１１４の上にエッチングされ、最終的には、Ｓ／Ｄコンタクト領域１４６が、ビアを使用して、Ｓ／Ｄ１１４をより上位レベルの回路に電気的に接続することになる様を示している。第１のＳ／Ｄコンタクト領域１４６ａが、ゲートカット領域１４４の誘電体コア１４２に少なくとも部分的に入るように、第１の側面１３６に切り込まれる。Ｓ／Ｄコンタクト領域１４６は、ＩＬＤ１２０の酸化物およびライナ１３４をエッチングするＲＩＥなどの非選択的エッチングプロセスを使用して形成すること／切り込むことができる。
図６Ａ、図６Ｂ、図６Ｃ、および図６Ｄは、本発明の１つの実施形態による、加工方法の次の製造ステージでの半導体構造１００を示す。図６Ａは、半導体構造１００の上面図を示し、図６Ｂ、図６Ｃ、および図６Ｄは、図６Ａ内に示される位置における断面側面図を示す。これらの図面は、ライナ１３４に関する誘電体コア１４２の選択的等方性エッチングを示している。本明細書では、材料除去プロセス（例えば、エッチング）に関する「選択的」という表現は、エッチャントが適切に選択された場合、対象とされた材料についての材料除去速度（すなわちエッチング速度）が、材料除去プロセスにさらされる少なくとも他の材料についての除去速度よりも高いことを示す。誘電体コア１４２を選択的にエッチングするために使用されるエッチングプロセスは、ＤＨＦまたはＳｉＣｏｎｉを含み得、これらは、ＳｉＮで作られ得るライナ１３４をエッチングしない。したがって、Ｓ／Ｄコンタクト領域１４６の周囲を囲むクリーンアップ領域１４８では、ライナ１３４、スペーサ１１８、および、Ｓ／Ｄ１１４が、誘電体コア１４２またはＩＬＤ１２０からの覆いがない状態で露出されるまで、誘電体コア１４２が取り除かれる。このライナ１３４上での選択的エッチング停止は、Ｓ／Ｄコンタクト領域１４６の初めの部分は、そこまで正確である必要はないことを意味するが、これは、初めのＳ／Ｄコンタクト１４６の切込みが誘電体コア１４２を含む限り、Ｓ／Ｄコンタクト領域１４６が、横方向の誘電体エッチングによりライナ１３４まで正確に拡張されることになるからである。この選択的エッチングは、Ｓ／Ｄコンタクト領域の横方向の端部が、常にライナ１３４の第２の側面１３８で終わることになることを意味する。さらに、図６Ｄに示されるように、クリーンアップ領域１４８の底端部は、第１の側面１３６の頂端部よりも低い誘電体コア１４２およびＩＬＤ１２０内にエッチングされる。
図７Ａ、図７Ｂ、図７Ｃ、および図７Ｄは、本発明の１つの実施形態による、加工方法の次の製造ステージでの半導体構造１００を示す。図７Ａは、半導体構造１００の上面図を示し、図７Ｂ、図７Ｃ、および図７Ｄは、図７Ａ内に示される位置における断面側面図を示す。これらの図面は、Ｓ／Ｄコンタクト領域１４６内に形成されたソース／ドレイン（Ｓ／Ｄ）コンタクト１５０を示している。Ｓ／Ｄコンタクト１５０は、ライナ１３４の第２の側面１３８に接触するライン端１５２を有する第１のＳ／Ｄコンタクト１５０ａを備える。第１のＳ／Ｄコンタクト１５０ａの底端部が第１の側面１３６の頂端部よりも低くなるように、誘電体コア１４２およびＩＬＤ１２０内に第１のＳ／Ｄコンタクト１５０ａが形成される。したがって、第１のＳ／Ｄコンタクト１５０ａは、第１の側面１３６および誘電体コア１４２と横方向で重なる。また、半導体構造１００は、ライナ１３４の、第１のＳ／Ｄコンタクト１５０ａとは反対側に位置する第２のＳ／Ｄコンタクト１５０ｂを含む。コンタクトの金属には、シリサイドライナ（例えば、Ｔｉ、Ｎｉ、ＮｉＰｔ）、ＴｉＮなどの粘着金属ライナ、および、Ｃｏ、Ｗ、Ｒｕなどの導電性金属充填剤が含まれ得る。金属堆積の後、ゲートの頂面の上にある余分な金属およびＩＬＤを取り除くために化学機械平坦化（ＣＭＰ）プロセスが行われる。
図８Ａ、図８Ｂ、図８Ｃ、および図８Ｄは、本発明の１つの実施形態による、加工方法の次の製造ステージでの半導体構造１００を示す。図８Ａは、半導体構造１００の上面図を示し、図８Ｂ、図８Ｃ、および図８Ｄは、図８Ａ内に示される位置における断面側面図を示す。これらの図面は、Ｓ／Ｄコンタクト１５０を半導体構造１００の次の金属レベル（図示せず）に接続するビアレベル１６０および第１の金属レベル１７０を示している。ビアレベル１６０は、（ｉ）Ｓ／Ｄコンタクト１５０と第１の金属レベル１７０内の信号レール１７２との間で結合された信号ビア１６２と、（ｉｉ）第１のＳ／Ｄコンタクト１５０ａと第１の金属レベル１７０内の電力レール１７４との間で結合された電力レールビア１６４とを含む。ビア１６２、１６４およびレール１７２、１７４を金属層誘電体１８０が囲み、これにより、ビア１６２、１６４およびレール１７２、１７４が、絶縁された状態に保たれる。金属層誘電体１８０、ビア１６２、１６４、および、レール１７２、１７４は、周知の堆積技術、パターニング技術、およびエッチング技術を使用して形成され得る。例えば、金属層誘電体１８０を形成し、次いで、ビア１６２、１６４のための孔を形成し、金属などの導電材料で充填することができる。レール１７２、１７４を形成するために、同様の段階を採用してもよい。あるいは、まずビアおよび金属ラインの両方を形成し、次いで、Ｃｕデュアルダマシンプロセスを使用して、メタライゼーションをまとめて形成することも可能である。
開示された実施形態の利点には、第１のＳ／Ｄコンタクト１５０ａ、具体的には、ライン端１５２の位置の正確な位置決めが含まれる。すなわち、第１のＳ／Ｄコンタクト１５０ａが電力レールビア１６４との強固な電気的接続を有するが、近すぎることで第２のＳ／Ｄコンタクト１５０ｂに短絡しないように、ライン端１５２が位置決めされる。ライナ１３４は、コンタクト１５０ａとコンタクト１５０ｂとの間で最小限の絶縁体を画定することもできるので、ライナ１３４の材料または厚さを慎重に選択することで、短絡、故障、または、漏れなどの障害を阻止することが可能である。ライナ１３４がない実施形態では、リソグラフィの不整合に起因して、ライン端１５２がずれて、第２のＳ／Ｄコンタクト１５０ｂに近くなりすぎて、短絡が起こることがあり、または、ライン端１５２がずれて、第２のＳ／Ｄコンタクト１５０ｂから離れすぎて、電力レールビア１６４が、第１のＳ／Ｄコンタクト１５０ａの一部分にのみ接続されることがある。
先で説明された方法は、集積回路チップの製造において使用される。結果として得られる集積回路チップは、ベアダイとして生ウェハの形態で（例えば、複数のパッケージ化されていないチップを有する単一のウェハとして）、または、パッケージ化された形態で製造者により分配され得る。後者のケースでは、チップは、単一のチップパッケージ（例えば、プラスチック製保持具であって、リードがマザーボードまたは他のより高レベルの保持具に固定されるプラスチック製保持具）内、あるいは、マルチチップパッケージ（例えば、表面相互接続もしくは埋込み相互接続、または、それらの両方を有するセラミック製保持具）内に搭載される。いずれのケースでも、チップは、中間製品または最終製品の一部分として、他のチップ、個別の回路素子、もしくは他の信号処理デバイス、または、その組合せと統合することができる。
本発明の様々な実施形態の説明は、例示目的で提示されてきたが、包括的になること、または開示された実施形態に限定されることが意図されるものではない。当業者には、説明された実施形態の範囲および趣旨から逸脱しない、多くの修正および変形が明らかとなるであろう。本明細書において使用される専門用語は、実施形態の原理、市場で見られる技術の実用的な適用またはそれに対する技術的改善を最適に説明し、あるいは、本明細書において開示される実施形態を他の当業者が理解することを可能にするように選択された。

Claims (20)

  1. コンタクト同士の短絡を減らす半導体構造であって、
    ゲートカット領域であって、
    ライナ、および
    前記ライナの第１の側面および前記ライナの第２の側面内に閉じ込められた誘電体コア
    を有するゲートカット領域と、
    前記第１の側面および前記誘電体コアに重なっている第１のソース／ドレイン（Ｓ／Ｄ）コンタクトであって、前記第１のＳ／Ｄコンタクトが、前記ライナの前記第２の側面に接触しているライン端を有する、第１のソース／ドレイン（Ｓ／Ｄ）コンタクトと
    を備える半導体構造。
  2. 前記第１のＳ／Ｄコンタクトが、第１のソース／ドレインと電力レールビアとの間で電気的に接続されている、請求項１に記載の半導体構造。
  3. 前記第１のソース／ドレインが、ＰＦＥＴおよびＮＦＥＴからなる群から選択されたものを含む、請求項２に記載の半導体構造。
  4. 前記ライナが、希釈フッ化水素酸（ＤＨＦ）に抗するエッチング選択性のライナ材料を含み、前記誘電体コアが、ＤＨＦによりエッチングされるコア材料を含む、請求項１から３のいずれか一項に記載の半導体構造。
  5. 第２のソース／ドレインと信号レールとの間で電気的に接続された第２のソース／ドレイン・コンタクトであって、前記第２のソース／ドレイン・コンタクトが、前記ライナの、前記第１のソース／ドレイン・コンタクトとは反対側に位置している、第２のソース／ドレイン・コンタクトを備える、請求項１から３のいずれか一項に記載の半導体構造。
  6. 前記ゲートカット領域の垂直方向寸法が、シャロートレンチアイソレーションから、前記第１のＳ／Ｄコンタクトの頂面に延びている、請求項１から３のいずれか一項に記載の半導体構造。
  7. 前記ゲートカット領域が、２つのＮＦＥＴ間の境界および２つのＰＦＥＴ間の境界からなる群から選択されるセル境界に位置している、請求項１から３のいずれか一項に記載の半導体構造。
  8. ＰＦＥＴとＮＦＥＴとの間の境界に位置する狭ゲートカット領域を備える、請求項１から３のいずれか一項に記載の半導体構造。
  9. 前記第１のＳ／Ｄコンタクトの底端部が、前記第１の側面の頂端部よりも低い、請求項１から３のいずれか一項に記載の半導体構造。
  10. 半導体構造を製造する方法であって、
    ゲートカットを形成する段階と、
    第１の側面および第２の側面を有するライナで前記ゲートカットをライニングする段階と、
    前記第１の側面と前記第２の側面との間に誘電体コアを形成する段階と、
    前記第１の側面に、前記誘電体コアに少なくとも部分的に入るようにソース／ドレイン・コンタクト領域を切り込む段階と、
    前記第２の側面で前記ライナからクリーンに前記誘電体コアを取り除くように、前記誘電体コアを選択的にエッチングする段階と、
    前記ソース／ドレイン・コンタクト領域内にソース／ドレイン・コンタクトを形成する段階であって、前記第２の側面にライン端が接触する、形成する段階と
    を備える方法。
  11. 複数のナノシートトランジスタスタックを形成する段階を備え、前記ゲートカットが、第１のナノシートトランジスタスタックと第２のナノシートトランジスタスタックとの間で形成される、請求項１０に記載の方法。
  12. ソース／ドレインを形成する段階をさらに備え、前記ソース／ドレイン・コンタクトが、前記ソース／ドレインに電気的に接続するように形成される、請求項１０または１１に記載の方法。
  13. 前記誘電体コアを選択的にエッチングする段階が、前記第１の側面の頂端部よりも低い、クリーンアップ領域の底端部をエッチングする段階を有する、請求項１０または１１に記載の方法。
  14. 前記ゲートカットが、（ｉ）２つのＮＦＥＴ間の境界、および、（ｉｉ）２つのＰＦＥＴ間の境界からなる群から選択されるセル境界に位置する、請求項１０または１１に記載の方法。
  15. 第１のソース／ドレイン（Ｓ／Ｄ）と電力レールとの間で電気的に接続された第１のソース／ドレイン（Ｓ／Ｄ）コンタクトと、
    第２のＳ／Ｄと信号レールとの間で電気的に接続された第２のＳ／Ｄコンタクトと、
    前記第１のＳ／Ｄコンタクトと前記第２のＳ／Ｄコンタクトとの間のゲートカット領域であって、ライナおよび誘電体コアを有するゲートカット領域と
    を備える半導体構造。
  16. 前記ゲートカット領域と前記第２のＳ／Ｄコンタクトとの間の層間絶縁膜（ＩＬＤ）を備える、請求項１５に記載の半導体構造。
  17. 前記第１のＳ／Ｄが、ＰＦＥＴおよびＮＦＥＴからなる群から選択されたものを含む、請求項１５または１６に記載の半導体構造。
  18. 前記ライナが、希釈フッ化水素酸（ＤＨＦ）に耐性があるライナ材料を含み、前記誘電体コアが、ＤＨＦによりエッチングされるコア材料を含む、請求項１５または１６に記載の半導体構造。
  19. ＰＦＥＴとＮＦＥＴとの間の境界に位置する狭ゲートカット領域を備える、請求項１５または１６に記載の半導体構造。
  20. 前記ゲートカット領域が、２つのＮＦＥＴ間の境界および２つのＰＦＥＴ間の境界からなる群から選択されるセル境界に位置している、請求項１５または１６に記載の半導体構造。
JP2022151893A 2021-09-30 2022-09-22 半導体構造および半導体構造を製造する方法（電力レールの下でのソース／ドレイン・コンタクトの位置決め） Pending JP2023051808A (ja)

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