KR20050031876A - 다양한 결정 배향 웨이퍼상에 구축된 디바이스층을 갖는3ｄ ｃｍｏｓ집적회로 - Google Patents

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Abstract

pFET는 디바이스에 맞는 최적의 결정면상에 배치되고, nFET는 디바이스 타입에 맞는 최적의 결정면상에 배치되는 3D집적 회로를 제조하는 3D집적 설계가 제공된다. 본 발명의 3D집적 설계에 따르면, 제1 반도체 디바이스는 제1 실리콘-온-인슐레이터(silicon-on insulator) 기판의 반도체 표면상에 사전-구축되고(pre-built), 제2 반도체 디바이스는 제2 SOI기판의 반도체 표면상에 사전-구축된다. 이 두개의 구조물들이 사전-구축된 다음, 구조물은 비아를 통해 웨이퍼-비아에 의해 함께 본딩되어(bonding) 상호 연결된다. 제2의 3D 집적 설계에서, 제1 결정 배향의 제1 SOI층을 갖는 블랭킷 실리콘-온-인슐레이터(blanket silicon-on-insulator) 기판은 제1 SOI층과는 다른 결정 배향을 갖는 제2 SOI층상에 제2 반도체 디바이스를 갖는 사전-제조(pre-fabricating) 웨이퍼의 표면에 본딩되고, 제1 SOI층상에 제1 반도체 디바이스를 형성한다.

Description

다양한 결정 배향 웨이퍼상에 구축된 디바이스층을 갖는 3Ｄ ＣＭＯＳ집적회로{Three Dimensional CMOS Integrated Circuits Having Device Layers Built On Diffrent Crystal Oriented Wafers}
본 발명은 상보성 금속 산화막 반도체(complementary metal oxide semiconductor : CMOS) 집적회로에 관한 것이며, 보다 구체적으로 다양한 결정 배향된 웨이퍼상에 제조된 반도체 디바이스층을 갖는 3차원(three-dimensional :3D) CMOS집적회로에 관한 것이다.
현재 반도체 기술에서, (nFET 또는 pFET와 같은) CMOS 디바이스는 전형적으로 단결정 배향을 갖는 (실리콘(Si)과 같은) 반도체 웨이퍼상에 제조된다. 구체적으로, 대부분의 오늘날의 반도체 디바이스는 (100)결정 배향을 갖는 Si상에 구축된다.
전자(electron)가 (100) Si표면 배향(orientation)에 대해 고이동도(high mobility)를 갖는 것으로 알려져 있는 반면, 정공(hole)은 (110) 표면 배향에 대해 고이동도를 갖는 것으로 알려져 있다. 즉, (100)Si에서의 정공이동도값은 상기 결정학상의 배향(crystallographic orientation)에 대한 대응 전자 정공 이동도보다 대략 2배 내지 4배(2x-4x) 더 적다. 이 차이(discrepancy)를 보상하기 위해, nFET 풀-다운 전류(pull-down current)에 대한 풀-업 전류(pull-up current)의 균형을 이루고 더 큰 폭을 갖는 pFET를 스위칭하는 균일한 회로를 달성하기 위해 일반적으로 pFET가 더 큰 폭을 갖도록 설계되는 것은 그들이 상당한 면적의 칩영역을 차지하기 때문에 바람직하다.
한편, (110) Si상에서의 정공이동도는 (100) Si상에서 보다 2배 더 높으며, 이에 의해, (110) 표면상에 형성된 pFET가 (100)표면상에 형성된 pFET보다 현저하게 높은 구동 전류를 나타낼 수 있다. 불행하게, (100) Si표면상에서의 전자이동도는 (100)Si 표면과 비교하여 현저하게 떨어진다.
전술한 바를 기초로 추론할 수 있듯이, 우수한 정공이동도 때문에 (110) Si표면이 pFET 디바이스에 최적이지만, 이러한 결정배향은 모든 점에서 nFET 디바이스에 적당하지 않다. 대신, 상기 결정배향은 전자 이동도에 유리하므로 (100) Si표면은 nFET디바이스에 대해 최적이다.
종래의 CMOS 디바이스와 상호 연결 스케일링(scaling)으로 집적 회로 성능 향상을 달성하는 것은 실질적으로 더 어렵다. IC제조의 전단(front-end) 및 후단(back-end)에 유입된 새로운 물질이 성능 동향의 지속을 가능하게 할 수 있지만, 이러한 (기술)혁신은 일시적이거나 단기간의 상승만을 제공할 수 있어, 기본적인 물리적 한계에 빨리 도달될 수 있다.
일반적으로 3D집적회로를 제조하는데 현재 이용되고 있는 몇몇 종래 기술이 있다. 하나의 종래 기술에서, 가장 낮은 디바이스층이 벌크 기판(bulk substrate) 또는 실리콘-온-인슐레이터(silicon-on-insulator:SOI)기판상에 제조된 다음, 제2 디바이스층이 형성된다. 제2 디바이스층은 에피택셜 Si 성장(epitaxial Si growth)에 의해 형성될 수 있다. 이러한 방법은, 예를 들면, IEEE Elec. Dev. Lett 20 : 196-196(1999)에 S.Pae 등에 의해 개시된 "선택적 에피택셜 성장에 의해 다중층의 실리콘-온-인슐레이터 아일랜드 제조"에 설명된다. 제2 디바이스층을 형성하기 위한 다른 종래 기술은 비정질 Si층의 재결정화에 의한다. 예를 들면, IEEE Trans. 전자 디바이스 45, 1934 - 1939 (1998)에 V. Subramanian에 의해 개시된 "수직 디바이스 집적화를 위해 고성능 게르마늄 종자형(seeded) 측면 결정화된 고성능 TFT"와, IDEM 테크 Dig 837-840(1989)에 T. Konio 등에 의해 개시된 "4 적층형 능동 디바이스층을 갖는 3D IC", 및 IEEE 출판부 전자 디바이스 48: 1394-1399(2001)에 V. W. C. Chan에 의해 개시된 "고온 금속-유도형 측면 결정화를 이용하는 3D CMOS SOI집적 회로"에 이 접근법이 설명된다.
그 다음, 추가 능동 디바이스 및 상호 연결 배선을 제조하기 위해 이러한 종래 기술로 후속 프로세스(들)가 수행될 수 있다. 이 방법으로 제조된 회로는 (1) 재결정화된 상부층이 종종 좋지 않은 전기적 특성을 가져서 더 낮은 디바이스 및 회로 성능을 일으킬 수 있으며; 또한, 재결정화된 층의 표면 배향을 제어하는 것이 어렵다는 점과, (2) 상부 층 형성 및 순차 디바이스 제조로부터의 열 순환이 하부에 있는(underlying) 디바이스 성능을 저감시킨다는 두가지의 중요한 단점으로 어려움을 겪는다.
일부 종래 기술에서는, 웨이퍼 본딩에 의해 3D집적 회로가 달성된다. 웨이퍼 본딩을 이용하는 3D집적 설계는, 예를 들면, 독일, 마이크로 전자공학(microelectronic) 및 광자학(photonics)에서 폴리머 및 접착제에 대한 Proc IEEE Int'l 회의에서 R.J.구트만 등에 의해 개시된 "3D집적 회로: 통합시스템을 위한 기술플랫폼과 신규 중합 접착제를 위한 기회"와, 퀄리티 전자 설계 33-37(2002)에 대한 Proc IEEE Int'l 심포지움에서 R. Reif등에 의해 개시된 "3D 집적 회로에 대한 제조 기술", 및 Proc. AVS ICMI 5-7(2003)에서 A.W.Topol등에 의해 개시된 "3D집적 회로 제조를 위한 고성능 디바이스 및 회로의 웨이퍼 레벨 층 이동의 시연"에서 설명된다.
3D집적화를 이용하여 현재와 같이 진보되었음에도 불구하고, 다른 표면 배향에 제조되는 nFET 및 pFET를 갖는 3D집적 회로를 제조하는 종래 기술은 없다. 이에, 특정 디바이스 각각에 대해 최적의 성능을 제공하는 결정 표면 배향에 형성될 반도체 칩 또는 웨이퍼상에 존재하는 각각의 디바이스 타입을 고려하여 새롭게 개선된 3D집적 설계를 제공할 필요가 있다. 예를 들면, 모든 nFET는 (100)결정 표면상에 구축되고, 모든 pFET는 (110)결정 표면상에 구축되는 3D집적 설계를 제공할 필요가 있다.
본 발명은 pFET가 (110)결정표면상에 배치되고, nFET가 (110)결정표면상에 배치되는 3D 집적 회로(three dimensional circuit)를 제조하는 3D 집적설계를 제공한다. "3D 집적회로"라는 용어는 층 사이에 수직 상호연결부를 구비하는 다수의 능동 디바이스층을 포함하는 IC로 정의될 수 있다. 3D IC에서, 각각의 트랜지스터는 종래의 2D회로에서보다 더 많은 수의 근접한 트랜지스터(들)(nearest neighbors)를 액세스할 수 있으며, 마찬가지로 각각의 트랜지스터 또는 기능블록(functional block)은 더 높은 밴드폭을 가질 수 있다.
3D집적화에 대한 하나의 이점은 패킹 밀도(packing density)가 증가되는 것인데, 종래의 2D 레이아웃에 제3의 디멘전(dimension)을 추가함으로써, 감소된 칩 풋프린트(chip footprint)를 허용함에 따라 트랜지스터 패킹 밀도가 개선된다. 이는 특히 무선 또는 휴대용 전자기기에서 유리하다. 3D 집적화의 또 다른 이점은 전체 상호연결 길이가 짧아진다는 점이다. 이는 더 짧은 상호연결 지연과, 더 적은 소음 및 개선된 전자-이동 신뢰도(electro-migration reliability)를 제공한다. 3D집적화의 또 다른 이점은 주어진 소비 전력에서 전체 칩 성능이 종래의 2D IC에 비해 실질적으로 개선될 수 있다는 것이다.
본 발명의 제1의 3D 집적 설계에 따라, 제1 반도체 디바이스는 제1 반도체 디바이스에 대해 최적인 제1 실리콘-온-인슐레이터 기판의 반도체 표면상에 사전-구축되며, 제1 반도체 디바이스와 상이한 제2 반도체 디바이스는 제2 반도체 디바이스에 대해 최적인 제2 SOI 기판의 반도체 표면상에 사전-구축된다. 이들 두개의 구조물을 사전-구축한 다음에, 구조물들은 비아(들)를 통해 웨이퍼-비아(wafer-via)에 의해 서로 본딩되어(bonding) 상호 연결된다.
넓은 범위에서, 본 발명의 제1의 3D집적 설계는,
제1 반도체 디바이스에 대해 최적인 제1 표면 배향을 가지는 제1 실리콘-온-인슐레이터 기판의 제1 Si-함유층의 표면에 배치된 적어도 하나의 상기 제1 반도체 디바이스를 포함하는 제1 상호 연결 구조물을 제공하는 단계와,
처리 웨이퍼(handling wafer)를 상기 제1 상호 연결구조물의 표면에 부착하는 단계와,
상기 제2 반도체 디바이스에 대해 최적인 제2 표면 배향을 가지는 제2 실리콘-온-인슐레이터 기판의 제2 Si-함유층의 표면에 상기 제1 반도체 디바이스와 다른 적어도 하나의 제2 반도체 디바이스를 포함하는 제2 상호 연결 구조물을 제공하는 단계와,
상기 제1 및 제2 상호 연결 구조물을 상호 본딩하는 단계, 및
상기 처리(handling) 웨이퍼를 제거하는 단계를 포함한다.
본 3D 집적 설계의 임의의 실시예에서는, 제1 및 제2 반도체 디바이스 사이에 수직 상호 연결부가 제공된다.
전술한 제1의 3D집적 설계외에, 본 발명은 제2의 3D집적 설계 또한 제공한다. 본 발명의 제2의 3D집적 설계는,
제1 결정 배향의 제1 SOI층을 갖는 블랭킷 실리콘-온-인슐레이터(silicon-on-insulator:SOI)기판을 제1 SOI층과 다른 결정 배향을 갖는 제2 SOI층상에 적어도 하나의 제2 반도체 디바이스를 갖는 사전-제조 웨이퍼(pre-fabricating wafer)의 표면에 본딩하는 단계와,
상기 제1 SOI층에 적어도 하나의 디바이스를 형성하는 단계를 포함한다.
본 발명에 따라, 제1 반도체 디바이스는 pFET이고, 제1 결정 배향은 (110)일 수 있으며, 그리고, 제2 반도체 디바이스는 nFET이고, 제2 결정 배향은 (100)일 수 있다. 또한, 본 발명에서는 제1 반도체 디바이스가 nFET이고 제1 결정배향은 (100)일 수 있으며, 제2 반도체 디바이스가 pFET이고 제2 결정 배향은 (110)일 수 있다.
또한, 본 발명은, 제1 반도체 디바이스에 대해 최적인 제1 표면 배향을 가지는 제1 실리콘-온-인슐레이터 기판의 제1 Si-함유층의 표면상에 배치된 적어도 하나의 제1 반도체 디바이스를 포함하는 제1 상호연결 구조물과, 상기 제2 반도체 디바이스에 대해 최적인 제2 표면 배향을 가지는 제2 실리콘-온-인슐레이터 기판의 제2 Si-함유층의 표면상에 상기 제1 반도체 디바이스와 상이한 제2 반도체 디바이스를 포함하는 제2 상호연결 구조물, 및 상기 제1 상호연결 구조물을 상기 제2 상호연결 구조물에 연결하는 수직상호연결부를 포함하는 제3 집적 회로를 제공한다.
본 발명은 다양한 결정 배향된 SOI 웨이퍼상에 구축된 디바이스층을 구비한 3D CMOS 집적회로를 형성하기 위해 3D집적 설계를 제공하며, 이하 본 발명에 첨부되는 도면을 참조하여 보다 구체적으로 후술될 것이다. 첨부한 도면에서, 동일한 구성요소 및/또는 대응하는 구성요소는 동일한 참조번호로 표시된다.
본 발명에서, "실리콘-온-인슐레이터" 또는 "SOI"웨이퍼("기판"이라는 용어는 '웨이퍼'라는 용어와 상호 교환할 수 있음)라는 용어는, 그 내부에서 매설된 산화물층과 같은 매설된 절연층이 상부 Si-함유층(또한 SOI층 또는 디바이스 층이라 불려짐)과 하부 Si-함유 기판층을 분리하는 반도체 구조물을 정의하는데 이용된다. 본 발명에서 이용되는 "Si-함유(Si-containing)"라는 용어는 실리콘을 포함하는 반도체 물질을 나타낸다. 전술한 Si-함유 물질의 개략적인 예들은, Si, SiGe, SiC, SiGeC, Si/Si, Si/SiGe, Si/SiC 및 Si/SiGeC를 포함하지만, 이들에 국한되지는 않는다. 매설된 절연층은 연속적일 수 있으며, 또는 비연속적(예를 들면, 패턴화된 매설된 절연 영역)일 수 있다. 비연속적 매설 절연 영역은 이산되고(discrete) 고립된 영역 또는 전면이 Si-함유 물질로 둘러싸인 아일랜드(island)이다.
본 발명에 이용된 SOI기판은 당업자에 의해 공지된 기술을 이용하여 형성된다. 예를 들면, SOI기판은 웨이퍼 본딩 및 커팅에 의해 형성될 수 있다. 대안적으로, SOI기판은 SIMOX(separation by ion implantation of oxygen:산소 이온주입에 의한 분리)로 알려진 프로세스에 의해 형성될 수 있다. 전형적인 SIMOX 프로세스에서, 산소 이온이 Si-함유 기판 표면에 주입된 다음, 주입된 산소이온을 포함하는 기판이 어닐링되어 매설 산화층이 형성된다. 또 다른 방법에서, SOI기판은 증착 또는 열적 수단으로 Si-함유 기판 상부에 절연막을 형성하고, 선택적으로 절연층을 패터닝하고, 그 다음, 절연막을 덮는 상부 Si-함유층을 형성함으로써 생성할 수 있다.
어떤 기술이 이용되든지, 본 발명에 이용된 각 SOI기판에 매설된 절연층은 일반적으로 약 10 내지 1000㎚의 두께를 갖으며, 약 100 내지 200㎚의 두께가 가장 전형적이다. 본 발명에 이용된 각 SOI기판의 상부 Si-함유층의 두께는 일반적으로 약 20 내지 200㎚이며, 50 내지 100nm의 두께를 갖는 것이 가장 전형적이다. 본 발명에 이용된 각 SOI기판의 하부 Si-함유 기판층의 두께는 본 발명에 그다지 중요하지 않다.
각 SOI기판의 SOI층은 다양한 결정 표면 배향을 가질 수 있다. 예를 들면, SOI기판은 (100)결정 배향 또는 (110)결정 배향을 포함하는 SOI층을 가질 수 있다. 본 발명에 따라, 이용된 각 SOI기판은 상이한 결정 배향을 갖는 SOI층을 포함한다. 이에 의해, 본 발명은 제1 결정 배향의 제1 SOI층을 갖는 제1 SOI기판과 제2 결정 배향의 제2 SOI층을 갖는 제2 SOI기판의 이용을 고려한다. 여기서, 제1 결정 배향은 제2 결정 배향과 상이하다.
본 발명에 따라, 적어도 하나의 반도체 디바이스는 최적의 디바이스 성능을 제공하는 결정 표면에 배치되는 조건하에 각 SOI층은 nFET 및 pFET와 같은 적어도 하나의 반도체 디바이스를 포함할 수 있다. 따라서, 예를 들면, 적어도 하나의 반도체 디바이스가 pFET이면, pFET는 (110)결정 배향된 SOI층 위에 배치될 것이다. 적어도 하나의 반도체 디바이스가 nFET이면, nFET는 (100)결정 배향된 SOI층위에 배치된다.
적어도 하나의 반도체 디바이스는 당업자에 의해 공지된 종래의 CMOS공정 단계를 이용하여 제조된다. 예를 들면, SOI층의 표면상에 게이트 유전체층을 제공하고, 게이트 유전체 위에 패터닝되고 그 상부에 배치된 선택적으로 패터닝된 하드마스크(hard mask)를 포함하는 게이트 도전체를 형성하고, 도판트(dopant)를 SOI층과 게이트 도전체에 선택적으로 주입하고, 패터닝된 게이트 도전체의 수직 측벽상에 측벽 스페이서(sidewall spacer)를 형성함으로써 FET가 형성된다. 트렌치 절연영역은 매설된 절연층의 표면에서 멈추는(stopping) SOI층을 통해 부분적 또는 전체적으로 연장되는 각 SOI기판에 형성될 수 있다.
FET가 완성된 후에, 도전 라인과 비아를 갖는 상호 연결 유전체를 포함하는 적어도 하나의 상호 연결 레벨(level)이 종래의 라인의 후단(back-end-of-the line:BEOL)처리 설계를 이용하는 SOI구조물상에 형성된다. BEOL공정은 유전체의 증착과, 리소그라피와 에칭에 의해 증착된 유전체를 패터닝하고, 패터닝된 영역을 금속 도체로 채우는(filling)단계를 포함한다. 당업자에 의해 공지되어 있는 싱글 다마신(single damascene) 또는 듀얼 다마신(dual damascene) 기법 모두 이용될 수 있다.
전술은 본 발명에 이용될 수 있는 초기 상호 연결구조물을 만들기 위해 용어(terminology), 재료(들) 및 프로세스(들)를 포함하는 본 발명의 일부 원리를 제공한다. 특정한 도면과 관련하여 후술될 설명은 본 발명에 이용될 수 있는 3D집적 설계의 세부사항들을 제공한다.
우선 본 발명의 제1 3D집적 설계를 나타내는 도 1a 내지 도 1c를 참조한다. 본 발명의 3D집적 설계에 따라, 제1 반도체 디바이스는 제1 반도체 디바이스에 대해 최적인 제1 실리콘-온-인슐레이터 기판의 반도체 표면상에 사전-구축되고, 제1 반도체 디바이스와 상이한 제2 반도체 디바이스는 제2 반도체 디바이스에 대해 최적인 제2 SOI기판의 반도체 표면상에 사전-구축된다. 이 두개의 구조물들을 사전- 구축한 후에, 구조물은 비아(via)를 통해 웨이퍼-비아를 거쳐 함께 본딩되어 상호 연결된다.
도 1a는 처리 웨이퍼(handling wafer:80)가 제1 상호 연결 구조물(10)에 부착되는 본 발명의 제1의 3D집적 설계의 초기 단계를 도시한다. 제1 상호 연결 구조물(10)은 제1 실리콘-온-인슐레이터(SOI) 기판(12)의 제1 Si-함유층(18)의 표면상에 배치된 적어도 하나의 제1 반도체 디바이스(20)를 포함한다. 본 발명에 따르면, 제1 Si-함유층(18)은 제1 반도체 디바이스(20)에 대해 최적인 제1 표면 배향을 갖는다.
일실시예에서, 제1 반도체 디바이스(20)는 nFET이고, 제1 Si-함유층(18)은 (100)결정 배향을 갖는다. 다른 실시예에서는 제1 반도체 디바이스(20)는 pFET이고, 제1 Si-함유 층(18)은 (110)결정 배향을 갖는다. 제1 반도체 디바이스(20)는 전술한 바와 같이 제조된다.
또한, 제1 상호 연결구조물(10)은 그 내부에 배치된 도전 배선(예를 들면, 라인 및 비아)를 갖는 적어도 하나의 유전체(22)를 포함한다. 도 1a에서 도전 배선은 참조번호 24로 표시된다.
처리 웨이퍼(80)는 폴리머 접착제(polymeric adhesive)를 통해 제1 상호연결구조물의 표면에 부착되는 벌크 반도체 기판과, 다른 SOI기판 또는 유리를 포함한다. 도 1a에서, 초기 구조물은 제1 상호 연결구조물(10)과 처리웨이퍼(80) 사이에 폴리머 접착제층(28)을 포함한다.
본 발명에 이용될 수 있는 폴리머 접착제의 예시적인 형태는 도전 물질 또는 비도전 물질일 수 있다. 본 발명에 이용된 바람직한 폴리머 접착제는 비-도전 물질이다. 전형적으로 제1 상호연결구조물(10)의 최상부 표면에 폴리머 접착제가 도포되어, 처리 웨이퍼를 제1 상호 연결구조물(10)과 근접하게 접촉시킴으로써 부착이 이루어진다. 두개의 구조물에 외력을 가하거나, 구조물을 폴리머 접착제의 용융점보다 약간 높은 온도로 가열함으로써 부착이 촉진될 수 있다. 도 1a에서, 30으로 표시된 화살표는 접촉을 일으키는 방향을 가리킨다.
부착된 후에, 제1 SOI기판(12)의 참조번호 (14)로 표시된 하부 Si-함유 기판은, 예를 들면, 화학 기계 폴리싱, 그라인딩(grinding) 및/또는 에칭과 같은 평탄화공정에 의해 제거된다. 참조번호 (16)으로 표시된 매설된 절연층 표면에 도달되면 평탄화 공정은 끝난다. 32로 표시된 화살표는 본 발명의 박막화 단계(thinning step)를 도시한다.
제2 실리콘 온-인슐레이터 기판(52)의 제2 실리콘-함유층(58)의 표면상에 배치된 적어도 제2 반도체 디바이스(60)를 포함하는 제2 상호연결구조물(50)이 제공되어 도 1a에 도시된 구조물과 접촉된다. 도 1b는 본 발명의 상기한 단계를 도시한다. 본 발명에 따라, 제2 Si-함유층(58)은 제2 반도체 디바이스에 대해 최적인 제2 표면 배향을 갖는다. 또한, 제2 사전-제조된 SOI기판(52)은 하부 Si-함유층(54)과 매설된 절연층(56)을 포함한다. 또한, 제2 상호연결구조물은 상호 연결 유전체(62) 및 배선 영역(64)을 포함한다.
일 실시예에서, 제1 반도체 디바이스(20)가 nFET일 때, 제2 반도체 디바이스(60)는 (110)결정 배향을 갖는 제2 Si-함유층(58)에 배치되는 pFET이다. 다른 실시예에서는, 제1 반도체 디바이스(20)가 pFET일 때, 제2 반도체 디바이스(60)는 (100)결정 배향을 갖는 제2 Si-함유층(58)에 배치되는 nFET이다. 제1 반도체 디바이스(20)는 제2 반도체 디바이스(60)와 상이하며, 제1 Si-함유층(18)의 결정 배향이 제2 Si-함유층(58)의 결정배향과 상이하다는 것을 알 수 있다.
그 다음, 제1 및 제2 상호연결구조물(10, 50 각각)은 상호 본딩된다. 구체적으로, 우선 두개의 구조물을 서로 근접하게 접촉시키고, 접촉된 웨이퍼에 선택적으로 외력을 가한 다음, 두개의 구조물을 서로 본딩할 수 있는 조건하에서 접촉된 두개의 구조물을 가열함으로써, 두개의 상호연결 구조물이 달성된다. 가열단계는 외력을 가하든 가하지 않든 수행될 수 있다. 참조번호 70으로 표시된 화살표는 접촉방향을 나타낸다.
전형적으로 가열단계는 약 2 내지 20시간의 주기 동안 약 200℃ 내지 1050℃의 온도로 불활성 환경(inert ambient)에서 수행된다. 보다 구체적으로, 본딩은 2 내지 20시간 주기동안 약 200℃ 내지 400℃의 온도로 수행된다. "불활성 환경"이라는 용어는, 예를 들면, He, Ar, N2, Xe, Kr 또는 이들의 혼합물과 같은 불활성 기체가 이용되는 환경(atmosphere)을 나타내기 위해 이용된다. 본딩 프로세스동안 이용된 바람직한 환경은 N2이다.
도 1c는 처리 웨이퍼(80)와 접착층(28)이 본딩된 구조물에서 제거된 다음의 구조물을 도시한다. 처리 웨이퍼(80) 및 접착층(28)은 전술한 평탄화 공정중 하나를 이용하여 제거될 수 있다. 즉, 본딩된 구조물에서 처리 웨이퍼 및 부착층을 제거하기 위해 그라인딩, 화학 기계 폴리싱 및/또는 에칭이 이용될 수 있다. 대안적으로, 처리 웨이퍼(80)는 레이저 제거(laser ablation)에 의해 제거되고, 접착층 (28)은 화학 에칭 프로세스에 의해 제거된다. 또한, 도 1c는 도전 금속의 리소그래피, 에칭, 및 증착에 의해 형성되는 선택 수직 상호연결부(75)의 존재를 도시한다. 선택적임에도 불구하고, 본 발명의 일부 실시예에서는 수직 상호 연결부(75)가 선호되며, 여기서, 두개의 반도체 디바이스 간의 직접 연결이 요구된다.
도 1c에 도시된 3D 집적 회로는 각 디바이스에 대해 최적화된 특정한 결정 배향의 SOI층(18, 58)상에 구축된 반도체 디바이스(예를 들면, nFET 및 pFET)를 포함한다. 바람직한 실시예에서, 3D직접 회로는 (100) SOI층상에 nFET를 (110)SOI층상에 pFET를 포함한다.
전술한 제1의 3D집적 설계 외에, 본 발명은 또한 제2의 3D집적 설계를 고려한다. 제2의 3D집적 설계는 도 2a 내지 도 2c를 참조하여 보다 상세하게 설명될 것이다. 제2의 집적 설계에서, 블랭킷 SOI웨이퍼(90)는 사전-제조된 디바이스 웨이퍼(120)상에 적층되며(stack), 각 웨이퍼는 다른 결정 배향을 갖는 SOI층을 갖는다. 그 다음, 두개의 웨이퍼는 본딩되며, 블랭킷 SOI웨이퍼는 다른 제조 프로세스에 적용되어 능동 디바이스 및 상호 연결부를 만든다.
도 2a는 제2 SOI층(128)상에 제2 반도체 디바이스(130)를 갖는 사전-제조 웨이퍼(120)를 포함하는 초기 구조물을 도시한다. 층(124)은 하부 Si-함유층을 나타내며, 층(126)은 매설된 절연층을 나타낸다. 또한, 사전-제조 웨이퍼(120)는 그 내부에 배치된 유전체(132) 및 도전 배선(134)을 포함하는 상호연결 영역을 포함할 수 있다.
다음, 제2 SOI층(128)의 결정 배향과 다른 결정 배향을 갖는 제1 SOI층(96)을 갖는 블랭킷 SOI웨이퍼(90)가 도 2a에 도시된 구조물 상부에 적층되므로, 블랭킷 SOI 웨이퍼의 하부 Si-함유층(92)이 적층된 구조물의 가장 상부 층이 된다. 그 다음, 적층된 구조물이 전술과 같이 본딩되어 도 2b에 도시된 구조물을 제공한다. 참조번호 (94)는 블랭킷 SOI웨이퍼(90)의 매설된 절연층을 가리킨다.
그 다음, 블랭킷 SOI웨이퍼(90)의 제1 SOI층(96)을 노출시키기 위해, 블랭킷 SOI웨이퍼의 하부 Si-함유층(92)과 매설된 절연층(94)이 그라인딩, 화학 기계 폴리싱 및/또는 에칭을 이용하여 제거된다.
그 다음, nFET 및 pFET와 같은 제1 반도체 디바이스는 전술한 기술을 이용하여 제1 SOI층(96)상에 제조된다. 후단 라인 처리 공정은 새로이 제조된 블랭킷 SOI웨이퍼 위에 상호 연결구조물(150)을 형성하기 위해 이용될 수 있으며, 전술한 공정은 수직 상호 연결부(75)를 형성하는데 이용될 수 있다. 최종구조물은 도 2c에 도시된다.
바람직한 실시예와 관련하여 본 발명이 구체적으로 도시 및 설명되었지만, 당업자들은 본 발명의 정신 및 범주를 벗어나지 않는 범위에서 형태 및 세부 항목을 예측 변형할 수 있다. 본 발명은 도시 및 설명된 형태 및 세부구조에 제한되지는 않지만, 첨부된 청구항의 범주내에 있다.
본 발명은 다양한 결정 배향된 SOI 웨이퍼상에 구축된 디바이스층을 갖는 3D CMOS 집적회로를 형성하는 3D집적 설계를 제공할 수 있다.
도 1a 내지 도 1c는 (횡단면도를 통해) 본 발명의 3D 집적 설계를 나타내는 도면이다.
도 2a 내지 도 2c는 (횡단면도를 통해) 본 발명의 대안적인 3D 집적 설계를 나타내는 도면이다.

Claims (23)

  1. 3차원(three-dimension : 3D)집적 설계에 있어서,
    상기 제1 반도체 디바이스에 대해 최적인 제1 표면 배향을 가지는 제1 실리콘-온-인슐레이터 기판의 제1 Si-함유층의 표면상에 배치된 적어도 하나의 제1 반도체 디바이스를 포함하는 제1 상호연결 구조물을 제공하는 단계와,
    처리웨이퍼를 상기 제1 상호 연결구조물의 표면에 부착하는 단계와,
    상기 제2 반도체 디바이스에 대해 최적인 제2 표면 배향을 가지는 제2 실리콘-온-인슐레이터 기판의 제2 Si-함유층의 표면상에 상기 제1 반도체 디바이스와 상이한 적어도 하나의 제2 반도체 디바이스를 포함하는 제2 상호연결 구조물을 제공하는 단계와,
    상기 제1 및 제2 상호 연결구조물을 상호 본딩하는 단계와,
    상기 처리웨이퍼를 제거하는 단계
    를 포함하는 3D집적 설계.
  2. 제1항에 있어서, 상기 제1 및 제2 반도체 디바이스 사이에 수직 상호연결부를 형성하는 단계를 더 포함하는 3D집적 설계.
  3. 제2항에 있어서, 상기 수직 상호연결부를 형성하는 단계는 도전 금속에 대한 리소그라피, 에칭 및 증착을 포함하는 3D집적설계.
  4. 제1항에 있어서, 상기 부착단계는,
    폴리머 접착제(polymeric adhesive)를 상기 제1 상호연결 구조물의 표면에 도포하는 단계와,
    상기 처리웨이퍼와 상기 폴리머 접착제를 포함하는 상기 제1 상호 구조물을 서로 근접하게 접촉시키는 단계를 포함하는 3D집적설계.
  5. 제4항에 있어서, 상기 접촉된 처리 웨이퍼와, 상기 폴리머 접착체를 포함하는 상기 제1 상호연결 구조물에 외력을 가하는 단계를 더 포함하는 3D집적설계.
  6. 제4항에 있어서, 상기 접촉된 처리웨이퍼와, 상기 폴리머 접착제를 포함하는 상기 제1 상호 연결구조물을 상기 폴리머 접착제의 용융점 보다 높은 온도로 가열하는 단계를 더 포함하는 3D집적설계.
  7. 제1항에 있어서, 상기 제1 반도체 디바이스는 pFET이고, 상기 제1 반도체층은 (110)결정 배향을 갖으며, 상기 제2 반도체 디바이스는 nFET이고, 상기 제2 반도체층은 (100)결정 배향을 갖는 3D집적설계.
  8. 제1항에 있어서, 상기 제1 반도체 디바이스는 nFET이고, 상기 제1 반도체층은 (100) 결정 배향을 갖으며, 상기 제2 반도체 디바이스는 pFET이고, 상기 제2 반도체층은 (110)결정 배향을 갖는 3D집적설계.
  9. 제1항에 있어서, 상기 가열단계는 약 2 내지 20시간 주기동안 약 200℃ 내지 1050℃의 온도로 수행되는 3D집적설계.
  10. 제1항에 있어서, 상기 가열단계는 불활성 환경(inert ambient)에서 수행되는 3D집적설계.
  11. 3D 집적 설계에 있어서,
    제1 결정 배향의 제1 실리콘-온-인슐레이터(SOI)층을 갖는 블랭킷 SOI 기판을 상기 제1 SOI층과 다른 결정 배향을 갖는 제2 SOI층상에 적어도 하나의 제2 반도체 디바이스를 갖는 사전-제조 웨이퍼의 표면에 본딩하는 단계와,
    상기 제1 SOI층에 적어도 하나의 제1 반도체 디바이스를 형성하는 단계
    를 포함하는 3D집적 설계.
  12. 제11항에 있어서, 상기 제1 및 제2 반도체 디바이스 사이에 수직 상호연결부를 형성하는 단계를 더 포함하는 3D집적 설계.
  13. 제12항에 있어서, 상기 수직 상호연결부를 형성하는 단계는 도전 금속의 리소그라피, 에칭 및 증착을 포함하는 3D집적설계.
  14. 제11항에 있어서, 상기 제1 반도체 디바이스는 pFET이고, 상기 제1 SOI층은 (110)결정 배향을 갖으며, 상기 제2 반도체 디바이스는 nFET이고, 상기 제2 SOI는 (100)결정 배향을 갖는 3D집적설계.
  15. 제11항에 있어서, 상기 제1 반도체 디바이스는 nFET이고, 상기 제1 SOI는 (100)결정 배향을 갖으며, 상기 제2 반도체 디바이스는 pFET이고, 상기 제2 SOI 층은 (110) 결정 배향을 갖는 3D집적설계.
  16. 제11항에 있어서, 상기 본딩 단계는 약 2 내지 20시간 주기 동안 약 200℃ 내지 1050℃의 온도로 수행되는 3D집적설계.
  17. 제16항에 있어서, 상기 본딩단계는 불활성 환경(inert ambient)에서 수행되는 3D집적설계.
  18. 제11항에 있어서, 상기 제1 반도체 디바이스는 CMOS프로세스에 의해 형성되는 3D집적설계.
  19. 제11항에 있어서, 상기 본딩 단계 후, 상기 형성 단계 전에 상기 블랭킷 SOI기판의 매설 절연층과 하부 Si-함유층을 제거하는 단계를 더 포함하는 3D집적설계.
  20. 3D집적 회로에 있어서,
    상기 제1 반도체 디바이스에 대해 최적인 제1 표면 배향을 가지는 제1 실리콘-온-인슐레이터 기판의 제1 Si-함유층의 표면에 배치된 적어도 하나의 제1 반도체 디바이스를 포함하는 제1 상호연결 구조물과,
    상기 제2 반도체 디바이스에 대해 최적인 제2 표면 배향을 가지는 제2 실리콘-온-인슐레이터 기판의 제2 Si-함유층의 표면상에 상기 제1 반도체 디바이스와 상이한 제2 반도체 디바이스를 포함하는 제2 상호연결 구조물, 및
    상기 제1 상호연결 구조물을 상기 제2 상호연결구조물에 연결하는 수직상호연결부
    를 포함하는 3D집적회로.
  21. 제20항에 있어서, 상기 제1 반도체 디바이스는 pFET이고, 상기 제1 반도체층은 (110)결정 배향을 갖으며, 상기 제2 반도체 디바이스는 nFET이고, 상기 제2 반도체층은 (100)결정 배향을 갖는 3D집적회로.
  22. 제20항에 있어서, 상기 제1 반도체 디바이스는 nFET이고, 상기 제1 반도체층은 (100)결정 배향을 갖으며, 상기 제2 반도체 디바이스는 pFET이고, 상기 제2 반도체층은 (110)결정 배향을 갖는 3D집적회로.
  23. 제20항에 있어서, 상기 제1 및 제2 상호 연결구조물은 그 내부에 배치된 도전배선을 갖는 적어도 하나의 패턴닝된 상호 연결 유전체를 포함하는 3D집적회로.
KR1020040068344A 2003-09-30 2004-08-30 다양한 결정 배향 웨이퍼상에 구축된 디바이스층을 갖는3ｄ ｃｍｏｓ집적회로 KR100915534B1 (ko)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150073861A (ko) * 2013-12-20 2015-07-01 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 삼차원 집적 회로를 위한 방법 및 장치
US9704880B2 (en) 2013-11-06 2017-07-11 Taiwan Semiconductor Manufacturing Company Limited Systems and methods for a semiconductor structure having multiple semiconductor-device layers

Families Citing this family (296)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100989546B1 (ko) * 2008-05-21 2010-10-25 이상윤 3차원 반도체 장치의 제조 방법
US7052941B2 (en) * 2003-06-24 2006-05-30 Sang-Yun Lee Method for making a three-dimensional integrated circuit structure
US20050280155A1 (en) * 2004-06-21 2005-12-22 Sang-Yun Lee Semiconductor bonding and layer transfer method
US7045861B2 (en) * 2002-03-26 2006-05-16 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device, liquid-crystal display device and method for manufacturing same
US7023055B2 (en) * 2003-10-29 2006-04-04 International Business Machines Corporation CMOS on hybrid substrate with different crystal orientations using silicon-to-silicon direct wafer bonding
US7091124B2 (en) 2003-11-13 2006-08-15 Micron Technology, Inc. Methods for forming vias in microelectronic devices, and methods for packaging microelectronic devices
US8084866B2 (en) 2003-12-10 2011-12-27 Micron Technology, Inc. Microelectronic devices and methods for filling vias in microelectronic devices
US20050247894A1 (en) 2004-05-05 2005-11-10 Watkins Charles M Systems and methods for forming apertures in microfeature workpieces
US7232754B2 (en) 2004-06-29 2007-06-19 Micron Technology, Inc. Microelectronic devices and methods for forming interconnects in microelectronic devices
US7094634B2 (en) * 2004-06-30 2006-08-22 International Business Machines Corporation Structure and method for manufacturing planar SOI substrate with multiple orientations
US7083425B2 (en) 2004-08-27 2006-08-01 Micron Technology, Inc. Slanted vias for electrical circuits on circuit boards and other substrates
US7348658B2 (en) * 2004-08-30 2008-03-25 International Business Machines Corporation Multilayer silicon over insulator device
US7300857B2 (en) 2004-09-02 2007-11-27 Micron Technology, Inc. Through-wafer interconnects for photoimager and memory wafers
KR100684875B1 (ko) * 2004-11-24 2007-02-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
US7631813B1 (en) 2004-12-17 2009-12-15 The Toro Company Sprinkler assembly
US7271482B2 (en) 2004-12-30 2007-09-18 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US7795134B2 (en) 2005-06-28 2010-09-14 Micron Technology, Inc. Conductive interconnect structures and formation methods using supercritical fluids
US20060290001A1 (en) * 2005-06-28 2006-12-28 Micron Technology, Inc. Interconnect vias and associated methods of formation
KR100655437B1 (ko) 2005-08-09 2006-12-08 삼성전자주식회사 반도체 웨이퍼 및 그 제조방법
US20070040235A1 (en) 2005-08-19 2007-02-22 International Business Machines Corporation Dual trench isolation for CMOS with hybrid orientations
US7863187B2 (en) 2005-09-01 2011-01-04 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US7262134B2 (en) 2005-09-01 2007-08-28 Micron Technology, Inc. Microfeature workpieces and methods for forming interconnects in microfeature workpieces
US20070194450A1 (en) 2006-02-21 2007-08-23 Tyberg Christy S BEOL compatible FET structure
US7589390B2 (en) * 2006-03-10 2009-09-15 Teledyne Technologies, Incorporated Shielded through-via
US7684224B2 (en) * 2006-03-31 2010-03-23 International Business Machines Corporation Structure comprising 3-dimensional integrated circuit architecture, circuit structure, and instructions for fabrication thereof
US7408798B2 (en) * 2006-03-31 2008-08-05 International Business Machines Corporation 3-dimensional integrated circuit architecture, structure and method for fabrication thereof
US7670927B2 (en) * 2006-05-16 2010-03-02 International Business Machines Corporation Double-sided integrated circuit chips
US8013342B2 (en) * 2007-11-14 2011-09-06 International Business Machines Corporation Double-sided integrated circuit chips
US7749899B2 (en) 2006-06-01 2010-07-06 Micron Technology, Inc. Microelectronic workpieces and methods and systems for forming interconnects in microelectronic workpieces
US7629249B2 (en) 2006-08-28 2009-12-08 Micron Technology, Inc. Microfeature workpieces having conductive interconnect structures formed by chemically reactive processes, and associated systems and methods
US7902643B2 (en) 2006-08-31 2011-03-08 Micron Technology, Inc. Microfeature workpieces having interconnects and conductive backplanes, and associated systems and methods
US20080113505A1 (en) * 2006-11-13 2008-05-15 Sparks Terry G Method of forming a through-substrate via
US7544605B2 (en) * 2006-11-21 2009-06-09 Freescale Semiconductor, Inc. Method of making a contact on a backside of a die
KR100833250B1 (ko) * 2006-12-08 2008-05-28 (주)실리콘화일 적층구조를 갖는 집적회로의 제조방법 및 그 집적회로
JP5016938B2 (ja) 2007-02-06 2012-09-05 セイコーインスツル株式会社 半導体装置
US7432174B1 (en) * 2007-03-30 2008-10-07 Advanced Micro Devices, Inc. Methods for fabricating semiconductor substrates with silicon regions having differential crystallographic orientations
KR100886429B1 (ko) * 2007-05-14 2009-03-02 삼성전자주식회사 반도체 소자 및 제조방법
EP1993130A3 (en) * 2007-05-17 2011-09-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8513791B2 (en) * 2007-05-18 2013-08-20 International Business Machines Corporation Compact multi-port CAM cell implemented in 3D vertical integration
US20080288720A1 (en) * 2007-05-18 2008-11-20 International Business Machines Corporation Multi-wafer 3d cam cell
US8049253B2 (en) 2007-07-11 2011-11-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5460984B2 (ja) 2007-08-17 2014-04-02 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2009076879A (ja) 2007-08-24 2009-04-09 Semiconductor Energy Lab Co Ltd 半導体装置
JP5268305B2 (ja) 2007-08-24 2013-08-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
SG150410A1 (en) 2007-08-31 2009-03-30 Micron Technology Inc Partitioned through-layer via and associated systems and methods
US8232598B2 (en) * 2007-09-20 2012-07-31 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
US7982250B2 (en) * 2007-09-21 2011-07-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8044464B2 (en) 2007-09-21 2011-10-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US7875529B2 (en) * 2007-10-05 2011-01-25 Micron Technology, Inc. Semiconductor devices
JP5394043B2 (ja) * 2007-11-19 2014-01-22 株式会社半導体エネルギー研究所 半導体基板及びそれを用いた半導体装置、並びにそれらの作製方法
JP5430846B2 (ja) * 2007-12-03 2014-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP5366517B2 (ja) * 2007-12-03 2013-12-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7884015B2 (en) 2007-12-06 2011-02-08 Micron Technology, Inc. Methods for forming interconnects in microelectronic workpieces and microelectronic workpieces formed using such methods
US7566632B1 (en) 2008-02-06 2009-07-28 International Business Machines Corporation Lock and key structure for three-dimensional chip connection and process thereof
US7741645B2 (en) * 2008-05-28 2010-06-22 International Business Machines Corporation Three-dimensional integrated heterogeneous semiconductor structure
US20100075481A1 (en) * 2008-07-08 2010-03-25 Xiao (Charles) Yang Method and structure of monolithically integrated ic-mems oscillator using ic foundry-compatible processes
US9595479B2 (en) * 2008-07-08 2017-03-14 MCube Inc. Method and structure of three dimensional CMOS transistors with hybrid crystal orientations
US8148781B2 (en) 2008-07-28 2012-04-03 MCube Inc. Method and structures of monolithically integrated ESD suppression device
FR2934926B1 (fr) * 2008-08-05 2011-01-21 St Microelectronics Sa Capteur d'images miniature.
JP2010056156A (ja) * 2008-08-26 2010-03-11 Renesas Technology Corp 半導体装置およびその製造方法
US7872332B2 (en) 2008-09-11 2011-01-18 Micron Technology, Inc. Interconnect structures for stacked dies, including penetrating structures for through-silicon vias, and associated systems and methods
US8030780B2 (en) * 2008-10-16 2011-10-04 Micron Technology, Inc. Semiconductor substrates with unitary vias and via terminals, and associated systems and methods
CN101409296B (zh) * 2008-11-28 2011-01-05 西安电子科技大学 三维应变nmos集成器件及其制作方法
US8278167B2 (en) 2008-12-18 2012-10-02 Micron Technology, Inc. Method and structure for integrating capacitor-less memory cell with logic
US8158515B2 (en) * 2009-02-03 2012-04-17 International Business Machines Corporation Method of making 3D integrated circuits
US8299583B2 (en) 2009-03-05 2012-10-30 International Business Machines Corporation Two-sided semiconductor structure
US8373440B2 (en) 2009-04-06 2013-02-12 Hewlett-Packard Development Company, L.P. Three dimensional multilayer circuit
US8378715B2 (en) 2009-04-14 2013-02-19 Monolithic 3D Inc. Method to construct systems
US9509313B2 (en) 2009-04-14 2016-11-29 Monolithic 3D Inc. 3D semiconductor device
US8427200B2 (en) 2009-04-14 2013-04-23 Monolithic 3D Inc. 3D semiconductor device
US8669778B1 (en) 2009-04-14 2014-03-11 Monolithic 3D Inc. Method for design and manufacturing of a 3D semiconductor device
US8258810B2 (en) 2010-09-30 2012-09-04 Monolithic 3D Inc. 3D semiconductor device
US7986042B2 (en) 2009-04-14 2011-07-26 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US20110031997A1 (en) * 2009-04-14 2011-02-10 NuPGA Corporation Method for fabrication of a semiconductor device and structure
US8362482B2 (en) 2009-04-14 2013-01-29 Monolithic 3D Inc. Semiconductor device and structure
US8384426B2 (en) 2009-04-14 2013-02-26 Monolithic 3D Inc. Semiconductor device and structure
US9711407B2 (en) 2009-04-14 2017-07-18 Monolithic 3D Inc. Method of manufacturing a three dimensional integrated circuit by transfer of a mono-crystalline layer
US8373439B2 (en) 2009-04-14 2013-02-12 Monolithic 3D Inc. 3D semiconductor device
US8405420B2 (en) 2009-04-14 2013-03-26 Monolithic 3D Inc. System comprising a semiconductor device and structure
US8395191B2 (en) 2009-10-12 2013-03-12 Monolithic 3D Inc. Semiconductor device and structure
US9577642B2 (en) 2009-04-14 2017-02-21 Monolithic 3D Inc. Method to form a 3D semiconductor device
US8362800B2 (en) 2010-10-13 2013-01-29 Monolithic 3D Inc. 3D semiconductor device including field repairable logics
US8058137B1 (en) 2009-04-14 2011-11-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8754533B2 (en) 2009-04-14 2014-06-17 Monolithic 3D Inc. Monolithic three-dimensional semiconductor device and structure
US9406561B2 (en) * 2009-04-20 2016-08-02 International Business Machines Corporation Three dimensional integrated circuit integration using dielectric bonding first and through via formation last
TWI405321B (zh) * 2009-09-08 2013-08-11 Ind Tech Res Inst 三維多層堆疊半導體結構及其製造方法
US8159247B2 (en) * 2009-10-06 2012-04-17 International Business Machines Corporation Yield enhancement for stacked chips through rotationally-connecting-interposer
US8581349B1 (en) 2011-05-02 2013-11-12 Monolithic 3D Inc. 3D memory semiconductor device and structure
US8536023B2 (en) 2010-11-22 2013-09-17 Monolithic 3D Inc. Method of manufacturing a semiconductor device and structure
US10354995B2 (en) 2009-10-12 2019-07-16 Monolithic 3D Inc. Semiconductor memory device and structure
US8742476B1 (en) 2012-11-27 2014-06-03 Monolithic 3D Inc. Semiconductor device and structure
US11374118B2 (en) 2009-10-12 2022-06-28 Monolithic 3D Inc. Method to form a 3D integrated circuit
US8450804B2 (en) 2011-03-06 2013-05-28 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US10157909B2 (en) 2009-10-12 2018-12-18 Monolithic 3D Inc. 3D semiconductor device and structure
US9099424B1 (en) 2012-08-10 2015-08-04 Monolithic 3D Inc. Semiconductor system, device and structure with heat removal
US10388863B2 (en) 2009-10-12 2019-08-20 Monolithic 3D Inc. 3D memory device and structure
US10043781B2 (en) 2009-10-12 2018-08-07 Monolithic 3D Inc. 3D semiconductor device and structure
US9385088B2 (en) * 2009-10-12 2016-07-05 Monolithic 3D Inc. 3D semiconductor device and structure
US10366970B2 (en) 2009-10-12 2019-07-30 Monolithic 3D Inc. 3D semiconductor device and structure
US11984445B2 (en) 2009-10-12 2024-05-14 Monolithic 3D Inc. 3D semiconductor devices and structures with metal layers
US10910364B2 (en) 2009-10-12 2021-02-02 Monolitaic 3D Inc. 3D semiconductor device
US11018133B2 (en) 2009-10-12 2021-05-25 Monolithic 3D Inc. 3D integrated circuit
US8294159B2 (en) 2009-10-12 2012-10-23 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8476145B2 (en) 2010-10-13 2013-07-02 Monolithic 3D Inc. Method of fabricating a semiconductor device and structure
KR101930730B1 (ko) * 2009-10-30 2018-12-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8247895B2 (en) 2010-01-08 2012-08-21 International Business Machines Corporation 4D device process and structure
US8330262B2 (en) 2010-02-02 2012-12-11 International Business Machines Corporation Processes for enhanced 3D integration and structures generated using the same
US8373230B1 (en) 2010-10-13 2013-02-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8298875B1 (en) 2011-03-06 2012-10-30 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US9099526B2 (en) 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
US8492886B2 (en) 2010-02-16 2013-07-23 Monolithic 3D Inc 3D integrated circuit with logic
US8026521B1 (en) 2010-10-11 2011-09-27 Monolithic 3D Inc. Semiconductor device and structure
US8461035B1 (en) 2010-09-30 2013-06-11 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US8541819B1 (en) 2010-12-09 2013-09-24 Monolithic 3D Inc. Semiconductor device and structure
US8445320B2 (en) * 2010-05-20 2013-05-21 International Business Machines Corporation Graphene channel-based devices and methods for fabrication thereof
FR2962848B1 (fr) * 2010-07-15 2014-04-25 Soitec Silicon On Insulator Substrat temporaire, procede de transfert et procede de fabrication
US9275888B2 (en) 2010-07-15 2016-03-01 Soitec Temporary substrate, transfer method and production method
EP3460845A1 (en) * 2010-07-30 2019-03-27 Monolithic 3D Inc. A 3d semiconductor device and system
US8642416B2 (en) 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
US9953925B2 (en) 2011-06-28 2018-04-24 Monolithic 3D Inc. Semiconductor system and device
US9219005B2 (en) 2011-06-28 2015-12-22 Monolithic 3D Inc. Semiconductor system and device
US8901613B2 (en) 2011-03-06 2014-12-02 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US20180350686A1 (en) * 2011-06-28 2018-12-06 Monolithic 3D Inc. 3d semiconductor device and system
US10217667B2 (en) 2011-06-28 2019-02-26 Monolithic 3D Inc. 3D semiconductor device, fabrication method and system
US8273610B2 (en) 2010-11-18 2012-09-25 Monolithic 3D Inc. Method of constructing a semiconductor device and structure
US8163581B1 (en) 2010-10-13 2012-04-24 Monolith IC 3D Semiconductor and optoelectronic devices
US11482440B2 (en) 2010-12-16 2022-10-25 Monolithic 3D Inc. 3D semiconductor device and structure with a built-in test circuit for repairing faulty circuits
US10497713B2 (en) 2010-11-18 2019-12-03 Monolithic 3D Inc. 3D semiconductor memory device and structure
US8114757B1 (en) 2010-10-11 2012-02-14 Monolithic 3D Inc. Semiconductor device and structure
US11018191B1 (en) 2010-10-11 2021-05-25 Monolithic 3D Inc. 3D semiconductor device and structure
US10896931B1 (en) 2010-10-11 2021-01-19 Monolithic 3D Inc. 3D semiconductor device and structure
US10290682B2 (en) 2010-10-11 2019-05-14 Monolithic 3D Inc. 3D IC semiconductor device and structure with stacked memory
US11227897B2 (en) 2010-10-11 2022-01-18 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11469271B2 (en) 2010-10-11 2022-10-11 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11024673B1 (en) 2010-10-11 2021-06-01 Monolithic 3D Inc. 3D semiconductor device and structure
US11600667B1 (en) 2010-10-11 2023-03-07 Monolithic 3D Inc. Method to produce 3D semiconductor devices and structures with memory
US11315980B1 (en) 2010-10-11 2022-04-26 Monolithic 3D Inc. 3D semiconductor device and structure with transistors
US11158674B2 (en) 2010-10-11 2021-10-26 Monolithic 3D Inc. Method to produce a 3D semiconductor device and structure
US11257867B1 (en) 2010-10-11 2022-02-22 Monolithic 3D Inc. 3D semiconductor device and structure with oxide bonds
US10978501B1 (en) 2010-10-13 2021-04-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US10833108B2 (en) 2010-10-13 2020-11-10 Monolithic 3D Inc. 3D microdisplay device and structure
US8283215B2 (en) 2010-10-13 2012-10-09 Monolithic 3D Inc. Semiconductor and optoelectronic devices
US11694922B2 (en) 2010-10-13 2023-07-04 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11605663B2 (en) 2010-10-13 2023-03-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11855114B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US10998374B1 (en) 2010-10-13 2021-05-04 Monolithic 3D Inc. Multilevel semiconductor device and structure
US11437368B2 (en) 2010-10-13 2022-09-06 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11404466B2 (en) 2010-10-13 2022-08-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11043523B1 (en) 2010-10-13 2021-06-22 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US11984438B2 (en) 2010-10-13 2024-05-14 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11929372B2 (en) 2010-10-13 2024-03-12 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11327227B2 (en) 2010-10-13 2022-05-10 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11855100B2 (en) 2010-10-13 2023-12-26 Monolithic 3D Inc. Multilevel semiconductor device and structure with oxide bonding
US11063071B1 (en) 2010-10-13 2021-07-13 Monolithic 3D Inc. Multilevel semiconductor device and structure with waveguides
US11869915B2 (en) 2010-10-13 2024-01-09 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors and wafer bonding
US11133344B2 (en) 2010-10-13 2021-09-28 Monolithic 3D Inc. Multilevel semiconductor device and structure with image sensors
US10679977B2 (en) 2010-10-13 2020-06-09 Monolithic 3D Inc. 3D microdisplay device and structure
US11163112B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure with electromagnetic modulators
US11164898B2 (en) 2010-10-13 2021-11-02 Monolithic 3D Inc. Multilevel semiconductor device and structure
US10943934B2 (en) 2010-10-13 2021-03-09 Monolithic 3D Inc. Multilevel semiconductor device and structure
US9197804B1 (en) 2011-10-14 2015-11-24 Monolithic 3D Inc. Semiconductor and optoelectronic devices
US8379458B1 (en) 2010-10-13 2013-02-19 Monolithic 3D Inc. Semiconductor device and structure
US8557677B2 (en) * 2010-11-10 2013-10-15 Institute of Microelectronics, Chinese Academy of Sciences Stack-type semiconductor device and method for manufacturing the same
US11094576B1 (en) 2010-11-18 2021-08-17 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11923230B1 (en) 2010-11-18 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11615977B2 (en) 2010-11-18 2023-03-28 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11031275B2 (en) 2010-11-18 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11735462B2 (en) 2010-11-18 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11004719B1 (en) 2010-11-18 2021-05-11 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11901210B2 (en) 2010-11-18 2024-02-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11211279B2 (en) 2010-11-18 2021-12-28 Monolithic 3D Inc. Method for processing a 3D integrated circuit and structure
US11355381B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11164770B1 (en) 2010-11-18 2021-11-02 Monolithic 3D Inc. Method for producing a 3D semiconductor memory device and structure
US11854857B1 (en) 2010-11-18 2023-12-26 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11784082B2 (en) 2010-11-18 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11121021B2 (en) 2010-11-18 2021-09-14 Monolithic 3D Inc. 3D semiconductor device and structure
US11804396B2 (en) 2010-11-18 2023-10-31 Monolithic 3D Inc. Methods for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11355380B2 (en) 2010-11-18 2022-06-07 Monolithic 3D Inc. Methods for producing 3D semiconductor memory device and structure utilizing alignment marks
US11482439B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device comprising charge trap junction-less transistors
US11521888B2 (en) 2010-11-18 2022-12-06 Monolithic 3D Inc. 3D semiconductor device and structure with high-k metal gate transistors
US11443971B2 (en) 2010-11-18 2022-09-13 Monolithic 3D Inc. 3D semiconductor device and structure with memory
US11862503B2 (en) 2010-11-18 2024-01-02 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with memory cells and multiple metal layers
US11018042B1 (en) 2010-11-18 2021-05-25 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11482438B2 (en) 2010-11-18 2022-10-25 Monolithic 3D Inc. Methods for producing a 3D semiconductor memory device and structure
US11495484B2 (en) 2010-11-18 2022-11-08 Monolithic 3D Inc. 3D semiconductor devices and structures with at least two single-crystal layers
US11508605B2 (en) 2010-11-18 2022-11-22 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11569117B2 (en) 2010-11-18 2023-01-31 Monolithic 3D Inc. 3D semiconductor device and structure with single-crystal layers
US11107721B2 (en) 2010-11-18 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure with NAND logic
US11610802B2 (en) 2010-11-18 2023-03-21 Monolithic 3D Inc. Method for producing a 3D semiconductor device and structure with single crystal transistors and metal gate electrodes
US8975670B2 (en) 2011-03-06 2015-03-10 Monolithic 3D Inc. Semiconductor device and structure for heat removal
US9070686B2 (en) 2011-05-31 2015-06-30 International Business Machines Corporation Wiring switch designs based on a field effect device for reconfigurable interconnect paths
US8624323B2 (en) 2011-05-31 2014-01-07 International Business Machines Corporation BEOL structures incorporating active devices and mechanical strength
US9947688B2 (en) 2011-06-22 2018-04-17 Psemi Corporation Integrated circuits with components on both sides of a selected substrate and methods of fabrication
US10388568B2 (en) 2011-06-28 2019-08-20 Monolithic 3D Inc. 3D semiconductor device and system
US8687399B2 (en) 2011-10-02 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US9029173B2 (en) 2011-10-18 2015-05-12 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US9000557B2 (en) 2012-03-17 2015-04-07 Zvi Or-Bach Semiconductor device and structure
CN102610567A (zh) * 2012-03-31 2012-07-25 上海华力微电子有限公司 两层半导体器件的制备方法
CN102623406B (zh) * 2012-03-31 2014-09-03 上海华力微电子有限公司 带有半空洞结构的两层半导体器件的制备方法
US11476181B1 (en) 2012-04-09 2022-10-18 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US8557632B1 (en) 2012-04-09 2013-10-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
US11694944B1 (en) 2012-04-09 2023-07-04 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11164811B2 (en) 2012-04-09 2021-11-02 Monolithic 3D Inc. 3D semiconductor device with isolation layers and oxide-to-oxide bonding
US11088050B2 (en) 2012-04-09 2021-08-10 Monolithic 3D Inc. 3D semiconductor device with isolation layers
US11594473B2 (en) 2012-04-09 2023-02-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11616004B1 (en) 2012-04-09 2023-03-28 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US10600888B2 (en) 2012-04-09 2020-03-24 Monolithic 3D Inc. 3D semiconductor device
US11735501B1 (en) 2012-04-09 2023-08-22 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US11410912B2 (en) 2012-04-09 2022-08-09 Monolithic 3D Inc. 3D semiconductor device with vias and isolation layers
US11881443B2 (en) 2012-04-09 2024-01-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and a connective path
US8563403B1 (en) 2012-06-27 2013-10-22 International Business Machines Corporation Three dimensional integrated circuit integration using alignment via/dielectric bonding first and through via formation last
CN102738160B (zh) * 2012-07-16 2015-08-19 西安电子科技大学 一种基于回型沟道工艺的混合晶面SOI BiCMOS集成器件及制备方法
JP5960000B2 (ja) * 2012-09-05 2016-08-02 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
US9275911B2 (en) 2012-10-12 2016-03-01 Globalfoundries Inc. Hybrid orientation fin field effect transistor and planar field effect transistor
US8686428B1 (en) * 2012-11-16 2014-04-01 Monolithic 3D Inc. Semiconductor device and structure
US8574929B1 (en) 2012-11-16 2013-11-05 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11967583B2 (en) 2012-12-22 2024-04-23 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11961827B1 (en) 2012-12-22 2024-04-16 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US8674470B1 (en) 2012-12-22 2014-03-18 Monolithic 3D Inc. Semiconductor device and structure
US11309292B2 (en) 2012-12-22 2022-04-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11018116B2 (en) 2012-12-22 2021-05-25 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US11784169B2 (en) 2012-12-22 2023-10-10 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11063024B1 (en) 2012-12-22 2021-07-13 Monlithic 3D Inc. Method to form a 3D semiconductor device and structure
US11916045B2 (en) 2012-12-22 2024-02-27 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US11217565B2 (en) 2012-12-22 2022-01-04 Monolithic 3D Inc. Method to form a 3D semiconductor device and structure
US9385058B1 (en) 2012-12-29 2016-07-05 Monolithic 3D Inc. Semiconductor device and structure
US11087995B1 (en) 2012-12-29 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US11430668B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US11004694B1 (en) 2012-12-29 2021-05-11 Monolithic 3D Inc. 3D semiconductor device and structure
US9871034B1 (en) 2012-12-29 2018-01-16 Monolithic 3D Inc. Semiconductor device and structure
US10892169B2 (en) 2012-12-29 2021-01-12 Monolithic 3D Inc. 3D semiconductor device and structure
US10903089B1 (en) 2012-12-29 2021-01-26 Monolithic 3D Inc. 3D semiconductor device and structure
US10651054B2 (en) 2012-12-29 2020-05-12 Monolithic 3D Inc. 3D semiconductor device and structure
US11430667B2 (en) 2012-12-29 2022-08-30 Monolithic 3D Inc. 3D semiconductor device and structure with bonding
US10115663B2 (en) 2012-12-29 2018-10-30 Monolithic 3D Inc. 3D semiconductor device and structure
US10600657B2 (en) 2012-12-29 2020-03-24 Monolithic 3D Inc 3D semiconductor device and structure
US11177140B2 (en) 2012-12-29 2021-11-16 Monolithic 3D Inc. 3D semiconductor device and structure
JP2014170872A (ja) * 2013-03-05 2014-09-18 Toyota Industries Corp 半導体ウェハおよび半導体ウェハの製造方法
US10325651B2 (en) 2013-03-11 2019-06-18 Monolithic 3D Inc. 3D semiconductor device with stacked memory
US11935949B1 (en) 2013-03-11 2024-03-19 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US11869965B2 (en) 2013-03-11 2024-01-09 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers and memory cells
US8994404B1 (en) 2013-03-12 2015-03-31 Monolithic 3D Inc. Semiconductor device and structure
US11398569B2 (en) 2013-03-12 2022-07-26 Monolithic 3D Inc. 3D semiconductor device and structure
US11088130B2 (en) 2014-01-28 2021-08-10 Monolithic 3D Inc. 3D semiconductor device and structure
US10840239B2 (en) 2014-08-26 2020-11-17 Monolithic 3D Inc. 3D semiconductor device and structure
US11923374B2 (en) 2013-03-12 2024-03-05 Monolithic 3D Inc. 3D semiconductor device and structure with metal layers
US10224279B2 (en) 2013-03-15 2019-03-05 Monolithic 3D Inc. Semiconductor device and structure
US9117749B1 (en) 2013-03-15 2015-08-25 Monolithic 3D Inc. Semiconductor device and structure
US11341309B1 (en) 2013-04-15 2022-05-24 Monolithic 3D Inc. Automation for monolithic 3D devices
US11574109B1 (en) 2013-04-15 2023-02-07 Monolithic 3D Inc Automation methods for 3D integrated circuits and devices
US9021414B1 (en) 2013-04-15 2015-04-28 Monolithic 3D Inc. Automation for monolithic 3D devices
US11270055B1 (en) 2013-04-15 2022-03-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11030371B2 (en) 2013-04-15 2021-06-08 Monolithic 3D Inc. Automation for monolithic 3D devices
US11487928B2 (en) 2013-04-15 2022-11-01 Monolithic 3D Inc. Automation for monolithic 3D devices
US11720736B2 (en) 2013-04-15 2023-08-08 Monolithic 3D Inc. Automation methods for 3D integrated circuits and devices
US9443869B2 (en) 2013-11-05 2016-09-13 Taiwan Semiconductor Manufacturing Company Limited Systems and methods for a semiconductor structure having multiple semiconductor-device layers
US9123546B2 (en) * 2013-11-14 2015-09-01 Taiwan Semiconductor Manufacturing Company Limited Multi-layer semiconductor device structures with different channel materials
JP2014090186A (ja) * 2013-12-04 2014-05-15 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US10297586B2 (en) 2015-03-09 2019-05-21 Monolithic 3D Inc. Methods for processing a 3D semiconductor device
US11107808B1 (en) 2014-01-28 2021-08-31 Monolithic 3D Inc. 3D semiconductor device and structure
US11031394B1 (en) 2014-01-28 2021-06-08 Monolithic 3D Inc. 3D semiconductor device and structure
US9287257B2 (en) * 2014-05-30 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Power gating for three dimensional integrated circuits (3DIC)
JP6385727B2 (ja) * 2014-06-13 2018-09-05 株式会社ディスコ 貼り合わせウェーハ形成方法
EP4105969A1 (en) * 2014-06-16 2022-12-21 INTEL Corporation Silicon die with integrated high voltage devices
US10381328B2 (en) 2015-04-19 2019-08-13 Monolithic 3D Inc. Semiconductor device and structure
US11011507B1 (en) 2015-04-19 2021-05-18 Monolithic 3D Inc. 3D semiconductor device and structure
US10825779B2 (en) 2015-04-19 2020-11-03 Monolithic 3D Inc. 3D semiconductor device and structure
US11056468B1 (en) 2015-04-19 2021-07-06 Monolithic 3D Inc. 3D semiconductor device and structure
US11956952B2 (en) 2015-08-23 2024-04-09 Monolithic 3D Inc. Semiconductor memory device and structure
US11978731B2 (en) 2015-09-21 2024-05-07 Monolithic 3D Inc. Method to produce a multi-level semiconductor memory device and structure
CN108401468A (zh) 2015-09-21 2018-08-14 莫诺利特斯3D有限公司 3d半导体器件和结构
US10522225B1 (en) 2015-10-02 2019-12-31 Monolithic 3D Inc. Semiconductor device with non-volatile memory
US10418369B2 (en) 2015-10-24 2019-09-17 Monolithic 3D Inc. Multi-level semiconductor memory device and structure
US11991884B1 (en) 2015-10-24 2024-05-21 Monolithic 3D Inc. 3D semiconductor device and structure with logic and memory
US10847540B2 (en) 2015-10-24 2020-11-24 Monolithic 3D Inc. 3D semiconductor memory device and structure
US11296115B1 (en) 2015-10-24 2022-04-05 Monolithic 3D Inc. 3D semiconductor device and structure
US11114464B2 (en) 2015-10-24 2021-09-07 Monolithic 3D Inc. 3D semiconductor device and structure
US11937422B2 (en) 2015-11-07 2024-03-19 Monolithic 3D Inc. Semiconductor memory device and structure
US11114427B2 (en) 2015-11-07 2021-09-07 Monolithic 3D Inc. 3D semiconductor processor and memory device and structure
US9559013B1 (en) 2015-11-23 2017-01-31 International Business Machines Corporation Stacked nanowire semiconductor device
US9994741B2 (en) 2015-12-13 2018-06-12 International Business Machines Corporation Enhanced adhesive materials and processes for 3D applications
US11251149B2 (en) 2016-10-10 2022-02-15 Monolithic 3D Inc. 3D memory device and structure
US11812620B2 (en) 2016-10-10 2023-11-07 Monolithic 3D Inc. 3D DRAM memory devices and structures with control circuits
US11329059B1 (en) 2016-10-10 2022-05-10 Monolithic 3D Inc. 3D memory devices and structures with thinned single crystal substrates
US11869591B2 (en) 2016-10-10 2024-01-09 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11711928B2 (en) 2016-10-10 2023-07-25 Monolithic 3D Inc. 3D memory devices and structures with control circuits
US11930648B1 (en) 2016-10-10 2024-03-12 Monolithic 3D Inc. 3D memory devices and structures with metal layers
US10290574B2 (en) 2017-01-18 2019-05-14 Globalfoundries Inc. Embedded metal-insulator-metal (MIM) decoupling capacitor in monolitic three-dimensional (3D) integrated circuit (IC) structure
JP2019004007A (ja) * 2017-06-14 2019-01-10 富士通株式会社 半導体装置及びその製造方法
WO2020120414A1 (en) * 2018-12-10 2020-06-18 Rockley Photonics Limited Optoelectronic device and method of manufacture thereof
US11158652B1 (en) 2019-04-08 2021-10-26 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11296106B2 (en) 2019-04-08 2022-04-05 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US10892016B1 (en) 2019-04-08 2021-01-12 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11018156B2 (en) 2019-04-08 2021-05-25 Monolithic 3D Inc. 3D memory semiconductor devices and structures
US11763864B2 (en) 2019-04-08 2023-09-19 Monolithic 3D Inc. 3D memory semiconductor devices and structures with bit-line pillars

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60154549A (ja) * 1984-01-24 1985-08-14 Fujitsu Ltd 半導体装置の製造方法
JPS6130059A (ja) * 1984-07-20 1986-02-12 Nec Corp 半導体装置の製造方法
US4768076A (en) * 1984-09-14 1988-08-30 Hitachi, Ltd. Recrystallized CMOS with different crystal planes
US5128732A (en) * 1987-05-30 1992-07-07 Kozo Iizuka, Director General, Agency Of Industrial Science & Technology Stacked semiconductor device
JPS6418248A (en) * 1987-07-13 1989-01-23 Nec Corp Manufacture of semiconductor device
US5138437A (en) * 1987-07-27 1992-08-11 Mitsubishi Denki Kabushiki Kaisha Semiconductor integrated circuit device in which integrated circuit units having different functions are stacked in three dimensional manner
JP2617798B2 (ja) * 1989-09-22 1997-06-04 三菱電機株式会社 積層型半導体装置およびその製造方法
JPH03285351A (ja) * 1990-04-02 1991-12-16 Oki Electric Ind Co Ltd Ｃｍｉｓ型半導体装置およびその製造方法
US6627953B1 (en) * 1990-12-31 2003-09-30 Kopin Corporation High density electronic circuit modules
US5930608A (en) * 1992-02-21 1999-07-27 Semiconductor Energy Laboratory Co., Ltd. Method of fabricating a thin film transistor in which the channel region of the transistor consists of two portions of differing crystallinity
JP3017860B2 (ja) * 1991-10-01 2000-03-13 株式会社東芝 半導体基体およびその製造方法とその半導体基体を用いた半導体装置
JPH0645567A (ja) * 1992-03-26 1994-02-18 Sony Corp はり合わせ半導体装置の製造方法
US5236118A (en) * 1992-05-12 1993-08-17 The Regents Of The University Of California Aligned wafer bonding
DE4400985C1 (de) * 1994-01-14 1995-05-11 Siemens Ag Verfahren zur Herstellung einer dreidimensionalen Schaltungsanordnung
JP3361922B2 (ja) * 1994-09-13 2003-01-07 株式会社東芝 半導体装置
KR100219522B1 (ko) * 1997-01-10 1999-09-01 윤종용 단결정 강유전체막을 구비하는 반도체장치 및 그 제조방법
KR100305686B1 (ko) * 1997-09-29 2001-10-19 신현준 단결정 선구조의 soi웨이퍼 및 그 제조방법
JP4126747B2 (ja) * 1998-02-27 2008-07-30 セイコーエプソン株式会社 ３次元デバイスの製造方法
JP4085459B2 (ja) * 1998-03-02 2008-05-14 セイコーエプソン株式会社 ３次元デバイスの製造方法
US6093623A (en) * 1998-08-04 2000-07-25 Micron Technology, Inc. Methods for making silicon-on-insulator structures
US6287940B1 (en) * 1999-08-02 2001-09-11 Honeywell International Inc. Dual wafer attachment process
JP2001237403A (ja) * 2000-02-21 2001-08-31 Rohm Co Ltd 半導体装置の製法および超薄型半導体装置
US6600173B2 (en) * 2000-08-30 2003-07-29 Cornell Research Foundation, Inc. Low temperature semiconductor layering and three-dimensional electronic circuits using the layering
US6355501B1 (en) * 2000-09-21 2002-03-12 International Business Machines Corporation Three-dimensional chip stacking assembly
JP2002134375A (ja) * 2000-10-25 2002-05-10 Canon Inc 半導体基体とその作製方法、および貼り合わせ基体の表面形状測定方法
JP2002184993A (ja) * 2000-12-11 2002-06-28 Sony Corp 半導体装置
US7091534B2 (en) * 2001-11-05 2006-08-15 Zycube Co., Ltd. Semiconductor device using low dielectric constant material film and method of fabricating the same
DE10200399B4 (de) * 2002-01-08 2008-03-27 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Erzeugung einer dreidimensional integrierten Halbleitervorrichtung und dreidimensional integrierte Halbleitervorrichtung
JP2003270664A (ja) * 2002-03-14 2003-09-25 Seiko Epson Corp 電気光学装置の製造方法
US6642081B1 (en) * 2002-04-11 2003-11-04 Robert Patti Interlocking conductor method for bonding wafers to produce stacked integrated circuits
US6882010B2 (en) * 2002-10-03 2005-04-19 Micron Technology, Inc. High performance three-dimensional TFT-based CMOS inverters, and computer systems utilizing such novel CMOS inverters
KR100583972B1 (ko) * 2004-11-26 2006-05-26 삼성전자주식회사 씨모스 인버터의 노드 콘택 구조체를 갖는 반도체소자의제조방법들

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9704880B2 (en) 2013-11-06 2017-07-11 Taiwan Semiconductor Manufacturing Company Limited Systems and methods for a semiconductor structure having multiple semiconductor-device layers
KR20180045889A (ko) * 2013-11-06 2018-05-04 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 복수의 반도체 디바이스 층을 갖는 반도체 구조물에 대한 시스템 및 방법
KR20150073861A (ko) * 2013-12-20 2015-07-01 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 삼차원 집적 회로를 위한 방법 및 장치

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