JPH03285351A - Ｃｍｉｓ型半導体装置およびその製造方法 - Google Patents
Ｃｍｉｓ型半導体装置およびその製造方法Info
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- JPH03285351A JPH03285351A JP2084808A JP8480890A JPH03285351A JP H03285351 A JPH03285351 A JP H03285351A JP 2084808 A JP2084808 A JP 2084808A JP 8480890 A JP8480890 A JP 8480890A JP H03285351 A JPH03285351 A JP H03285351A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は高速動作に適したＣ Ｍ Ｉ Ｓ （ｃｏｏ
ｐ−ｒｉｍｅｎｔａｒｙ Ｍｅｔａｌ Ｉｎ５ｕｌａｔ
ｏｒ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）型装置およびその
製造方法に関するものである。
ｐ−ｒｉｍｅｎｔａｒｙ Ｍｅｔａｌ Ｉｎ５ｕｌａｔ
ｏｒ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）型装置およびその
製造方法に関するものである。
（従来の技術）
ＣＭＩＳ素子の高速化をはかる試みとして、Ｎチャネル
ＭＯ３ＦＥＴとＰチャネルＭＯ３ＦＥＴを異なる結晶面
方位上に形成する技術が例えば１９８６年シンポジウム
オン ＶＬＳＩ テクノロジテクニカルダイジェス
ト Ｐ１７〜１８に開示されている。
ＭＯ３ＦＥＴとＰチャネルＭＯ３ＦＥＴを異なる結晶面
方位上に形成する技術が例えば１９８６年シンポジウム
オン ＶＬＳＩ テクノロジテクニカルダイジェス
ト Ｐ１７〜１８に開示されている。
第３図はこの文献に開示されている従来のＣＭＩＳ半導
体装置の構成を示す断面図であり、この第３図により、
従来のＣＭＩＳ型半導体装置について概述する。
体装置の構成を示す断面図であり、この第３図により、
従来のＣＭＩＳ型半導体装置について概述する。
第３図において、 （１００）面のＮ型シリコン単結晶
基板１０１ （以下第３図ではＮ型基板という）上にＰ
型のウェル１０２を形成し、このＰウェル２０２内にＮ
チ十フルＦＥＴを形成する。
基板１０１ （以下第３図ではＮ型基板という）上にＰ
型のウェル１０２を形成し、このＰウェル２０２内にＮ
チ十フルＦＥＴを形成する。
１０３はゲート酸化膜、１０４はゲート電極、１０５お
よび１０６はＮ°ソース・ドレイン拡散層である。また
１０７は素子間分離用のフィールド酸化膜である。
よび１０６はＮ°ソース・ドレイン拡散層である。また
１０７は素子間分離用のフィールド酸化膜である。
一方、ＰチャネルＦＥＴはＮ型基板＋０１を垂直に削る
ことにより、（１１０１面を露出させ、そこへ形成する
ようにしている。１０８はゲート酸化膜、１０９はゲー
ト電極、１］０およびＩ １． ＩはＰ゛ソースドレイ
ン拡散層である。
ことにより、（１１０１面を露出させ、そこへ形成する
ようにしている。１０８はゲート酸化膜、１０９はゲー
ト電極、１］０およびＩ １． ＩはＰ゛ソースドレイ
ン拡散層である。
このように構成することにより、（１００）面よりも正
孔の移動度が大きい （１１０）面にＰチャネルＦＥＴ
を形成することができるので、高速動作に有利となる。
孔の移動度が大きい （１１０）面にＰチャネルＦＥＴ
を形成することができるので、高速動作に有利となる。
（発明が解決しようとする課題）
しかしながら、第３図に示す従来のＣＭＩＳ半導体装置
では、Ｎ型基板１０１を垂直に削った（１１０）面にＰ
チャネルＦＥＴを形成するため、ゲート１ｆ８ｉ１０９
をマスクにして自己整合的にソース・ドレイン拡散層１
１０，１１１を形成できないという欠点があった。
では、Ｎ型基板１０１を垂直に削った（１１０）面にＰ
チャネルＦＥＴを形成するため、ゲート１ｆ８ｉ１０９
をマスクにして自己整合的にソース・ドレイン拡散層１
１０，１１１を形成できないという欠点があった。
さらに、Ｎ型基板１０１エツチング時のダメージが残存
し、キャリアの移動度を低下させて高速動作ができない
とともに、リーク電流を増大させるといった欠点もあっ
た。
し、キャリアの移動度を低下させて高速動作ができない
とともに、リーク電流を増大させるといった欠点もあっ
た。
請求項１の発明は前記従来技術が持っている問題点のう
ち、高速動作ができない点と、リーク電流を増大させる
点について解決したＣＭＩＳ型半導体装置を提供するも
のである。
ち、高速動作ができない点と、リーク電流を増大させる
点について解決したＣＭＩＳ型半導体装置を提供するも
のである。
また、請求項３の発明は前記従来技術が持っている問題
点のうち、ＰチャネルＦＥＴがゲート電極をマスクにし
て、自己整合的にソース・ドレイン層を形成できないと
いう点について解決したＣＭＩＳ型半導体装置の製造方
法を提供するものである。
点のうち、ＰチャネルＦＥＴがゲート電極をマスクにし
て、自己整合的にソース・ドレイン層を形成できないと
いう点について解決したＣＭＩＳ型半導体装置の製造方
法を提供するものである。
（課題を解決するための手段）
請求項１の発明は前記問題点を解決するために、ＣＭＩ
Ｓ型半導体装置において、絶縁膜を介して貼り合わされ
た面方位の異なる二つの半導体基板にそれぞれＮチャネ
ルＭｉｓ）ランノスタおよびＰチャネルＭＩＳ）ランジ
スタを形成するようにしたものである。
Ｓ型半導体装置において、絶縁膜を介して貼り合わされ
た面方位の異なる二つの半導体基板にそれぞれＮチャネ
ルＭｉｓ）ランノスタおよびＰチャネルＭＩＳ）ランジ
スタを形成するようにしたものである。
また、請求項３の発明は前記問題点を解決するために、
ＣＭ＋Ｓ型半導体装置の製造方法において、絶縁膜を介
してそれぞれ面指数および導電型の異なる半導体薄層に
ゲート酸化膜を形成した後、ゲート電極を形成して、こ
のゲーｙ７極をそれぞれマスクとしてソース・ドレイン
拡散層を形成する工程を導入したものである。
ＣＭ＋Ｓ型半導体装置の製造方法において、絶縁膜を介
してそれぞれ面指数および導電型の異なる半導体薄層に
ゲート酸化膜を形成した後、ゲート電極を形成して、こ
のゲーｙ７極をそれぞれマスクとしてソース・ドレイン
拡散層を形成する工程を導入したものである。
（作 用）
請求項ｌの発明によれば、以上のように、ＣＭＩＳ半導
体装置を構成したので、ＮチャネルＦＥＴとＰチャネル
ＦＥＴがウェハ面上で水平方向に形成され、半導体薄層
の形成時におけるエツチング時のダメージをなくし、キ
ャリア移動度を高くし、高速動作を行い、かつＮチャネ
ルＦＥＴとＰチャネルＦＥＴの分離用の絶縁膜により、
ラッチアップの発生を制御するように作用し、したがっ
て、前記問題点を除去できる。
体装置を構成したので、ＮチャネルＦＥＴとＰチャネル
ＦＥＴがウェハ面上で水平方向に形成され、半導体薄層
の形成時におけるエツチング時のダメージをなくし、キ
ャリア移動度を高くし、高速動作を行い、かつＮチャネ
ルＦＥＴとＰチャネルＦＥＴの分離用の絶縁膜により、
ラッチアップの発生を制御するように作用し、したがっ
て、前記問題点を除去できる。
また、請求項３の発明によれば、ＣＭＩＳ型半導体装置
の製造方法において、以上のような工程を導入したので
、ＮチャネルＦＥＴおよびＰチャネルＦＥＴのゲート電
極とソース・ドレイン拡散層を自己整合的に形成され、
したがって、前記問題点が除去できる。
の製造方法において、以上のような工程を導入したので
、ＮチャネルＦＥＴおよびＰチャネルＦＥＴのゲート電
極とソース・ドレイン拡散層を自己整合的に形成され、
したがって、前記問題点が除去できる。
（実施例）
以下、この発明のＣＭＩＳ型半導体装置の実施例につい
て図面に基づき説明する。第１図はその一実施例の構成
を示す断面図であって、１は面方位（１００）の半導体
単結晶薄層としてのＰ型シリコン単結晶薄層、２は絶縁
膜としての酸化膜、３は面方位（１１０）の半導体単結
晶薄層としてのＮ型シリコン単結晶薄層である。
て図面に基づき説明する。第１図はその一実施例の構成
を示す断面図であって、１は面方位（１００）の半導体
単結晶薄層としてのＰ型シリコン単結晶薄層、２は絶縁
膜としての酸化膜、３は面方位（１１０）の半導体単結
晶薄層としてのＮ型シリコン単結晶薄層である。
上記Ｐ型シリコン単結晶薄Ｈ１上には、ＮチャネルＦＥ
Ｔ５１が、Ｎ型シリコン単結晶ｆｉｌｊｉａ上にはＰチ
ャネルＦＥＴ５２が形成されている。
Ｔ５１が、Ｎ型シリコン単結晶ｆｉｌｊｉａ上にはＰチ
ャネルＦＥＴ５２が形成されている。
上記、Ｐ型シリコン単結晶薄層１上およびＮ型シリコン
単結晶薄層３上には、それぞれゲート酸化膜５ａ、５ｂ
を介してゲート電極６ａ、６ｂがそれぞれ形成されてい
る。
単結晶薄層３上には、それぞれゲート酸化膜５ａ、５ｂ
を介してゲート電極６ａ、６ｂがそれぞれ形成されてい
る。
ゲート電極６ａと自己整合的にＮ゛ソースドレイン拡散
層７が形成されている。
層７が形成されている。
また、同様にゲート電極６ｂと自己整合的にＰ゛ソース
ドレイン拡散層８が形成されている。
ドレイン拡散層８が形成されている。
９は分離用の絶縁膜であり、この絶縁Ｍ９には、相互接
続のためのコンタクトホール１０がそれぞれＮ゛ソース
ドレイン拡散層７、Ｐ゛ソースドレイン拡散層８などの
必要な場所にあけられている。
続のためのコンタクトホール１０がそれぞれＮ゛ソース
ドレイン拡散層７、Ｐ゛ソースドレイン拡散層８などの
必要な場所にあけられている。
さらに、このコンタクトホール１０を介して金属配線Ｍ
ｉｌｌがそれぞれ形成されており、素子間の電気的接続
を行っている。
ｉｌｌがそれぞれ形成されており、素子間の電気的接続
を行っている。
また、１３はＮ型シリコン単結晶薄層３を支持する基体
であり、この基体Ｉ３は絶縁８１２を介してＮ型シリコ
ン単結晶薄層３と接続されている。
であり、この基体Ｉ３は絶縁８１２を介してＮ型シリコ
ン単結晶薄層３と接続されている。
なお、第１図では、図示はしていないが、主面上全域に
は保護用のパッシベーション膜が形成されている。
は保護用のパッシベーション膜が形成されている。
次に、この発明のＣＭＩＳ型半導体装置の製造方法の一
実施例について第２図（Ａ）〜第２図（Ｅ）の工程断面
間を用いて詳細に説明する。
実施例について第２図（Ａ）〜第２図（Ｅ）の工程断面
間を用いて詳細に説明する。
まず、第２図（Ａ）に示すように、鏡面研磨した面指数
（１１０）、比抵抗０．５Ω１程度のＮ型シリコン単結
晶基板６２を用意し、その表面に熱酸化により膜厚４０
０ｎ−程度の絶縁膜としての酸化膜（Ｓ１０□）２を形
成する。
（１１０）、比抵抗０．５Ω１程度のＮ型シリコン単結
晶基板６２を用意し、その表面に熱酸化により膜厚４０
０ｎ−程度の絶縁膜としての酸化膜（Ｓ１０□）２を形
成する。
次に、この酸化膜２と鏡面研磨した面指数（１００）、
比抵抗１Ωｃ１１程度のＰ型シリコン単結晶基Ｆｉ、６
１を接触させ、１１００°Ｃ程度の窒素雰囲気中でアニ
ールする。これにより、ファンデアワールス力により、
両者は強固に貼り合わせられる。
比抵抗１Ωｃ１１程度のＰ型シリコン単結晶基Ｆｉ、６
１を接触させ、１１００°Ｃ程度の窒素雰囲気中でアニ
ールする。これにより、ファンデアワールス力により、
両者は強固に貼り合わせられる。
このとき、Ｐ型シリコン単結晶基板６１とＮ型シリコン
単結晶基板６２の平坦度は極力良好であることが望まし
く、またパーティクル等の異物が介在しないよう注意す
る必要がある。
単結晶基板６２の平坦度は極力良好であることが望まし
く、またパーティクル等の異物が介在しないよう注意す
る必要がある。
次に、第２図（Ｂ）に示すように、Ｎ型シリコン単結晶
基板６２をｉ械研磨と化学エツチングにより５００〜１
ｏｏｏｎｓ程度まで薄くして、Ｎ型シリコン単結晶薄層
３を形成する。
基板６２をｉ械研磨と化学エツチングにより５００〜１
ｏｏｏｎｓ程度まで薄くして、Ｎ型シリコン単結晶薄層
３を形成する。
次に、熱酸化によりＮ型シリコン単結晶薄層３の下面に
膜Ｊ！［４００ｎ■程度の酸化膜による絶縁膜１２を形
成する。
膜Ｊ！［４００ｎ■程度の酸化膜による絶縁膜１２を形
成する。
さらに、鏡面研磨した半導体層１３を用意し、前述と同
様な方法により、絶縁膜１２と半導体層１３と貼り合わ
せる。
様な方法により、絶縁膜１２と半導体層１３と貼り合わ
せる。
半導体層１３は上層を機械的に支持するだけであるので
、熱的、ｌ！械的に安定な材料であれば何でもよいが、
加工性、耐熱性などを考慮しで、シリコン単結晶基板を
用いている。
、熱的、ｌ！械的に安定な材料であれば何でもよいが、
加工性、耐熱性などを考慮しで、シリコン単結晶基板を
用いている。
次に、Ｐ型シリコン単結晶基板６１を研磨・エツチング
することにより、第２図（ｃ）に示すように、Ｐ型シリ
コン単結晶薄層ｌを形成する。
することにより、第２図（ｃ）に示すように、Ｐ型シリ
コン単結晶薄層ｌを形成する。
次に、ＮチャネルＦＥＴ形成領域を島状に残して、半導
体薄層としてのＰ型シリコン単結晶薄層１をエツチング
により除去し、さらに、酸化膜２を選択的に除去してＰ
チャネルＦＥＴ形成碩域のＮ型シリコン単結晶薄層３を
露出させる。
体薄層としてのＰ型シリコン単結晶薄層１をエツチング
により除去し、さらに、酸化膜２を選択的に除去してＰ
チャネルＦＥＴ形成碩域のＮ型シリコン単結晶薄層３を
露出させる。
次に、第２図（Ｄ）に示すように、熱酸化によりＰ型シ
リコン単結晶薄層１およびＮ型シリコン単結晶薄層３上
に膜厚２０ｎ＠程度のゲート酸化膜５ａおよび５ｂをそ
れぞれ形成し、その上に、ゲート電極６ａおよび６ｂを
たとえばリンを高濃度にドープしたポリシリコンによっ
て形成する。
リコン単結晶薄層１およびＮ型シリコン単結晶薄層３上
に膜厚２０ｎ＠程度のゲート酸化膜５ａおよび５ｂをそ
れぞれ形成し、その上に、ゲート電極６ａおよび６ｂを
たとえばリンを高濃度にドープしたポリシリコンによっ
て形成する。
続いて、第２図（Ｅ）に示すように、ゲート電極６ａ、
６ｂをそれぞれマスクにして、ゲー）を極６ａ、６ｂと
自己整合的にＮ°ソース・ドレイン拡散層７、Ｐ゛ソー
スドレイン拡散層８を形成する。
６ｂをそれぞれマスクにして、ゲー）を極６ａ、６ｂと
自己整合的にＮ°ソース・ドレイン拡散層７、Ｐ゛ソー
スドレイン拡散層８を形成する。
この場合、まず、ＰチャネルＦＥ７５２の形成領域をレ
ジストなどで覆っておき、ヒ素を５ＸＩＯ”ｅｌｌ−”
程度のドーズ量でイオン注入しＮ°ソース・ドレイン拡
散層７を形成する。
ジストなどで覆っておき、ヒ素を５ＸＩＯ”ｅｌｌ−”
程度のドーズ量でイオン注入しＮ°ソース・ドレイン拡
散層７を形成する。
次に、ＰチャネルＦＥ７５２の形成領域に被覆してマス
クとして使用したレジスト等を除去し今度はＮチャネル
ＦＥ７５１の形成領域を同様にマスクし、ボロンを５Ｘ
１０”ｅｌｌ−”程度のドーズ量でイオン注入しＰ゛ソ
ースドレイン拡散層８を形成する。
クとして使用したレジスト等を除去し今度はＮチャネル
ＦＥ７５１の形成領域を同様にマスクし、ボロンを５Ｘ
１０”ｅｌｌ−”程度のドーズ量でイオン注入しＰ゛ソ
ースドレイン拡散層８を形成する。
以陳、図示は省略するが、公知の技術を用いて層間絶縁
膜形成、コンタクトホール開孔、金属配線形成、バッジ
ベージぢン膜形成を行い、ウエノ１−プロセスを完了す
る。
膜形成、コンタクトホール開孔、金属配線形成、バッジ
ベージぢン膜形成を行い、ウエノ１−プロセスを完了す
る。
なお、上記実施例では、面指数（１１０）のＮ型シリコ
ン単結晶薄層３上に面指数（１００）のＰ型シリコン単
結晶薄層１が存在するように構成されている場合を例示
したが、上下関係が逆転していても、上記実施例と同様
な効果が得られる。
ン単結晶薄層３上に面指数（１００）のＰ型シリコン単
結晶薄層１が存在するように構成されている場合を例示
したが、上下関係が逆転していても、上記実施例と同様
な効果が得られる。
（発明の効果）
以上詳述したように、請求項１の発明によれば、絶縁膜
を介して、貼り合わせた面方位の異なる二つの半導体基
板にそれぞれＮチャネルＦＥＴとＰチャネルＦＥＴを形
成するようにしたので、ＮチャネルＦＥＴ、Ｐチャネル
ＦＥＴがそれぞれキャリアの移動度が高い結晶面上に形
成されるため、高速動作が可能になる。
を介して、貼り合わせた面方位の異なる二つの半導体基
板にそれぞれＮチャネルＦＥＴとＰチャネルＦＥＴを形
成するようにしたので、ＮチャネルＦＥＴ、Ｐチャネル
ＦＥＴがそれぞれキャリアの移動度が高い結晶面上に形
成されるため、高速動作が可能になる。
さらに、ＮチャネルＦＥＴとＰチャネルＦＥＴが絶縁膜
により完全に分離されているので、ランチアップの発生
が皆無になる。
により完全に分離されているので、ランチアップの発生
が皆無になる。
また、請求項２の発明によれば、絶縁膜を介して貼り合
わせた面方位の異なる第１導電型の半導体薄層と第２導
電型の半導体ＷＩＮにゲート酸化膜を介してゲート電極
を形成し、このゲート電極をマスクとして、Ｎチャネル
ＦＥＴ、ＰチャネルＦＥＴのソース・ドレイン拡散層を
形成するようにしたので、ＰチャネルＦＥＴとＮチャネ
ルＦＥＴがウェハ面上で水平方向に形成され、ゲート電
極とソース・ドレイン拡散層が自己整合的に形成可能で
ある。
わせた面方位の異なる第１導電型の半導体薄層と第２導
電型の半導体ＷＩＮにゲート酸化膜を介してゲート電極
を形成し、このゲート電極をマスクとして、Ｎチャネル
ＦＥＴ、ＰチャネルＦＥＴのソース・ドレイン拡散層を
形成するようにしたので、ＰチャネルＦＥＴとＮチャネ
ルＦＥＴがウェハ面上で水平方向に形成され、ゲート電
極とソース・ドレイン拡散層が自己整合的に形成可能で
ある。
さらに、能動素子がすべて半導体薄層に形成され、バル
クの基体と完全に分離されているため、接合容量等の寄
生容量が減少し高速動作に一段と有利になる。
クの基体と完全に分離されているため、接合容量等の寄
生容量が減少し高速動作に一段と有利になる。
第１図はこの発明のＣＭＩＳ型半導体装置の一実施例の
断面図、第２図（Ａ）ないし第２図（Ｅ）はこの発明の
ＣＭＩＳ型半導体装置の製造方法の一実施例の工程断面
図、第３図は従来のＣＭＩＳ型半導体装置の断面図であ
る。 ｌ・・・Ｐ型シリコン単結晶薄層、２・・・酸化膜、３
・・・Ｎ型シリコン単結晶薄層、５ａ、５ｂ・・・ゲー
ト酸化膜、６ａ、６ｂ・・・ゲート電極、７・・・Ｎ゛
ソースドレイン拡散層、８・・・Ｐ゛ソースドレイン拡
散層、９．１２・・・絶縁膜、１３・・・半導体層、５
１・・・ＮチャネルＦＥＴ、５２・・・ＰチャネルＦ巳
Ｔ。 特１出願 人 沖２１１１株”会社２．・・ン・Ｐ １ １ ：Ｐ型シリコン単結晶薄層 ２ 二酸化膜 ３ ＝Ｎ型シリコン単結晶薄層 ５ｏ、５ｂ ：ゲート酸化膜 ６ａ、６ｂ ：ゲート電極 ７ ：［ずソースドレイン拡散層 ８ ：ビソース・ドレイン拡散層 ９．１２ ：絶縁膜 １０ ：コンタクトホール １３：基体 ５１ ：ＮチャンネルＦＥＴ ５２：ＰチャンネルＦＥＴ 本発明のＣｌゾＸＳ半導体装置の断面図１ ：Ｐ型シ
リコン重結品薄層 ２ 二酸化膜 ３：ｆＮ型シＩＪコン菫結品薄層 ５ａ、５ｂ ：ゲート酸化膜 ６ｏ、６ｂ ：ゲート電極 ７：ｊす°ソースドレイン拡散層 ８：Ｐ゛ソースドレイン拡散層 １２：絶縁膜 １３二基体 ５１ ：ＮチャンネルＦＥＴ ５２：ＰチャンネルＦＥＴ ６１ ：Ｐ型シリコン単結晶基板 ６２：Ｎ型シリコン単結晶基板 本発明の工程断面図 第２図 従来の半導体装置の断面図 第３
断面図、第２図（Ａ）ないし第２図（Ｅ）はこの発明の
ＣＭＩＳ型半導体装置の製造方法の一実施例の工程断面
図、第３図は従来のＣＭＩＳ型半導体装置の断面図であ
る。 ｌ・・・Ｐ型シリコン単結晶薄層、２・・・酸化膜、３
・・・Ｎ型シリコン単結晶薄層、５ａ、５ｂ・・・ゲー
ト酸化膜、６ａ、６ｂ・・・ゲート電極、７・・・Ｎ゛
ソースドレイン拡散層、８・・・Ｐ゛ソースドレイン拡
散層、９．１２・・・絶縁膜、１３・・・半導体層、５
１・・・ＮチャネルＦＥＴ、５２・・・ＰチャネルＦ巳
Ｔ。 特１出願 人 沖２１１１株”会社２．・・ン・Ｐ １ １ ：Ｐ型シリコン単結晶薄層 ２ 二酸化膜 ３ ＝Ｎ型シリコン単結晶薄層 ５ｏ、５ｂ ：ゲート酸化膜 ６ａ、６ｂ ：ゲート電極 ７ ：［ずソースドレイン拡散層 ８ ：ビソース・ドレイン拡散層 ９．１２ ：絶縁膜 １０ ：コンタクトホール １３：基体 ５１ ：ＮチャンネルＦＥＴ ５２：ＰチャンネルＦＥＴ 本発明のＣｌゾＸＳ半導体装置の断面図１ ：Ｐ型シ
リコン重結品薄層 ２ 二酸化膜 ３：ｆＮ型シＩＪコン菫結品薄層 ５ａ、５ｂ ：ゲート酸化膜 ６ｏ、６ｂ ：ゲート電極 ７：ｊす°ソースドレイン拡散層 ８：Ｐ゛ソースドレイン拡散層 １２：絶縁膜 １３二基体 ５１ ：ＮチャンネルＦＥＴ ５２：ＰチャンネルＦＥＴ ６１ ：Ｐ型シリコン単結晶基板 ６２：Ｎ型シリコン単結晶基板 本発明の工程断面図 第２図 従来の半導体装置の断面図 第３
Claims (5)
- （１）（ａ）第１の面指数をもった第１導電型の第１半
導体単結晶薄層に形成された第２導電チャネル型ＭＩＳ
ＦＥＴと、 - （２）前記第１の半導体単結晶薄層とは絶縁膜で分離さ
れ、第２の面指数をもった第２導電型の第２半導体単結
晶薄層に形成された第１導電チャネル型ＭＩＳＦＥＴと
、 （ｃ）前記第１および第２半導体単結晶薄層を支持する
基体と、 よりなるＣＭＩＳ型半導体装置。 （２）前記第１半導体単結晶層が面指数（１００）のシ
リコンであり、前記第２導電チャネル型ＭＩＳＦＥＴが
ＰチャネルＦＥＴであり、かつ前記第２半導体単結晶薄
層が面指数（１１０）のシリコンで、前記第１導電チャ
ネル型ＭＩＳＦＥＴがＮチャネルＦＥＴであることを特
徴とする請求項１記載のＣＭＩＳ型半導体装置。 - （３）（ａ）第１面指数をもった第１導電型の半導体単
結晶基板に絶縁膜を形成し、この絶縁膜上に第２の面指
数をもった第２導電型の半導体単結晶板を貼り合わせる
工程と、 （ｂ）前記第２導電型の半導体単結晶基板を薄くして第
１の半導体単結晶層を形成してその一方の面に絶縁膜を
介して支持用の基体を貼り合わせる工程と、 （ｃ）前記第１導電型の半導体単結晶基板を薄くして第
２の半導体単結晶層を形成するとともにこれを島状に形
成する工程と、 （ｄ）前記第１の半導体単結晶薄層に第１導電チャネル
ＭＩＳＦＥＴを形成するとともに前記第２の半導体単結
晶薄層に第２導電チャネルＭＩＳＦＥＴを形成する工程
と、 よりなるＣＭＩＳ型半導体装置の製造方法。 - （４）前記第１導電型の半導体単結晶基板が面指数（１
１０）のＮ型シリコン単結晶基板であり、かつ前記第２
導電型の半導体単結晶基板が面指数（１００）のＰ型シ
リコン半導体基板であることを特徴とする請求項３記載
のＣＭＩＳ型半導体装置の製造方法。 - （５）前記第１導電型の半導体単結晶基板が面指数（１
００）のＰ型シリコン単結晶基板であり、かつ前記第２
導電型の半導体単結晶基板が面指数（１１０）のＮ型シ
リコン単結晶基板であることを特徴とする請求項３記載
のＣＭＩＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084808A JPH03285351A (ja) | 1990-04-02 | 1990-04-02 | Ｃｍｉｓ型半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084808A JPH03285351A (ja) | 1990-04-02 | 1990-04-02 | Ｃｍｉｓ型半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03285351A true JPH03285351A (ja) | 1991-12-16 |
Family
ID=13841022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2084808A Pending JPH03285351A (ja) | 1990-04-02 | 1990-04-02 | Ｃｍｉｓ型半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03285351A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1990
- 1990-04-02 JP JP2084808A patent/JPH03285351A/ja active Pending
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