CN115799157A - 一种cmos半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供了一种CMOS半导体器件及其制造方法，分别在不同衬底上制造NMOS及PMOS，再通过晶圆键合将PMOS器件硅片和NMOS器件硅片键合在一起，形成CMOS器件。在制造NMOS器件时，便不用考虑其对PMOS器件的不良影响，便可将所有优化条件均调控至使得NMOS器件性能最优化。在制造PMOS器件时，便不用考虑其对NMOS器件的不良影响，便可将所有优化条件均调控至使得PMOS器件性能最优化。从而获得高迁移率、高集成度的CMOS器件。同时由于分开制造PMOS器件和NMOS器件再键合形成CMOS器件的办法，使得PMOS器件和NMOS器件可以并行制造，CMOS器件的制造时间大大减少，缩短了制造周期。
Description
技术领域
本发明涉及半导体集成电路制造技术领域，特别涉及一种CMOS半导体器件及其制造方法。
背景技术
集成电路中，CMOS(Complementary Metal-Oxide-Semiconductor)半导体器件是由N型MOSFET即NMOS和P型MOSFET即PMOS组成。CMOS半导体器件具有制造结构简单，隔离方便；电路尺寸小、功耗低适于高密度集成；具有动态工作独特的能力、温度特性好等优点。
在CMOS工艺的早期发展阶段，通过栅长的缩小和源/漏极的重新设计足以获得器件性能较大的提升。但当器件沟道越来越短时，电流驱动能力严重退化、漏电、发热等副作用抵消了器件物理尺寸减少所带来的性能提升，简单的晶体管架构改进性能变得越来越低效。
作为集成电路的基本单元的MOS管，性能速度的提升是最重要的指标之一。研究发现：对于硅中的电子，(100)面上的迁移率最大，(110)面的迁移率最小，而对于空穴则相反，(100)面上的迁移率最小，(110)面的迁移率最大。因此通过把PMOS制备在(110)面，NMOS制备在(100)面上从而大大提高其载流子迁移率。同时提高器件载流子迁移率的方法如应变技术对PMOS和NMOS的作用也相反，需要分开调节。
发明内容
鉴于现有技术中CMOS器件制造工艺中存在的上述缺陷，本发明提供一种CMOS半导体器件及其制造方法，以解决上述一个或多个问题。
为了达到上述目的，本发明提供一种CMOS半导体器件制造方法，其包括如下步骤：
提供第一衬底，所述第一衬底具有第一正面和第一背面，在所述第一衬底的第一正面形成第一器件层，所述第一器件层包括多个NMOS器件；
提供第二衬底，所述第二衬底具有第二正面和第二背面，在所述第二衬底的第二正面形成第二器件层，所述第二器件层包括多个PMOS器件；
键合所述第一衬底和所述第二衬底，以所述第一正面与所述第二正面相对的方式键合所述第一衬底和所述第二衬底。
可选地，所述第一衬底为P型半导体衬底，所述第二衬底为N型半导体衬底。
可选地，所述第一衬底为P型(100)面硅衬底，所述第一正面为(100)面；所述第二衬底为N型(110)面硅衬底，所述第二正面为(110)面。
可选地，在所述第一衬底的第一正面形成第一器件层包括以下步骤：
在所述第一衬底中制备NMOS的栅区域，在所述栅区域的两侧形成保护侧墙，所述栅区域包括栅氧化层及栅层；
以所述栅区域及所述保护侧墙为掩膜，在所述栅区域两侧下方进行离子掺杂形成NMOS器件的源区和漏区；
在所述源区、所述漏区以及所述栅区域上方形成第一介质层，所述第一介质层中形成有第一线路层，所述第一线路层电连接所述NMOS器件的栅层、源区和漏区；
在所述第一介质层上方形成第一焊垫，所述第一焊垫与所述第一线路层电连接。
可选地，在所述第二衬底的第二正面形成第二器件层包括以下步骤：
在所述第二衬底中制备PMOS的栅区域，在所述栅区域的两侧形成保护侧墙，所述栅区域包括栅氧化层及栅层；
以所述栅区域及所述保护侧墙为掩膜，在所述栅区域两侧下方进行离子掺杂形成PMOS器件的源区和漏区；
在所述源区、所述漏区以及所述栅区域上方形成第二介质层，所述第二介质层中形成有第二线路层，所述第二线路层电连接所述PMOS器件的栅层、源区和漏区；
在所述第二介质层上方形成第二焊垫，所述第二焊垫与所述第二线路层电连接。
可选地，键合所述第一衬底和所述第二衬底还包括以下步骤：
将所述第一介质层和所述第二介质层相对，所述第一焊垫和所述第二焊垫一一对应，通过粘结层将第一衬底和第二衬底键合在一起，使得所述第一线路层和所述第二线路层电连接；
对所述第二衬底的所述第二背面进行减薄；
自所述第二衬底的所述第二背面形成多个通孔；
在所述通孔中形成导电结构，所述导电结构与所述第二线路层形成电连接；
在所述通孔的漏出端形成金属焊盘，所述金属焊盘覆盖所述通孔并与所述通孔中的导电结构形成连续结构。
根据本发明的第二方面，提供一种CMOS半导体器件，其包括：
第一衬底，所述第一衬底的第一正面具有第一正面和第一背面，所述第一衬底的第一正面形成有第一器件层，所述第一器件层包括多个NMOS器件；
位于所述第一器件层上方的第二衬底，所述第二衬底具有第二正面及第二背面，所述第二正面形成有第二器件层，所述第二器件层包括多个PMOS器件，所述第一器件层和所述第二器件层相对设置；
贯穿所述第二衬底的通孔，所述通孔中形成有导电结构，所述导电结构与所述PMOS器件形成电连接；
金属焊盘，所述金属焊盘位于所述第二衬底的背面，并且覆盖所述通孔并与所述通孔中的导电结构形成连续结构。
可选地，所述第一器件层包括：
位于所述第一衬底的第一正面的所述NMOS器件的栅区域，所述栅区域的两侧形成有保护侧墙，所述栅区域包括栅氧化层及栅层；
所述NMOS器件的源区和漏区，形成在所述栅区域两侧的下方，所述NMOS器件的源区和漏区为As离子掺杂区；
第一介质层，形成在所述NMOS器件的源区、所述漏区以及所述栅区域上方；
第一线路层，形成在所述第一介质层中，所述第一线路层电连接所述NMOS器件的栅层、漏区以及源区。
可选地，所述第二器件层包括：
位于所述第二衬底的第二正面的所述PMOS器件的栅区域，所述PMOS器件的栅区域的两侧形成有保护侧墙，所述PMOS器件的栅区域包括栅氧化层及栅层；
所述PMOS器件的源区和漏区，形成在所述栅区域两侧的下方，所述PMOS器件的源区和漏区为B离子掺杂区；
第二介质层，形成在所述PMOS器件的源区、所述漏区以及所述栅区域上方；
第二线路层，形成在所述第二介质层中，所述第二线路层电连接所述PMOS器件的栅层、漏区以及源区。
可选地，所述第一衬底为P型半导体衬底，所述第二衬底为N型半导体衬底；或者，所述第一衬底为P型(100)面硅衬底，所述第一正面为(100)面；所述第二衬底为N型(110)面硅衬底，所述第二正面为(110)面。
如上所述，本发明的CMOS半导体器件及其制造方法，具有以下有益效果：
本发明通过分别同时在不同衬底上制造NMOS及PMOS，再通过晶圆键合将PMOS器件硅片和NMOS器件硅片键合在一起，形成CMOS器件。在制造NMOS器件时，便不用考虑其对PMOS器件的不良影响，便可将所有优化条件均调控至使得NMOS器件性能最优化。在制造PMOS器件时，便不用考虑其对NMOS器件的不良影响，便可将所有优化条件均调控至使得PMOS器件性能最优化。从而获得高迁移率、高集成度的CMOS器件。同时由于分开制造PMOS器件和NMOS器件再键合形成CMOS器件的办法，使得PMOS器件和NMOS器件可以并行制造，CMOS器件的制造时间大大减少，缩短了制造周期。
还可以重复本发明的步骤形成三层及三层以上的集成度更高的CMOS半导体器件。
附图说明
图1显示为本发明实施例一提供的CMOS半导体器件制造方法的流程示意图。
图2显示为在第一衬底中形成NMOS器件的栅区域的结构示意图。
图3显示为在第一衬底中形成NMOS器件的源区和漏区的结构示意图。
图4显示为在图3所示结构中形成NMOS器件的栅层接触、源区接触和漏区接触的结构示意图。
图5显示为在图4所示结构中形成第一介质层的结构示意图。
图6显示为在第二衬底中形成PMOS器件的栅区域的结构示意图。
图7显示为在第二衬底中形成PMOS器件的源区和漏区的结构示意图。
图8显示为在图7所示结构中形成NMOS器件的栅层接触、源区接触和漏区接触的结构示意图。
图9显示为在图8所示结构中形成第一介质层的结构示意图。
图10显示为将第一衬底和第二衬底键合的结构示意图。
元件标号说明
10，第一衬底；101，隔离结构；102，NMOS器件的栅区域；1021，NMOS器件的栅氧化层；1022，NMOS器件的栅层；1023，NMOS器件的保护侧墙；1020，NMOS器件的栅层接触；103，NMOS器件的源区；1030，NMOS器件的源区接触；104，NMOS器件的漏区；1040，NMOS器件的漏区接触；105，第一介质层；106，第一线路层；1061，第一焊垫；20，第二衬底；201，隔离结构；202，PMOS器件的栅区域；2021，PMOS器件的栅氧化层；2022，PMOS器件的栅层；2023，PMOS器件的保护侧墙；2020，PMOS器件的栅层接触；203，PMOS器件的源区；2030，PMOS器件的源区接触；204，PMOS器件的漏区；2040，PMOS器件的漏区接触；205，第二介质层；206，第二线路层；2061，第二焊垫；207，粘结层；208，通孔；2080，导电结构；2081，介质层；2082，金属焊盘。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例一
本实施例提供一种CMOS半导体器件制造方法，如图1所示，该制作方法包括以下步骤：
S101：提供第一衬底，所述第一衬底具有第一正面和第一背面，在所述第一衬底的第一正面形成第一器件层，所述第一器件层包括多个NMOS器件；
如图2所示，首先提供一第一衬底10，为了形成NMOS器件，该衬底为P型衬底，例如，可以是体硅、绝缘层上硅、锗硅或应变硅等。本实施例中，以体硅衬底为例。例如可以在单晶硅衬底中掺杂B离子形成P型硅衬底。同样如图2所示，在第一衬底10中形成有隔离结构101，该隔离结构101可以是沟槽隔离结构101，例如沿第一衬底10的第一正面刻蚀，在第一衬底10中形成浅沟槽，然后在浅沟槽中填充绝缘材料，例如SiO2，形成上述隔离结构101。隔离结构101隔离出第一衬底10的器件区。
在隔离结构101之间的第一衬底10的第一正面形成NMOS器件的栅区域102，例如首先在第一正面衬底氧化层，然后在氧化层上方形成多晶硅层，在掩膜层的遮挡下刻蚀多晶硅层和氧化层，形成图2所示的栅区域102，其中的氧化层形成为栅区域的栅氧化层1021，多晶硅层形成栅区域102的栅层1022。然后在栅氧化层1021和栅层1022的侧壁上沉积绝缘材料形成保护侧墙1023，该保护侧墙1023可以是SiO2或SiN或二者组成的多层结构。
形成栅区域102之后，如图3所示，在保护侧墙1023的遮挡下，对位于栅区域102下方及两侧的区域进行离子注入，形成NMOS器件的源区103和漏区104。本实施例中，对第一衬底10进行As离子掺杂形成NMOS器件的源区103和漏区104。形成NMOS器件的栅区域102、源区103和漏区104之后，如图4所示，分别在栅层1022上方、源区103上方和漏区104上方形成NMOS器件的栅层接触1020、源区接触1030和漏区接触1040。
之后，如图5所示，在图4所示结构上方形成第一介质层105，在该第一介质层105中形成连接上述栅层接触1020、源区接触1030和漏区接触1040的第一线路层106，在第一线路层106上方形成第一焊垫1061，该第一焊垫1061电连接NMOS器件的栅层1022、源区103和漏区104。
应该理解的是，为了增强NMOS器件中沟道区域的载流子(电子)迁移率，通常会在形成NMOS器件的栅区域102、源极和漏极之后，在NMOS器件的上方沉积高应力氮化硅层，然后进行退火处理，使得沉积高应力氮化硅层所引起的应力被记忆在NMOS器件中，从而提高NMOS器件的沟道区域的载流子迁移率，改善NMOS器件的电学性能。
S102：提供第二衬底，所述第二衬底具有第二正面和第二背面，在所述第二衬底的第二正面形成第二器件层，所述第二器件层包括多个PMOS器件；
如图6所示，首先提供一第一衬底20，为了形成PMOS器件，该衬底为N型衬底，例如，可以是体硅、绝缘层上硅、锗硅或应变硅等。本实施例中，以体硅衬底为例。例如可以在单晶硅衬底中掺杂磷(P)离子形成N型硅衬底。同样如图6所示，在第一衬底20中形成有隔离结构201，该隔离结构201可以是沟槽隔离结构201，例如沿第一衬底20的第二正面刻蚀，在第一衬底20中形成浅沟槽，然后在浅沟槽中填充绝缘材料，例如SiO2，形成上述隔离结构201。隔离结构201隔离出第一衬底20的器件区。
在隔离结构201之间的第一衬底20的第二正面形成PMOS器件的栅区域202，例如首先在第二正面衬底氧化层，然后在氧化层上方形成多晶硅层，在掩膜层的遮挡下刻蚀多晶硅层和氧化层，形成图6所示的栅区域202，其中的氧化层形成为栅区域202的栅氧化层2021，多晶硅层形成栅区域202的栅层2022。然后在栅氧化层2021和栅层2022的侧壁上沉积绝缘材料形成保护侧墙2023，该保护侧墙2023可以是SiO2或SiN或二者组成的多层结构。
形成栅区域202之后，如图7所示，在保护侧墙2023的遮挡下，对位于栅区域202下方及两侧的区域进行离子注入，形成PMOS器件的源区203和漏区204。本实施例中，对第一衬底进行B离子掺杂形成PMOS器件的源区203和漏区204。形成PMOS器件的栅区域202、源区203和漏区204之后，如图8所示，分别在栅层2022上方、源区103上方和漏区204上方形成PMOS器件的栅层接触2020、源区接触2030和漏区接触2040。
之后，如图9所示，在图8所示结构上方形成第二介质层205，在该第二介质层205中形成连接上述栅层接触2020、源区接触2030和漏区接触2040的第二线路层206，在第二线路层206上方形成第二焊垫2061，该第二焊垫2061电连接PMOS器件的栅层2022、源区203和漏区204。
如上所述，NMOS器件和PMOS器件分别在不同的衬底上单独形成，因此在制作NMOS器件，采用应力技术提高其中的载流子迁移率的时候，完全不需要考虑该过程对PMOS器件的影响，有利于节约制程操作，同时保证NMOS器件和PMOS器件最优的电学性能。另外，NMOS器件和PMOS器件可以并行进行制造，能够提高生产效率。
S103：键合所述第一衬底和所述第二衬底，以所述第一正面与所述第二正面相对的方式键合所述第一衬底和所述第二衬底；
如图10所示，在形成上述NMOS器件和PMOS器件之后，将第一衬底10和第一衬底20进行键合，二者以第一正面和第二正面相对的方式进行键合。
在此，以第一衬底10在下，第一衬底20在上为例进行说明。应该理解的是，第一衬底10在上，第一衬底20在下也是可以的。
如图10所示，将形成有PMOS器件的第一衬底20反转，使得第二介质层205和第一介质层105相对，在第一衬底10的第一介质层105上方形成粘结层207，通过粘结层207将第一衬底10和第一衬底20键合在一起。键合过程中使得第一焊垫1061和第二焊垫2061一一对应，二者之间形成电连接，由此实现第一衬底200中的第一线路层106和第一衬底20中的第二线路层206电连接。
然后，对第一衬底20的第二背面进行减薄，并在沿减薄后的第二背面刻蚀第一衬底20，形成贯穿第一衬底20的通孔208。形成通孔205后在通孔208中形成导电结构2080，首先在通孔208的侧壁上形成介质层2081，然后在通孔208中形成导电结构2080，例如可以在介质层2081表面形成一层Cu种子层，然后在通孔208中填充电镀铜形成导电结构2080。然后在通孔208上方形成金属焊盘2082，金属焊盘2082与导电结构2080连接并且覆盖导电结构2080。
可以理解的是，对第一衬底10的第一背面进行减薄，并形成通孔208及导电结构2081、金属焊盘2082等也是可行的。
以上仅以第一衬底10和第一衬底20两层衬底键合为例进行了说明，应该理解的是可以重复上述步骤，获得三层或者更多层的CMOS器件。上述方法以晶圆级键合实现PMOS器件和NMOS器件的集成，能够获得高迁移率、高集成度的CMOS器件。
本实施例同时还提供由上述方法制得的CMOS器件，该CMOS器件具有更高的载流子迁移率，更好的电学性能及更高的集成度。
实施例二
本实施例同样提供一种CMOS半导体器件制造方法，同样包括图1所示的步骤，与实施例一的不同之处在于，本实施例中，第一衬底10为P型(100)面硅衬底，第一正面为硅衬底的(100)面；第一衬底20为N型(110)面硅衬底，第二正面为硅衬底的(110)面。其余制造NMOS和PMOS器件以及将第一衬底10和第一衬底20键合的步骤与实施例一相同，可参照实施例一的描述，在此不再赘述。
对于硅衬底，其中的电子，(100)面上的迁移率最大，(110)面的迁移率最小；而其中的空穴则相反，(100)面上的迁移率最小，(110)面的迁移率最大。因此本实施例中PMOS器件制备在(110)面上，NMOS器件制备在(100)面上，从而大大提高NMOS器件和PMOS器件的载流子迁移率，获得电学性能更好的CMOS器件。
本实施例同时还提供由上述方法制得的CMOS器件，该CMOS器件具同样有更高的载流子迁移率，更好的电学性能及更高的集成度。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (10)
1.一种CMOS半导体器件制造方法，其特征在于，包括如下步骤：
提供第一衬底，所述第一衬底具有第一正面和第一背面，在所述第一衬底的第一正面形成第一器件层，所述第一器件层包括多个NMOS器件；
提供第二衬底，所述第二衬底具有第二正面和第二背面，在所述第二衬底的第二正面形成第二器件层，所述第二器件层包括多个PMOS器件；
键合所述第一衬底和所述第二衬底，以所述第一正面与所述第二正面相对的方式键合所述第一衬底和所述第二衬底。
2.根据权利要求1所述的CMOS半导体器件制造方法，其特征在于，所述第一衬底为P型半导体衬底，所述第二衬底为N型半导体衬底。
3.根据权利要求1所述的CMOS半导体器件制造方法，其特征在于，所述第一衬底为P型(100)面硅衬底，所述第一正面为(100)面；所述第二衬底为N型(110)面硅衬底，所述第二正面为(110)面。
4.根据权利要求1所述的CMOS半导体器件制造方法，其特征在于，在所述第一衬底的第一正面形成第一器件层包括以下步骤：
在所述第一衬底中制备NMOS的栅区域，在所述栅区域的两侧形成保护侧墙，所述栅区域包括栅氧化层及栅层；
以所述栅区域及所述保护侧墙为掩膜，在所述栅区域两侧下方进行离子掺杂形成NMOS器件的源区和漏区；
在所述源区、所述漏区以及所述栅区域上方形成第一介质层，所述第一介质层中形成有第一线路层，所述第一线路层电连接所述NMOS器件的栅层、源区和漏区；
在所述第一介质层上方形成第一焊垫，所述第一焊垫与所述第一线路层电连接。
5.根据权利要求4所述的CMOS半导体器件制造方法，其特征在于，在所述第二衬底的第二正面形成第二器件层包括以下步骤：
在所述第二衬底中制备PMOS的栅区域，在所述栅区域的两侧形成保护侧墙，所述栅区域包括栅氧化层及栅层；
以所述栅区域及所述保护侧墙为掩膜，在所述栅区域两侧下方进行离子掺杂形成PMOS器件的源区和漏区；
在所述源区、所述漏区以及所述栅区域上方形成第二介质层，所述第二介质层中形成有第二线路层，所述第二线路层电连接所述PMOS器件的栅层、源区和漏区；
在所述第二介质层上方形成第二焊垫，所述第二焊垫与所述第二线路层电连接。
6.根据权利要求5所述的CMOS半导体器件制造方法，其特征在于，键合所述第一衬底和所述第二衬底还包括以下步骤：
将所述第一介质层和所述第二介质层相对，所述第一焊垫和所述第二焊垫一一对应，通过粘结层将第一衬底和第二衬底键合在一起，使得所述第一线路层和所述第二线路层电连接；
对所述第二衬底的所述第二背面进行减薄；
自所述第二衬底的所述第二背面形成多个通孔；
在所述通孔中形成导电结构，所述导电结构与所述第二线路层形成电连接；
在所述通孔的漏出端形成金属焊盘，所述金属焊盘覆盖所述通孔并与所述通孔中的导电结构形成连续结构。
7.一种CMOS半导体器件，其特征在于，包括：
第一衬底，所述第一衬底的第一正面具有第一正面和第一背面，所述第一衬底的第一正面形成有第一器件层，所述第一器件层包括多个NMOS器件；
位于所述第一器件层上方的第二衬底，所述第二衬底具有第二正面及第二背面，所述第二正面形成有第二器件层，所述第二器件层包括多个PMOS器件，所述第一器件层和所述第二器件层相对设置；
贯穿所述第二衬底的通孔，所述通孔中形成有导电结构，所述导电结构与所述PMOS器件形成电连接；
金属焊盘，所述金属焊盘位于所述第二衬底的背面，并且覆盖所述通孔并与所述通孔中的导电结构形成连续结构。
8.根据权利要求7所述的CMOS半导体器件，其特征在于，所述第一器件层包括：
位于所述第一衬底的第一正面的所述NMOS器件的栅区域，所述栅区域的两侧形成有保护侧墙，所述栅区域包括栅氧化层及栅层；
所述NMOS器件的源区和漏区，形成在所述栅区域两侧的下方，所述NMOS器件的源区和漏区为As离子掺杂区；
第一介质层，形成在所述NMOS器件的源区、所述漏区以及所述栅区域上方；
第一线路层，形成在所述第一介质层中，所述第一线路层电连接所述NMOS器件的栅层、漏区以及源区。
9.根据权利要求8所述的CMOS半导体器件，其特征在于，所述第二器件层包括：
位于所述第二衬底的第二正面的所述PMOS器件的栅区域，所述PMOS器件的栅区域的两侧形成有保护侧墙，所述PMOS器件的栅区域包括栅氧化层及栅层；
所述PMOS器件的源区和漏区，形成在所述栅区域两侧的下方，所述PMOS器件的源区和漏区为B离子掺杂区；
第二介质层，形成在所述PMOS器件的源区、所述漏区以及所述栅区域上方；
第二线路层，形成在所述第二介质层中，所述第二线路层电连接所述PMOS器件的栅层、漏区以及源区。
10.根据权利要求7～9中任意一项所述的CMOS半导体器件，其特征在于，所述第一衬底为P型半导体衬底，所述第二衬底为N型半导体衬底；或者，所述第一衬底为P型(100)面硅衬底，所述第一正面为(100)面；所述第二衬底为N型(110)面硅衬底，所述第二正面为(110)面。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211347311.6A CN115799157A (zh) | 2022-10-31 | 2022-10-31 | 一种cmos半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211347311.6A CN115799157A (zh) | 2022-10-31 | 2022-10-31 | 一种cmos半导体器件及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN115799157A true CN115799157A (zh) | 2023-03-14 |
Family
ID=85434579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211347311.6A Pending CN115799157A (zh) | 2022-10-31 | 2022-10-31 | 一种cmos半导体器件及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115799157A (zh) |
-
2022
- 2022-10-31 CN CN202211347311.6A patent/CN115799157A/zh active Pending
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