JP2000150894A

JP2000150894A - 半導体装置及びその製造方法

Info

Publication number: JP2000150894A
Application number: JP10323709A
Authority: JP
Inventors: Masataka Shingu; 正孝新宮; Hisayoshi Yamoto; 久良矢元
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-11-13
Filing date: 1998-11-13
Publication date: 2000-05-30

Abstract

(57)【要約】【課題】共通基板上に分離形成した知的資産機能ブロ
ック又は素子間にクロストークを生じない半導体装置及
びその製造方法を提供すること。【解決手段】ガラス基板１上にサファィア膜５０を設
け、この上にシリコン・インジウム溶融液層６から単結
晶シリコン層７をエピタキシャル成長させた後、この単
結晶シリコン層に所定の処理を施し、知的資産機能ブロ
ック又は素子間を分離したＩＰＩＣ用の半導体装置を形
成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及び半
導体装置の製造方法に関し、特に絶縁基板上にエピタキ
シャル成長させた単結晶シリコン層にＭＯＳＦＥＴ（絶
縁ゲート型電界効果トランジスタ）等を作り、互いに干
渉することのない知的資産機能ブロックを構成した半導
体装置とその製造方法に関するものである。

【０００２】

【従来の技術】今後の情報化社会においては、より多く
のデータをより速く交換すると共に、情報処理装置、通
信機器、ネットワーク機器などのシステムの性能や機能
を大幅に向上したいという要求がある。それに応える情
報処理、通信、民生用機器などの各システムの設計は、
今ではシステムＬＳＩを設計するという方式に変化して
きている。

【０００３】このため、システムＬＳＩ（Ｌａｒｇｅ
ＳｃａｌｅＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ：大
規模集積回路）は集積規模が非常に大型化している。即
ち、いくつものコアやセルといった回路ブロックが１チ
ップに集積されたものになる傾向がある。従って、数百
万ゲートの回路を１つのシリコンチップに形成すること
になる。

【０００４】そして、このようなシステムＬＳＩを１つ
のＬＳＩメーカーや１つの設計グループだけで設計する
ことは、最早不可能になってきている。なぜならば新た
に必要な回路ブロックを設計したり、その回路ブロック
の性能を最適化するためには大変な時間と労力を費やす
ことになるため、商品化のタイミングを遅らせてしまた
り、開発費が膨大となって割高な製品となってしまうか
らである。

【０００５】そこで今では、ＩＰ（Ｉｎｔｅｌｌｅｃｔ
ｕａｌＰｒｏｐｅｒｔｙ：知的資産）を利用した、Ｉ
ＰベースのシステムＬＳＩ（ＩＰＩＣ）が今後の設計技
術の方向と考えられている。

【０００６】このＩＰＩＣとは、図９に示すように、例
えば、異なるＬＳＩ製造メーカーの知的資産であるＤＳ
Ｐ（ＤｉｇｉｔａｌＳｉｇｎａｌＰｒｏｃｅｓｓｏ
ｒ）からなる機能ブロックＩＰ１、ＤＲＡＭ（Ｄｙｎａ
ｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）
からなる機能ブロックＩＰ２、マイクロプロセッサから
なる機能ブロックＩＰ３、コントローラからなる機能ブ
ロックＩＰ４、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉ
ｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）から
なる機能ブロックＩＰ５及びＲＯＭ（ＲｅａｄＯｎｌ
ｙＭｅｍｏｒｙ）からなる機能ブロックＩＰ６を共通
のシリコン基板３１に搭載するものである。これは、即
ち、過去の設計資産として多くのＩＰ機能ブロックやＩ
Ｐ素子を持つＬＳＩメーカーがＩＰを供給し合ったり、
新しく設計したＩＰを提供するＩＰベンダーがＩＰを供
給したりし、それらのＩＰをシステムメーカーがうまく
組み合わせて、新たなシステムＬＳＩをＩＰＩＣという
形にまとめあげて作るものである。

【０００７】そして、このようなシステムを効果的なも
のにするためには、いかに良いＩＰを組み合わせて優れ
たＩＰＩＣを作るか、あるいは設計期間を短縮させるか
が求められてくる。

【０００８】

【発明が解決しようとする課題】しかしながら、既に機
能が検証されているＩＰを使うとはいえ、また各ＩＰ間
のインターフェースを注意深く行っても、社内、社外か
ら調達したＩＰを無秩序に使用したシステムＬＳＩでは
クロストークの発生を予想しきれない。また、発生した
クロストークに対する対策を行うにしてもクロストーク
の発生場所の特定は甚だ困難である。

【０００９】クロストーク発生の概略を図１０に示す。
この図は、一方のＩＰであるＩＰａと他方のＩＰである
ＩＰｂの間に、共通基板３１を通してクロストークが発
生し、回路が誤動作することを示している。

【００１０】図１０に示すように、ＩＰａには基板３１
に多数のＮチャネルの絶縁ゲート型電界効果トランジス
タ〔以下、ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳ
ｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔ
Ｔｒａｎｓｉｓｔｏｒ）又はＭＯＳトランジスタ〕そ
の代表例としてＭＯＳ（ａ）が設けられ、ＩＰｂにはＮ
チャネルのＭＯＳトランジスタＭＯＳ（ｂ）が設けられ
ている。そして、図中、Ｎ⁺はソース又はドレイン領域
としてのＮ⁺不純物拡散領域、Ｐ⁺は基板電位を与える
ための不純物拡散領域を示す。更に、この両ドレイン領
域間にＮ⁺型アイソレーション４７領域が設けられてい
てもよい。

【００１１】しかし、図示の如く、動作時に不純物拡散
領域Ｐ⁺及びＮ⁺やチャネル領域と基板３１との間には
空乏層容量からなる寄生容量Ｃｐ、Ｃｒが生じ、互いに
分離されるべき両トランジスタＭＯＳ（ａ）−ＭＯＳ
（ｂ）間に不所望な基板電流が内部抵抗ｒｐを介して流
れ、クロストークが発生し易い。この結果、このＩＰＩ
Ｃは誤動作を生じてしまう。

【００１２】クロストーク防止対策としては、各トラン
ジスタのバックゲートを完全に分離できるプロセスを採
用することが有効である。例えば図示したアイソレーシ
ョン４７であれば深い領域までイオン注入して完全に遮
断するか、又は図示省略するが、３重ウエルやＳＯＩ
（ＳｉｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ）の採用
が最も有効である。

【００１３】しかしながら、これらはいずれも簡単には
採用できない。即ち、アイソレーション４７を設ける場
合は、そのための領域を確保しなければならず、高密度
化が難しいし、高電圧イオン注入などが必要である。ま
た、３重ウエルとするには、これも非常な高電圧のイオ
ン注入が必要となり、設備としても高価であり、工程も
複雑で長くなる。これらは、いずれもコスト上昇につな
がる。

【００１４】また、従来から提案されているＳＯＩ（Ｓ
ＩＭＯＸ法、貼り合わせ法、ＳＯＳ法）は、単結晶シリ
コン層を絶縁膜上に形成し、これを能動領域に用いるも
のであるが、これを採用しても、次のような問題があ
る。

【００１５】ＳＩＭＯＸ（セパレーション・バイ・イン
プランティッド・オキシジェン）法の場合は、多量の酸
素イオン注入のため、複合積層欠陥などの結晶欠陥によ
るリーク電流の発生の問題や、シリコンの活性領域厚が
厚いのでトランジスタが高速化できないという問題があ
る。

【００１６】貼り合わせ法の場合は、応力集中、ボイド
の発生、活性領域のシリコン厚の不均一、発塵などの問
題点がある。

【００１７】ＳＯＳ（シリコン・オン・サファイア）法
の場合は、基板が割れやすく、大口径の基板が使えない
し、サファイア自体が非常に高価であるということでコ
スト面の欠点が大である。

【００１８】また、ＳＩＭＯＸ法や貼り合わせ法につい
ては、上記した問題と共に、今のところ直径３００ｍｍ
以上の大口径のシリコンウエーハを入手できる見込みが
つかず、コストダウンが頭打ちというのが現状である。

【００１９】そこで本発明の目的は、新たに提案するＳ
ＯＩを用いて基板上に搭載するＭＯＳＦＥＴなど素子を
おのおの別々に分離し、ＩＰ間のクロストークを防止す
ると共に、ＩＰＩＣの設計手法によるシステムＬＳＩの
開発に際して高集積化及び基板の大口径化が可能であっ
て、高速かつ低消費電力、高品質で安価に、かつ開発期
間の短縮も可能となる半導体装置及びその製造方法を提
供することにある。

【００２０】

【課題を解決するための手段】即ち、本発明は、絶縁基
板上に、単結晶シリコンに対して格子整合の良い物質層
と、この物質層上の単結晶シリコン層とが形成され、前
記単結晶シリコン層が活性素子領域ごとに分離され、こ
れらの分離された単結晶シリコン層が、複数の知的資産
機能ブロック又は素子を構成している半導体装置（以
下、本発明の装置と称する。）に係るものである。

【００２１】本発明の装置によれば、絶縁基板上に形成
する物質層が、この上に形成している単結晶シリコン層
に対して格子整合が良いので、単結晶シリコン層を容易
に形成することができ、例えばＩＰ機能ブロックを構成
する各ＭＯＳトランジスタは少なくとも前記物質層を用
いて確実に絶縁させることができ、絶縁分離のための特
別なアイソレーション拡散領域の確保やイオン注入は不
要となる。その結果、ＩＰ機能ブロック又は素子間のク
ロストークの発生を防止できる上に、機能ブロックや素
子間の距離を縮小して高集積化も可能となる。更に、絶
縁基板としてガラスやセラミックスを用いれば、基板の
入手が容易であると共に、絶縁のための物質層として高
価なサファイアを使用するが、サファイアを膜として設
ければよいので、サファイア膜を薄く形成してもたいし
てコスト高になることなく供給することができる。従っ
て、システム設計者にとっては未知のＩＰも安心して使
用可能になると共に、基板選択の配慮も心配なくなり、
低コストで基板の大型化も可能となる。この装置をＩＰ
ＩＣに適用すれば、多くのＩＰ機能ブロック又は素子を
共通の基板上に搭載しながらも、開発期間の短縮及び開
発費用の低減を図ることができる。

【００２２】また、本発明は、絶縁基板上に、単結晶シ
リコンに対して格子整合の良い物質層を形成する工程
と、この物質層上に、単結晶シリコン層をエピタキシャ
ル成長させる工程と、前記単結晶シリコン層を複数の活
性素子ごとの領域に分画する工程と、各活性素子領域の
単結晶シリコン層にそれぞれ所定の処理を施して、互い
に異なる複数の知的資産機能ブロック又は素子を構成す
る半導体素子を作製する工程と、前記の複数の知的資産
機能ブロック又は素子間を配線する工程とを有する、半
導体装置の製造方法（以下、本発明の方法と称する。）
に係るものである。

【００２３】本発明の方法によれば、絶縁基板上に形成
する物質層が、この上に形成する単結晶シリコン層に対
して格子整合が良いので、シリコンのエピタキシャル成
長が容易であると共に、単結晶シリコン層を分画して互
いに異なる機能ブロック又は機能素子を構成することが
できる。なお、前記の「分画」とは、前記単結晶シリコ
ン層をパターニングして分離すること（この場合は分画
はＩＰ機能ブロック間の分離と同時に行える。）であ
る。

【００２４】

【発明の実施の形態】以下、本発明の好ましい実施の形
態を図面を参照しながら説明する。

【００２５】上記した装置及び方法においては、前記Ｉ
Ｐ機能ブロック又は素子が既述したＩＰＩＣ又はシステ
ムＬＳＩを構成し、前記ＩＰ機能ブロック又は素子間が
少なくとも前記物質層によって絶縁分離されている。こ
れにより既述したＩＰＩＣをクロストークから解放する
など、より効果的に実現することができる。

【００２６】この場合、前記絶縁基板がガラスやセラミ
ックス又は有機物質からなり、前記物質層がサファイ
ア、スピネル構造体及びフッ化カルシウムからなる群よ
り選ばれた物質で膜状に形成されている。これにより基
板の選択範囲が広がると共に、次の（Ａ）〜（Ｄ）に述
べるような顕著な効果を得ることができる。

【００２７】（Ａ）上記した物質層は、ガラス基板等の
上に減圧ＣＶＤ（化学的気相成長：基板温度５００〜６
００℃）などの方法で形成できる。また、例えば溶融液
法によりシリコンを１重量％程度含有する低融点金属の
溶融液層を低温（例えば５００℃）で調製し、それより
少し高いだけの温度に加熱した上記基板上に塗布などに
よって形成し、徐冷することによってシリコン単結晶層
を均一にしかも容易に形成することができる。特に結晶
性サファイア薄膜を上記物質層として採用すれば、単結
晶シリコンと格子整合が良く（特に格子定数の一致によ
り）、シリコンエピタキシー成長が極めて容易になる。

【００２８】（Ｂ）特に、溶融液法などを単結晶シリコ
ン層の成長に用いるときには、歪点の比較的低いガラス
基板やセラミックス基板などの入手し易く、低コストで
物性も良好な基板を用いることができ、また基板の大型
化も可能となる。従って、ガラス基板を広幅・長尺ロー
ル状にし、連続して、シリコン単結晶薄膜を形成するこ
ともできる。

【００２９】（Ｃ）サファイア薄膜などの上記物質層
は、様々な原子の拡散バリヤになるため、ガラス基板か
らの不純物の拡散を抑制することができる。

【００３０】（Ｄ）ガラス基板等の上に低温で形成した
シリコン単結晶層の電子移動度は、５４０ｃｍ²／ｖ・
ｓｅｃ（後述の文献３参照）であって、シリコン基板並
の大きな値が得られるため、高速で低消費電力のＮチャ
ネルＭＯＳ（ＮＭＯＳ）及びＰチャネルＭＯＳ（ＰＭＯ
Ｓ）のトランジスタや、機能素子トランジスタ、ダイオ
ード、キャパシタ、抵抗等の半導体素子、或いはこれら
を集積したＳＯＩ型電子回路をガラス基板等の上に作成
することができる。

【００３１】また、前記ＩＰ機能ブロック又は素子は、
前記単結晶シリコン層をソース領域、ドレイン領域及び
チャネル領域とするＣＭＯＳトランジスタから構成され
ているのが一般的であるが、トランジスタの動作速度を
さらに上げるのが望ましい。

【００３２】そのための方法として、前記ソース及びド
レイン領域を形成する不純物拡散層が前記物質層の位置
まで達していることが望ましい。即ち、ＭＯＳＦＥＴを
動作させる際には、図８に示すように、単結晶シリコン
層の内部のソース、ドレイン及びチャネル領域に空乏層
５１ｓ、５１ｄ、５１ｃによる空乏層容量Ｃｓ、Ｃｄ、
Ｃｃが生じるが、トランジスタのスイッチング時にはこ
れらの寄生容量を充放電しなければならず、それだけ電
流を多く要し、充放電のためのスイッチング時間を要す
る。しかし、図７（ａ）のように、イオン注入がサファ
イア膜まで達しておればＣｓやＣｄは無視できるように
なるし、Ｃｃも極めて小さくなる。この結果、極めて高
速かつ極めて低消費電力で動作が可能になる。

【００３３】さて上記の単結晶シリコン層の製法におい
ては、前記物質層上に、シリコンを含有する低融点金属
の溶融液層を形成し、冷却処理によって前記溶融液層の
シリコンを前記物質層をシードとしてエピタキシャル成
長させることが高品質のシリコン層が得られ望ましい。

【００３４】また、前記溶融液層は塗布又は印刷法によ
って形成することができる。更に、塗布法として溶融液
面上に基板を接触させるフローティング法や浸漬法によ
って形成してもよい。

【００３５】また、シリコン層及び低融点金属層を積層
し、或いはシリコン含有低融点金属層を成膜した後、加
熱によってシリコン含有低融点金属の溶融液層を形成す
ることもできる。この場合、積層又は成膜の方法として
は、化学的気相成長法（ＣＶＤ法）や、スパッタ（基板
温度約１００〜４００℃）や蒸着等の物理的成膜法であ
ってよい。

【００３６】また、前記物質層上に公知の触媒ＣＶＤ法
（基板温度約５００〜６５０℃）によって単結晶シリコ
ンをエピタキシャル成長させることもできる。更にプラ
ズマＣＶＤ法によることもできる。

【００３７】そして、前記物質層を上記の如く低温成膜
技術で例えば５〜２００ｎｍの厚さに絶縁基板上に形成
し、更にシリコンを１．０〜０．００１重量％含有する
低融点金属の溶融液を加熱された前記絶縁基板に塗布
し、所定時間（数分〜数１０分）保持した後、前記冷却
処理を徐々に行うことが望ましい。これによって、厚さ
５μｍ〜１０ｎｍの単結晶シリコン膜を得ることができ
る。

【００３８】この場合、前記低融点金属をインジウム、
ガリウム、スズ、ビスマス、鉛、亜鉛、アンチモン及び
アルミニウムからなる群より選ばれた少なくとも１種で
形成することが望ましい。

【００３９】そして、前記低融点金属としてインジウム
を使用するときには前記溶融液層を８５０〜１１００
℃、更に好ましくは、９００〜９５０℃に加熱された前
記絶縁基板に塗布し、前記低融点金属としてインジウム
・ガリウムを使用するときには前記溶融液層を３００〜
１１００℃、更に好ましくは、３５０〜６００℃に加熱
された前記絶縁基板に塗布し、前記低融点金属としてガ
リウムを使用するときには溶融液層を４００〜１１００
℃、好ましくは４２０〜６００℃に加熱された前記絶縁
基板にそれぞれ塗布する。基板の加熱は、電気炉やラン
プ等を用いて基板全体を均一に加熱する方法の他、光レ
ーザー、電子ビーム等によって、所定の場所のみを局部
的に加熱する方法も可能である。

【００４０】また、前記溶融液層に３族又は５族の不純
物元素を混入させ、これによって前記単結晶シリコン層
の不純物種及び／又はその濃度を制御することができ
る。

【００４１】このようにシリコンを含有する低融点金属
は、図６に示す状態図から明らかなように、低融点金属
の割合に応じて融点が低下する。インジウムを用いると
きには、シリコンを含有（例えば１重量％含有）するイ
ンジウム溶融液層を８５０〜１１００℃の基板温度で形
成するのは、１１００℃程度までは基板として石英板ガ
ラスを使用でき、１１００℃〜８５０℃まではそれより
も耐熱性が低いガラスでも使用できることになる。但
し、８５０℃〜６００℃は、アルミノシリケートガラス
の最高使用温度（殆んど歪点と同じ）から決められる。
ガリウムを用いるときにも、上記と同様の理由から、シ
リコンを含有（例えば１重量％含有）するガリウム溶融
液層を４００〜１１００℃の基板温度で形成することが
できる。

【００４２】いずれも、基板として、歪点の低いガラス
基板を用い得るので、大型ガラス基板（１ｍ²以上）上
にシリコン単結晶層を作成することが可能であるが、エ
ピタキシー温度が上記した４００〜４５０℃と一層低い
場合は、ガラス基板として、歪点が４７０〜６７０℃と
低いガラスを用いることができる。これは、安価で、薄
板化が容易であり、長尺ロール化されたガラス板を作製
できる。これを用いて、長尺ロール化ガラス板上に、上
記手法を用いて、薄いエピタキシー層を連続して又は非
連続に作製することができる。また、上記した如く溶融
液塗布式の場合、ガラス基板を上記溶融液に浸して、一
定時間（数分〜数十分）保持した後、徐々に引き上げ
る。溶融液の組成、温度、引き上げ速度によって、エピ
タキシャル成長層の厚さを制御することができる。塗布
式、ディップ式とも、基板を連続又は断続送りして処理
できるため、量産性も向上させることができる。

【００４３】上記したシリコンを溶かした低融点金属か
ら、徐冷によって、上記物質層をシードとして前記単結
晶シリコン層を析出させた後に、この上の前記低融点金
属層を塩酸などで溶解除去し、しかる後に前記単結晶シ
リコン層に所定の処理を施して半導体素子を作製するこ
とができる。

【００４４】このように、冷却後に単結晶シリコン層の
上に析出した金属インジウムなどの低融点金属薄膜は塩
酸等を用いて溶解除去するが、金属インジウム等はシリ
コン層中に微量（１０¹⁶ａｔｏｍｓ／ｃｃ程度）しか残
留しないよう作成できるので、作成直後はＰ型半導体が
作成される。従って、これはＮチャネルＭＯＳトランジ
スタの作製にとって都合が良い。しかし、適量のリン原
子などのＮ型不純物をイオン注入することによって、Ｎ
型半導体結晶層を作成することができるので、Ｐチャネ
ルＭＯＳトランジスタを作成することもできる。このた
め、ＣＭＯＳトランジスタも作成できることになる。ま
た、前記溶液層に不純物元素を混入させ、これによって
前記単結晶シリコン層の不純物種及び／又はその濃度を
制御することもできる。

【００４５】このようにして、基板上にエピタキシャル
成長した前記単結晶シリコン層をＳＯＩ−ＣＭＯＳ絶縁
ゲート型電界効果トランジスタのチャネル領域、ソース
領域及びドレイン領域に適用し、これら各領域の不純物
種及びその不純物濃度を最適に制御すればよい。

【００４６】これらに対し、本発明と関連し、単結晶シ
リコン層を基板上に形成する公知の成膜技術としては次
の（１）〜（３）のものが知られている。

【００４７】（１）単結晶シリコン基板をシードにし
て、９２０〜９３０℃に加熱されたインジウム・シリコ
ン溶融液又はインジウム・ガリウム・シリコン溶融液か
ら、冷却処理によりシリコンエピタキシー層を形成し、
この層の上にシリコン半導体層を作成する。（文献１，
Soo Hong Lee,"VERY-LOW-TEMPERATURE LIQUID-PHASE EP
ITAXIAL GROWTH OF SILICON".MATERIALS LETTERS. Vol.
9.No.2,3(Jan.,1990)pp53-56. 文献2,R.Bergmann et a
l,"MOS transistors with epitaxial Si,laterally gro
wn over SiO/Sub 2/ by liquid phase epitaxy."J.Appl
ied Physics A,vol.A54,no.1 p.103-5.文献3,R.P.Zingg
et al,"First MOS transistors on Insulator by Sili
con Saturated Liquid Solution Epitaxy."IEEE ELECTR
ON DEVICE LETTERS.VOL.13,NO.5,MAY 1992 p294-6.)

【００４８】（２）サファイア基板上にシリコンをエピ
タキシャル成長させる。（文献4,G.A.Garcia,R.E.Reed
y,and M.L.Burger,"High-quality CMOS in thin (100n
m)silicon on sapphire,"IEEE ELECTRON DEVICE LETTER
S.,VOL.9,pp32-34,Jan.,1988.)

【００４９】（３）酸素イオン注入法により、絶縁基板
上にシリコン層を形成する。（文献5,K.Izumi,M.Doken,
and H.Ariyoshtl,"CMOS device fabrication on buried
SiO₂layers formed by oxygen implantation into si
licon,"Electron.Lett.,vol.14,no.18,pp593-594,Aug.1
978.)

【００５０】前述のように、（２）、（３）の方法は、
ガラスなどの絶縁基板上に溶融液法などでサファイアな
どの結晶性物質層上に単結晶シリコン層をエピタキシャ
ル成長させる本発明の方法とは異なって、サファイア基
板上に直接単結晶シリコンを成長させたり、或いは単結
晶シリコン基板に直接イオン注入した後再び単結晶化す
るものであるから、基板が高価であったり、機械的強度
が弱く、また結晶欠陥が生じ易いなどという欠点を回避
することができない。

【００５１】次に、本発明を好ましい実施の形態につい
て更に詳細に説明する。

【００５２】＜第１の実施の形態＞図１〜図５につい
て、本発明の第１の実施の形態によるＩＰＩＣをその製
造方法に沿って説明する。

【００５３】まず、図１の（１）に示すように、石英ガ
ラス基板１（歪点約１０００℃以上、厚さ５０ミクロン
〜数ｍｍ）の一主面に、結晶性サファイア薄膜（以下、
単にサファイア薄膜と記す。）（厚さ５〜２００ｎｍ）
５０を形成する。このサファイア薄膜５０は、高密度プ
ラズマＣＶＤ法や、触媒ＣＶＤ法（特開昭６３−４０３
１４号公報参照）により、トリメチルアルミニウムガス
を酸化性ガス（酸素・水分）で酸化し、結晶化させて作
成する。

【００５４】次いで、図１の（２）に示すように、サフ
ァイア薄膜５０上に、シリコンを約１〜０．００１重量
％含有するシリコン・インジウム溶融融液６を約９２０
〜９３０℃に加熱された基板１に塗布する。

【００５５】次いで、基板１を数分〜数１０分間保持し
た後、徐々に冷却することによって、金属インジウムに
溶解していたシリコンは、サファイア薄膜５０をシード
（種）として図１の（３）に示すようにエピタキシャル
成長し、厚さ５μｍ〜１０ｎｍ、例えば５０ｎｍ程度の
単結晶シリコン層７として析出する。この場合、サファ
イアは、単結晶シリコンと格子定数が殆んど同じである
ので、シリコンはサファイア薄膜５０上に例えば（１０
０）面がエピタキシーに成長する。この析出は、シリコ
ンをインジウムに溶かした溶液から生じるため、シリコ
ンの本来の析出温度よりもずっと低温で生じる。

【００５６】こうして、基板１上に（１００）面の単結
晶シリコン層７を析出させた後、図１の（４）のよう
に、表面側に付着・析出した金属インジウム６Ａを塩酸
などによって溶解除去し、所望の厚さの単結晶シリコン
層７を作製することができる。

【００５７】このようにしてＳＯＩを作成するための基
板であるＳＯＧ（シリコン・オン・ガラス）を作製する
ことができる。このシリコン層７の部分に既述した各Ｉ
Ｐを構成するためのＣＭＯＳトランジスタ（Ｎチャネル
ＭＯＳＴＦＴ及びＰチャネルＭＯＳＴＦＴからなる相補
型ＭＯＳトランジスタ）を作製することにより、クロス
トークが発生しないシステムＬＳＩを作製することがで
きる。

【００５８】以下、ＳＯＧ（シリコン・オン・ガラス）
にＣＭＯＳトランジスタを作製する方法を示す。

【００５９】まず、図２の（５）に示すように、単結晶
シリコン層７を各トランジスタのソース、ドレインおよ
びゲートの形成領域を除いてエッチング除去する。この
除去法としては通常のフォトレジストを用いたＲＩＥ法
（リアクティブイオンエッチング法）でシリコン層をエ
ッチングすればよい。これにより図２の（５）の如く、
アイソレーション４０を形成することができる。また、
このようなアイソレーションの形成方法としてはエッチ
ングに限らず、通常のＬＯＣＯＳ法（選択酸化法）を採
用することもできる。

【００６０】次いで、図２の（６）に示すように、ＣＶ
ＤによりＳｉＮ成長（図示せず）後に酸化処理すること
によって単結晶シリコン層７の表面に厚さ５ｎｍのゲー
ト酸化膜８を形成する。

【００６１】次いで、図２の（７）に示すように、Ｎチ
ャネルＭＯＳトランジスタ用のチャネル領域の不純物濃
度制御のために、ＰチャネルＭＯＳトランジスタ部をフ
ォトレジスト９でマスクし、Ｐ型不純物イオン（例えば
Ｂ⁺）１０を例えば１０ｋＶで７×１０¹¹ ａｔｏｍｓ
／ｃｍ²のドーズ量で打込み、単結晶シリコン層７の導
電型を最適な不純物濃度にＰ型化したシリコン層１１と
する。

【００６２】次いで、図２の（８）に示すように、Ｐチ
ャネルＭＯＳトランジスタ用のチャネル領域の不純物濃
度制御のために、今度はＮチャネルＭＯＳトランジスタ
部をフォトレジスト１２でマスクし、Ｎ型不純物イオン
（例えばＰ⁺）１３を例えば３０ｋＶで５×１０¹²ａｔ
ｏｍｓ／ｃｍ²のドーズ量で打込み、単結晶シリコン層
７のＰ型を補償しＮ型で不純物濃度を最適化したシリコ
ン層１４とする。

【００６３】次いで、図３の（９）に示すように、ゲー
ト電極材料としてのコバルトシリサイドなどの層１５を
例えば、ＣＶＤ法やスパッタ法によって厚さ２００ｎｍ
に堆積させる。

【００６４】次いで、図３の（１０）に示すように、フ
ォトレジスト１６を所定パターンに形成し、これをマス
クにしてコバルトシリサイド層１５をゲート電極形状に
パターニングし、更に、フォトレジスト１６の除去後に
図３の（１１）に示すように、例えばコバルトシリサイ
ドからなるゲート電極１５の上面を含む全面にＳｉＯ₂
をＣＶＤで形成し、ＲＩＥでエッチバックしてＬＤＤ用
のサイドウオールとしての酸化膜１７を形成する。サイ
ドウオール下方のシリコン層１１、１４にはＰチャネル
とＮチャネルのライトリー・ドープト・ドレインを１０
¹³ａｔｏｍｓ／ｃｍ²程度のドーズ量でイオン注入を行
う（図示省略）。

【００６５】次いで、図３の（１２）に示すように、Ｐ
チャネルＭＯＳトランジスタ部をフォトレジスト１８で
マスクし、Ｎ型不純物である例えばＡｓ⁺イオン１９を
例えば５０ｋＶで３×１０¹⁵ａｔｏｍｓ／ｃｍ²のドー
ズ量でイオン注入し、１０００℃程度のランプアニール
によって、ＮチャネルＭＯＳトランジスタのＮ⁺型ソー
ス領域２０及びドレイン領域２１をそれぞれ形成する。

【００６６】次いで、図４の（１３）に示すように、Ｎ
チャネルＭＯＳトランジスタ部をフォトレジスト２２で
マスクし、Ｐ型不純物である例えばＢ⁺イオン２３を例
えば１０ｋＶで３×１０¹⁵ａｔｏｍｓ／ｃｍ²のドーズ
量でイオン注入し、１０００℃程度のランプアニールに
よって、ＰチャネルＭＯＳトランジスタのＰ⁺型ソース
領域２４及びドレイン領域２５をそれぞれ形成する。

【００６７】次いで、図４の（１４）に示すように、全
面にＳｉＯ₂膜２６をＰ−ＴＥＯＳやＳＯＧを用いて６
０００Å程度の厚みに形成する。

【００６８】次いで、図４の（１５）に示すように、絶
縁膜の所定位置にコンタクト窓開けを行い、各ホールを
タングステン２７で埋め込んでから全面にアルミニウム
などの電極材料をスパッタ法等で１５０℃で１μｍの厚
みに堆積し、これを図５の（１６）に示すようにパター
ニングして、ＰチャネルＭＯＳＦＥＴ及びＮチャネルＭ
ＯＳＦＥＴのそれぞれのソース電極２８又はドレイン電
極２９とゲート取出し電極（図示省略）を形成し、各Ｍ
ＯＳトランジスタを完成すると共に相互に接続する。こ
れにより各ＩＰは所定の動作が可能になる。電極のアル
ミニウムは図５の（１６）では一層で示してあるが、こ
の電極は多層にするのが通常である。又、ＤＲＡＭやＦ
ｅＲＡＭなどではそれぞれ追加の工程が必要だが、ここ
では省略した。

【００６９】以上に説明したように、本実施の形態によ
れば、次の如き顕著な作用効果が得られる。

【００７０】（ａ）本実施の形態のＣＭＯＳトランジス
タを含むＩＰＩＣによれば、ガラス基板１上に形成する
サファイア膜５０が、この上に形成されている単結晶シ
リコン層７に対して格子整合が良いので、単結晶シリコ
ン層７を容易に形成することができる。この単結晶シリ
コン層に形成されているＩＰ機能ブロック又は素子はＣ
ＭＯＳの構成素子であるトランジスタ間を、サファイア
膜５０（更にはアイソレーション４０）を用いて確実に
絶縁させることができ、絶縁分離のための特別なアイソ
レーションやイオン注入は不要となる。その結果、ＩＰ
機能ブロック又は素子間のクロストークの発生を防止で
きる上に、素子間の距離を縮小して高集積化も可能とな
る。更に、絶縁基板としてガラス（或いはセラミック
ス）を用いているので、基板の入手が容易であると共
に、絶縁のための物質層として高価なサファイアを使用
する場合も、サファイアを膜５０として設ければよいの
で、サファイア膜を薄く形成してコストも低減すること
ができる。基板は絶縁物であり、ソース−ドレイン寄生
容量は小さいので、高速動作が可能になると共に、基板
選択の範囲が広がり、低コストで基板の大型化も可能と
なり、この装置をＩＰＩＣに適用すれば、クロストーク
の心配なしに多くのＩＰ機能ブロック又は素子を共通の
基板上に搭載して開発期間の短縮及び開発費用の低減を
図れる。

【００７１】（ｂ）また、製法的にみれば、ガラス基板
１上に、９２０〜９３０℃と低温でシリコン単結晶層７
を均一に形成することができる。従って、ガラス基板の
みならず、セラミック基板などの絶縁基板上に、シリコ
ン単結晶薄膜を形成できるため、歪点が低く、低コスト
で物性も良好な基板材質を任意に選択でき、また、基板
の大型化（１ｍ²以上）や長尺化（１００ｍ以上）も可
能となる。

【００７２】（ｃ）しかも、最初から上記の溶融液を作
製しておけば、塗布などの簡単なプロセスで溶解用金属
量も少なくして、安価にシリコンエピタキシー層を作成
することができる。

【００７３】（ｄ）サファイア薄膜５０は、ガラス基板
１から単結晶シリコン層７への拡散を抑制するバリアと
して作用する。

【００７４】（ｅ）ガラス基板等の上に形成したシリコ
ン単結晶層７の電子移動度は、５４０ｃｍ²／ｖ・ｓｅ
ｃとシリコン基板並の大きな値が得られるため、高速で
低電圧動作のトランジスタを作成することができる。ト
ランジスタ以外にも、ダイオード、機能素子トランジス
タ、キャパシタ、抵抗等や、これらを集積した電子回路
をガラス基板上に作成することができる。ＭＯＳトラン
ジスタ等のシリコン半導体素子を形成するプロセスは、
従来公知のＳＯＩの作製プロセスと殆んど変わらない。

【００７５】＜第２の実施の形態＞次に、本発明の第２
の実施の形態を説明する。

【００７６】本実施の形態では、上述の第１の実施の形
態において、単結晶シリコン層７の導電型（又は不純物
濃度）を制御するために、図１の（２）のシリコン・イ
ンジウム溶融液６の塗布時に不純物を混入又は溶解する
ものである。

【００７７】即ち、溶融液６に溶解度が大きい３価又は
５価元素を、例えばＢ、Ｐ、Ｓｂ、Ａｓなどを適量ドー
プしておけば、成長するシリコンエピタキシャル層７の
Ｐ型又はＮ型や、キャリア濃度を任意に制御することが
できる。

【００７８】＜第３の実施の形態＞次に、本発明の第３
の実施の形態を説明する。

【００７９】本実施の形態では、上述の第１の実施の形
態と比べて、図１の（１）に示す工程で、基板１とし
て、歪点が例えば６７０℃程度と低いホウケイ酸ガラス
などのガラスを用いるので、安価でかつ大型化が容易で
あり、薄板化（例えば５０μｍ厚さ）すればロール化／
長尺化が可能であり、このようなガラス板を採用するこ
とができる。もちろん、石英基板も採用することができ
る。

【００８０】そして、上述と同様にサファイア薄膜５０
を形成した後、図１の（２）に示す工程で、シリコンを
約１重量％含有するシリコン・インジウム・ガリウム溶
液６（融点約４００℃）（又はシリコン・ガリウム溶
液）を、全面に亘って、約４００〜４５０℃（又は４５
０〜６００℃）に加熱された基板１に塗布する。

【００８１】次いで、基板１を数分〜数１０分間保持し
た後、徐々に冷却することによって、金属インジウム・
ガリウム（又は金属ガリウム）に溶解していたシリコン
は、サファイア薄膜５０をシード（種）として図１の
（３）に示すようにエピタキシャル成長し、厚さ５μｍ
〜１０ｎｍ、例えば５０ｎｍ程度の単結晶シリコン層７
として析出する。この析出は、シリコンをインジウム・
ガリウム（又はガリウム）に溶かした溶液から生じるた
め、シリコンの本来の析出温度よりもずっと低温で生じ
る。

【００８２】こうして、基板１上に単結晶シリコン層７
を析出させた後、表面側に付着・析出した金属インジウ
ム・ガリウム（又は金属ガリウム）を塩酸などによって
溶解除去し、単結晶シリコン層７をパターニングしてＳ
ＯＧ型ＣＭＯＳトランジスタの作製を行う。作製工程
は、図２の（５）〜図５の（１６）と同様に行えばよ
い。

【００８３】本実施の形態によれば、上述した第１の実
施の形態で述べた効果に加え、更に次の如き顕著な効果
が得られる。

【００８４】（ａ）ガラス基板１上に、約４００〜４５
０℃又は４５０〜６００℃と更に低温でシリコン単結晶
薄膜７を均一に形成することができる。従って、石英ガ
ラス基板のみならず、ホウケイ酸ガラスやセラミック基
板、有機基板などの絶縁基板上に、シリコン単結晶薄膜
を形成できるため、歪点が低く、低コストで物性も良好
な基板材質を任意に選択でき、また、基板の大型化（１
ｍ²以上）や長尺化（１００ｍ以上）も可能となる。ガ
ラス基板や有機基板は、石英板に比べて、安価に作成す
ることができ、さらに薄板化／長尺化／ロール化が可能
であるので、シリコン単結晶薄膜を形成した薄板を長尺
／ロール化した大型ガラス基板などを生産性良く、安価
に作製することができる。

【００８５】（ｂ）ガラス基板として、歪点が低い（例
６７０℃）ガラスを用いると、この上層へガラスからそ
の構成元素が拡散して、トランジスタ特性に影響するこ
とがあるが、これは、サファイア薄膜５０がバリアとな
るために効果的に防止できる。

【００８６】（ｃ）各ＩＰはそれぞれ非常に多数のＣＭ
ＯＳＦＥＴから構成されている回路であるが、基板が絶
縁物であるのでいかなるクロストークも発生しないため
クロストークの回避を考えた設計をする必要もないし、
試作品が正常に動作しなくてもクロストークを疑う必要
もない。従って開発期間が短縮され、開発コストも安く
することができる。

【００８７】（ｄ）ウエーハプロセスとしてもクロスト
ーク対策のために高価なイオン注入装置を導入したり、
複雑なプロセスにすることもないので、開発費用も製造
費用も安価にできる。

【００８８】（ｅ）ＳＯＧのシリコン厚と、ソースとド
レインの深さを最適化し、高速かつ低消費電力のシステ
ムＬＳＩを作成できる。

【００８９】上述した第１〜第３の各実施の形態におい
ては、上記した如く、ＳＯＧの単結晶シリコン層７の層
厚を１例として５０ｎｍとしたが、これは、図３の（１
２）や図４の（１３）に示したソース及びドレイン用不
純物をイオン注入してアニールした後に、ソース及びド
レイン領域の不純物がそのシリコン全体に行きわたり、
サファイア膜５０に達するようにするためである。

【００９０】アニール後のその部分の拡大図を図７に示
す。前述したように、ＭＯＳＦＥＴの動作時にはＳＯＧ
のシリコン内部のソース、ドレイン及びチャネル領域に
も、図８に示すように空乏層容量Ｃｓ、Ｃｄ、Ｃｃが生
じる。そして、トランジスタのスイッチング時にはこれ
らの寄生容量を充放電しなければならないので、それだ
け電流も多く必要になり、充放電のためにスイッチング
時間も多く必要となる。

【００９１】従って、図７（ａ）のように、イオン注入
がサファイア膜５０に達しておれば、図８に示した空乏
層容量のうちＣｓやＣｄは無視できるようになり、Ｃｃ
も極めて小さくなる。この結果、極めて高速かつ極めて
低消費電力の動作が可能になる。これはＣｓ、Ｃｄ、Ｃ
ｃを充放電する電力も時間も極めて小さいためである。
本発明はこの場合の単結晶シリコン膜厚のコントロール
に都合がよい。

【００９２】しかし、図７（ａ）は最適な単結晶シリコ
ン膜厚とイオン注入およびアニールによる場合である
が、図７（ｂ）のような構造でもソース及びドレイン下
方のシリコン層の全てが空乏層５１になる場合は、Ｃ
ｓ、Ｃｄの充放電もかなり短時間で行うことができる。
これは、シリコン薄膜中でＭＯＳトランジスタの動作時
に空乏層５１の幅を変化させるので、キャパシターをチ
ャージアップするのとは違い、応答速度がかなり早いか
らである。

【００９３】従って、このようにソース及びドレイン領
域下方のシリコン層が全て空乏層になる程度のシリコン
層の厚さや、シリコン層中の不純物濃度のものも本発明
に含める。これにより、高速かつ低消費電力を達成する
ことができる。

【００９４】以上に述べた本発明の実施の形態は、本発
明の技術的思想に基づいて種々変形が可能である。

【００９５】例えば、上述したサファイア（Ａｌ
₂Ｏ₃）に代えて、単結晶シリコンと格子整合の良好な
スピネル構造体（例えばマグネシアスピネル）（ＭｇＯ
・Ａｌ₂Ｏ₃）やフッ化カルシウム（ＣａＦ₂）などが
使用可能である。

【００９６】また、図２の（５）に示すパターニング
（分画）以外に、アイソレーション部分を選択的に酸化
させ、単結晶シリコン層の一部をアイソレーション用の
酸化膜に選択的に変化させることも可能である。この場
合も、その後のＣＭＯＳトランジスタの作製工程を上述
と同様に行うことができる。

【００９７】また、上述した実施の形態では、シリコン
・インジウムなどの溶融液から単結晶シリコンを溶融液
法で成長させたが、例えば図１の（２）に仮想線で示す
ように、多結晶シリコン層６０を化学的気相成長させ、
この上にインジウム層６１をスパッタ法で形成し（或い
はシリコン含有のインジウム層をスパッタ法で形成
し）、しかる後に加熱してシリコン含有のインジウム溶
融液層（これは上述の溶融液層６に相当する。）とな
し、冷却によって単結晶シリコン層７をエピタキシャル
成長させてもよい。或いは、インジウムなどの低融点金
属を用いないで、図１の（１）の状態で公知の触媒ＣＶ
Ｄ法やプラズマＣＶＤ法によってサファイア膜５０上に
単結晶シリコン層７を直接気相成長させることもでき
る。

【００９８】いずれの方法によるも単結晶シリコン層７
を結晶性良く、又、膜厚のコントロールを良好に行うこ
とによりＩＰＩＣの作製に適用することができる。

【００９９】

【発明の作用効果】上述した如く、本発明の半導体装置
によれば、絶縁基板上に、単結晶シリコンに対して格子
整合の良い物質層と、この物質層上の単結晶シリコン層
とが形成され、前記単結晶シリコン層が活性素子領域ご
とに分離され、これらの分離された単結晶シリコン層
が、複数の知的資産機能ブロック又は素子を構成してい
る。従って、絶縁基板上に形成する物質層が、この上に
形成されている単結晶シリコン層に対して格子整合が良
いので、単結晶シリコン層を容易に形成することができ
る。例えばＩＰ機能ブロック又は素子を構成するトラン
ジスタは、少なくとも前記物質層を用いて確実に絶縁さ
せることができ、絶縁分離のための特別なアイソレーシ
ョンやイオン注入は不要となる。その結果、ＩＰ機能ブ
ロック又は素子間のクロストークの発生を防止できる上
に機能ブロック又は素子間の距離を縮小して高集積化も
可能となる。更に、絶縁基板としてガラスやセラミック
スを用いれば、基板の入手が容易であると共に、絶縁の
ための物質層として高価なサファイアを使用する場合
も、サファイアを膜として設ければよいので、サファイ
ア膜を薄く形成してコストも低減することができる。
又、高速動作が可能になると共に、基板選択の範囲が広
がり、低コストで基板の大型化も可能となり、この装置
をＩＰＩＣに適用したシステムＬＳＩは、多くのＩＰ機
能ブロック又は素子を共通の基板上に搭載していながら
開発期間の短縮及び開発費用の低減を図ることができ
る。

【０１００】また、本発明の方法によれば、絶縁基板上
に形成する物質層が、この上に形成する単結晶シリコン
層に対して格子整合が良いので、シリコン層の膜厚を最
適化してＣＭＯＳトランジスタ等の素子を形成し、高速
動作かつ低消費電力のシステムＬＳＩを提供することが
できる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態による半導体装置の
製造プロセスを工程順に示す断面図である。

【図２】本発明の第１の実施の形態による半導体装置の
製造プロセスを工程順に示す断面図である。

【図３】本発明の第１の実施の形態による半導体装置の
製造プロセスを工程順に示す断面図である。

【図４】本発明の第１の実施の形態による半導体装置の
製造プロセスを工程順に示す断面図である。

【図５】本発明の第１の実施の形態による半導体装置の
製造プロセスを工程順に示す断面図である。

【図６】Ｓｉ−Ｉｎ状態図（Ａ）及びＳｉ−Ｇａ状態図
（Ｂ）である。

【図７】図５の一部分の拡大概略図であり、（ａ）はイ
オン注入が十分な場合、（ｂ）はシリコン層が厚くイオ
ン注入が浅い場合を示す。

【図８】本実施の形態におけるシリコン層内の空乏層を
示す模式図である。

【図９】ＩＰベースのシステムＬＳＩにおけるＩＣチッ
プを示す概略図である。

【図１０】従来例によるＳＯＩにおいてクロストークの
発生を示す模式図である。

【符号の説明】

１…基板、６…シリコン、６Ａ…インジウム、７…単結
晶シリコン層、８…ゲート酸化膜、９、１２、１６、１
８、２２…レジストマスク、１０、２３…Ｐ型不純物イ
オン、１１…Ｐ型不純物注入層、１３、１９…Ｎ型不純
物イオン、１４…Ｎ型不純物注入層、１５…ゲート電
極、１７…サイドウオール、２０、２１…Ｎ⁺型ソース
又はドレイン領域、２４、２５…Ｐ⁺型ソース又はドレ
イン領域、２６…絶縁膜、２７…タングステン、２８、
２９…電極、５０…サファイア膜、５１…空乏層

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F038 EZ06 EZ14 EZ17 EZ20 5F110 AA09 BB04 DD01 DD03 DD04 DD12 DD24 EE04 EE05 EE32 EE44 EE45 FF03 FF29 GG02 GG12 HJ01 HJ04 HJ13 HM15 NN66 PP10 PP31 PP34 PP36 QQ04

Claims

【特許請求の範囲】

【請求項１】絶縁基板上に、単結晶シリコンに対して
格子整合の良い物質層と、この物質層上の単結晶シリコ
ン層とが形成され、前記単結晶シリコン層が活性素子領
域ごとに分離され、これらの分離された単結晶シリコン
層が、複数の知的資産機能ブロック又は素子を構成して
いる半導体装置。
【請求項２】前記知的資産機能ブロック又は素子がシ
ステム化された大規模集積回路を構成し、前記知的資産
機能ブロック又は素子間が少なくとも前記物質層によっ
て絶縁分離されている、請求項１に記載した半導体装
置。
【請求項３】前記絶縁基板がガラス、セラミックス又
は有機物質からなり、前記物質層がサファイア、スピネ
ル構造体及びフッ化カルシウムからなる群より選ばれた
物質で膜状に形成されている、請求項１に記載した半導
体装置。
【請求項４】前記知的資産機能ブロック又は素子が、
前記単結晶シリコン層をソース領域、ドレイン領域及び
チャネル領域とする絶縁ゲート型電界効果トランジスタ
を含んでいる、請求項１に記載した半導体装置。
【請求項５】前記ソース及びドレイン領域を形成する
不純物拡散層が前記物質層の位置まで達している、請求
項４に記載した半導体装置。
【請求項６】前記不純物拡散層から延びる空乏層が前
記物質層の位置まで達している、請求項５に記載した半
導体装置。
【請求項７】前記絶縁基板が広幅、長尺状体で構成さ
れ、この上に前記単結晶シリコン層が形成されている、
請求項１に記載した半導体装置。
【請求項８】絶縁基板上に、単結晶シリコンに対して
格子整合の良い物質層を形成する工程と、この物質層上に、単結晶シリコン層をエピタキシャル成
長させる工程と、前記単結晶シリコン層を活性素子ごとの領域に分画する
工程と、各活性素子領域の単結晶シリコン層にそれぞれ所定の処
理を施して、互いに異なる複数の知的財産機能ブロック
又は素子を構成する半導体素子を作製する工程と、前記の複数の知的資産機能ブロック又は素子間を配線す
る工程とを有する、半導体装置の製造方法。
【請求項９】前記物質層上に、シリコンを含有する低
融点金属の溶融液層を形成し、冷却処理によって前記溶
融液層のシリコンを前記物質層をシードとしてエピタキ
シャル成長させる、請求項８に記載した半導体装置の製
造方法。
【請求項１０】前記溶融液層を塗布又は印刷法によっ
て形成する、請求項９に記載した半導体装置の製造方
法。
【請求項１１】シリコン層及び低融点金属層を積層
し、或いはシリコン含有低融点金属層を成膜した後、加
熱によってシリコン含有低融点金属の溶融液層を形成す
る、請求項９に記載した半導体装置の製造方法。
【請求項１２】前記物質層上に化学的気相成長法又は
物理的成膜法によって単結晶シリコンをエピタキシャル
成長させる、請求項８に記載した半導体装置の製造方
法。
【請求項１３】前記物質層上に触媒ＣＶＤ法又はプラ
ズマＣＶＤ法、スパッタ法又は蒸着法によって単結晶シ
リコンをエピタキシャル成長させる、請求項１２に記載
した半導体装置の製造方法。
【請求項１４】前記知的資産機能ブロック又は素子が
システム化された大規模集積回路を構成し、前記知的資
産機能ブロック又は素子間が少なくとも前記物質層によ
って絶縁分離されている半導体装置を製造する、請求項
８に記載した半導体装置の製造方法。
【請求項１５】前記絶縁基板をガラス、セラミックス
又は有機物質で形成し、前記物質層をサファイア、スピ
ネル構造体及びフッ化カルシウムからなる群より選ばれ
た物質で膜状に形成する、請求項８に記載した半導体装
置の製造方法。
【請求項１６】前記物質層を絶縁基板上に形成し、シ
リコンを１．０〜０．００１重量％含有する低融点金属
の溶融液を加熱された前記絶縁基板に塗布し、所定時間
保持した後、前記冷却処理を行う、請求項９に記載した
半導体装置の製造方法。
【請求項１７】前記低融点金属をインジウム、ガリウ
ム、スズ、ビスマス、鉛、亜鉛、アンチモン及びアルミ
ニウムからなる群より選ばれた少なくとも１種とする、
請求項９に記載した半導体装置の製造方法。
【請求項１８】前記低融点金属としてインジウムを使
用するときには前記溶融液層を８５０〜１１００℃に加
熱された前記絶縁基板に塗布し、前記低融点金属として
インジウム・ガリウムを使用するときには前記溶融液層
を３００〜１１００℃に加熱された前記絶縁基板に塗布
し、また、前記低融点金属としてガリウムを使用すると
きには前記溶融液層を４００〜１１００℃に加熱された
前記絶縁基板に塗布する、請求項１７に記載した半導体
装置の製造方法。
【請求項１９】前記溶融液層に３族又は５族の不純物
元素を混入させ、これによって前記単結晶シリコン層の
不純物種及び／又はその濃度を制御する、請求項９に記
載した半導体装置の製造方法。
【請求項２０】前記知的資産機能ブロック又は素子
が、前記単結晶シリコン層をソース領域、ドレイン領域
及びチャネル領域とする絶縁ゲート型電界効果トランジ
スタを含んでいる半導体装置を製造する、請求項８に記
載した半導体装置の製造方法。
【請求項２１】前記ソース及びドレイン領域を形成す
る不純物拡散層が前記物質層の位置まで達している、請
求項２０に記載した半導体装置の製造方法。
【請求項２２】前記不純物拡散層から延びる空乏層が
前記物質層の位置まで達するように、前記不純物拡散層
を形成する、請求項２１に記載した半導体装置の製造方
法。
【請求項２３】広幅、長尺状の絶縁基板上に連続して
前記単結晶シリコン層を形成する、請求項８に記載した
半導体装置の製造方法。