JPH049387B2 - - Google Patents
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- JPH049387B2 JPH049387B2 JP57074753A JP7475382A JPH049387B2 JP H049387 B2 JPH049387 B2 JP H049387B2 JP 57074753 A JP57074753 A JP 57074753A JP 7475382 A JP7475382 A JP 7475382A JP H049387 B2 JPH049387 B2 JP H049387B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はMOSインバータを含む半導体装置
の製造方法に係り、特に単結晶シリコン基板およ
びその上に層間絶縁膜を介して堆積された多結晶
シリコン膜にそれぞれMOSトランジスタを形成
してMOSインバータを構成する方法に関する。
の製造方法に係り、特に単結晶シリコン基板およ
びその上に層間絶縁膜を介して堆積された多結晶
シリコン膜にそれぞれMOSトランジスタを形成
してMOSインバータを構成する方法に関する。
MOS集積回路における論理回路や発振回路と
して、しばしばエンハンスメント／デイプリーシ
ヨン型（Ｅ／Ｄ型）あるいはエンハンスメント／
エンハンスメント型（Ｅ／Ｅ型）の素子構成から
なるMOSインバータが用いられる。たとえば、
ｎ−チヤネルＥ／Ｅ型からなるリングオシレータ
ーの回路図を第１図に示す。この回路図でもわか
るように構成要素となるMOSインバータが多数
縦続接続され、最終段の出力信号が第１段部に帰
還される構成となつている。これの構成要素とな
る１段のMOSインバータの平面図を示すとおお
むね第２図のごとくになり、これがくりかえし横
に並んでいるわけである。この図からわかるよう
に通常は比較幅の広いチヤネル幅WD、チヤネル
長LDのドライバ用MOSトランジスタQ1と比較的
細長いチヤネル幅WL、チヤネル長LLの負荷用
MOSトランジスタQ2からなる。これは適度なβ
比 （＝WD／LD／WL／LL）を得るために必要な策である。
して、しばしばエンハンスメント／デイプリーシ
ヨン型（Ｅ／Ｄ型）あるいはエンハンスメント／
エンハンスメント型（Ｅ／Ｅ型）の素子構成から
なるMOSインバータが用いられる。たとえば、
ｎ−チヤネルＥ／Ｅ型からなるリングオシレータ
ーの回路図を第１図に示す。この回路図でもわか
るように構成要素となるMOSインバータが多数
縦続接続され、最終段の出力信号が第１段部に帰
還される構成となつている。これの構成要素とな
る１段のMOSインバータの平面図を示すとおお
むね第２図のごとくになり、これがくりかえし横
に並んでいるわけである。この図からわかるよう
に通常は比較幅の広いチヤネル幅WD、チヤネル
長LDのドライバ用MOSトランジスタQ1と比較的
細長いチヤネル幅WL、チヤネル長LLの負荷用
MOSトランジスタQ2からなる。これは適度なβ
比 （＝WD／LD／WL／LL）を得るために必要な策である。
このことからわかるように占有面積としては、特
に負荷用MOSトランジスタ部分が大きな面積を
占めることになる。このことは集積回路の高密度
化と言う観点からみると、大きな問題である。も
つとも第２図は、問題点を明らかにするためあえ
てわかりやすいものを選んだが、いづれにしても
ドライバ及び負荷のMOSトランジスタともに形
状の大きくなつたものが対として同一平面上にた
くさん並ぶことはやはりチツプ面積の有効利用を
考えると好ましくない。
に負荷用MOSトランジスタ部分が大きな面積を
占めることになる。このことは集積回路の高密度
化と言う観点からみると、大きな問題である。も
つとも第２図は、問題点を明らかにするためあえ
てわかりやすいものを選んだが、いづれにしても
ドライバ及び負荷のMOSトランジスタともに形
状の大きくなつたものが対として同一平面上にた
くさん並ぶことはやはりチツプ面積の有効利用を
考えると好ましくない。
この発明は上記の点に鑑み、MOSインバータ
を含む回路の集積度を飛躍的に向上させることを
可能とした半導体装置の製造方法を提供するもの
である。
を含む回路の集積度を飛躍的に向上させることを
可能とした半導体装置の製造方法を提供するもの
である。
この発明においては、MOSインバータを構
成するドライバ用MOSトランジスタを単結晶シ
リコン基板に形成すること、およびこの上に層
間絶縁膜を介して堆積した多結晶シリコン膜に負
荷用MOSトランジスタを形成すること、を基本
とする。またこの場合に、ドライバ用MOSト
ランジスタについては第１の多結晶シリコン膜を
用いてゲート電極と同時にドレインコンタクト電
極を形成すること、負荷用MOSトランジスタ
については、第２の多結晶シリコン膜をエネルギ
ービームの走査照射により再結晶化処理を行い、
かつこれをドライバ用MOSトランジスタ領域上
に残してパターニングしてドライバ用MOSトラ
ンジスタのドレインコンタクト電極と接触する領
域がソース領域となるように形成すること、を特
徴とする。
成するドライバ用MOSトランジスタを単結晶シ
リコン基板に形成すること、およびこの上に層
間絶縁膜を介して堆積した多結晶シリコン膜に負
荷用MOSトランジスタを形成すること、を基本
とする。またこの場合に、ドライバ用MOSト
ランジスタについては第１の多結晶シリコン膜を
用いてゲート電極と同時にドレインコンタクト電
極を形成すること、負荷用MOSトランジスタ
については、第２の多結晶シリコン膜をエネルギ
ービームの走査照射により再結晶化処理を行い、
かつこれをドライバ用MOSトランジスタ領域上
に残してパターニングしてドライバ用MOSトラ
ンジスタのドレインコンタクト電極と接触する領
域がソース領域となるように形成すること、を特
徴とする。
この発明によれば、MOSインバータの負荷用
MOSトランジスタをドライバ用MOSトランジス
タの上に積ねて形成するこことにより、その占有
面積がドライバ用MOSトランジスタのみに依存
することになり、リングオシレータ等のように
MOSインバータを多数接続した回路の集積度を
大幅に向上させることができる。また負荷用
MOSトランジスタを再結晶化したシリコン膜内
に形成すると、その移動度μLは単結晶シリコンを
用いたドライバ用MOSトランジスタでの移動度
μDの50〜60％であり、負荷およびドライバ用
MOSトランジスタの形状を比較的似かよつたも
のとしても、 β比（＝WD／LD・μD／WL／LL・μL）の値を従来より大
きくとる
こと ができる。
MOSトランジスタをドライバ用MOSトランジス
タの上に積ねて形成するこことにより、その占有
面積がドライバ用MOSトランジスタのみに依存
することになり、リングオシレータ等のように
MOSインバータを多数接続した回路の集積度を
大幅に向上させることができる。また負荷用
MOSトランジスタを再結晶化したシリコン膜内
に形成すると、その移動度μLは単結晶シリコンを
用いたドライバ用MOSトランジスタでの移動度
μDの50〜60％であり、負荷およびドライバ用
MOSトランジスタの形状を比較的似かよつたも
のとしても、 β比（＝WD／LD・μD／WL／LL・μL）の値を従来より大
きくとる
こと ができる。
以下この発明を第１図に示すリングオシレータ
に適用した実施例につき説明する。第３図ａ〜ｆ
はその１段のMOSインバータ部分の製造工程を
示す断面図である。まず、第３図ａに示すよう
に、不純物としてボロンを1.5×1015／cm3含んだ
ｐ型（100）単結晶シリコン基板１１を用い、素
子分離領域にフイールド酸化膜２を形成した後、
900℃のドライ酸化雰囲気中で530Åのゲート酸化
膜３を形成した。その後、ゲート酸化膜３のうち
ドレイン領域のコンタクト電極をとり出す部分に
孔をあけ、充分低抵抗なドレイン領域を形成すべ
く、ひ素不純物をイオン注入技術を用いて、打ち
込んでn+層４を形成した。イオン注入条件はド
ーズ量が１×1016／cm2で加速電圧は70kVであつ
た。次に全面にまずノンドープの第１の多結晶シ
リコン膜５をたとえば減圧CVD装置で600℃で
3000Å堆積させた。これを写真蝕刻法とエツチン
グ技術を用い、第３図ｂのごとくゲート電極５1
およびドレイン領域の一部となるn+層４に直接
接触したドレインコンタクト電極５2を形成した。
この多結晶シリコン５のパターニングは所謂シリ
コンゲート技術におけるセルフアライン方式を採
用しており、多結晶シリコン膜５にアタツクする
エツチヤントはゲート酸化膜３及びフイールド酸
化膜２に達するとエツチングを停止する。この工
程のあとでもう一度ひ素イオンをイオン注入す
る。この時注入条件はたとえば先と同じで１×
1016／cm2で70kVとする。こうするとドライバ用
MOSトランジスタのソース領域６とドレイン領
域７（先のn+層４と一体化する）が形成される。
に適用した実施例につき説明する。第３図ａ〜ｆ
はその１段のMOSインバータ部分の製造工程を
示す断面図である。まず、第３図ａに示すよう
に、不純物としてボロンを1.5×1015／cm3含んだ
ｐ型（100）単結晶シリコン基板１１を用い、素
子分離領域にフイールド酸化膜２を形成した後、
900℃のドライ酸化雰囲気中で530Åのゲート酸化
膜３を形成した。その後、ゲート酸化膜３のうち
ドレイン領域のコンタクト電極をとり出す部分に
孔をあけ、充分低抵抗なドレイン領域を形成すべ
く、ひ素不純物をイオン注入技術を用いて、打ち
込んでn+層４を形成した。イオン注入条件はド
ーズ量が１×1016／cm2で加速電圧は70kVであつ
た。次に全面にまずノンドープの第１の多結晶シ
リコン膜５をたとえば減圧CVD装置で600℃で
3000Å堆積させた。これを写真蝕刻法とエツチン
グ技術を用い、第３図ｂのごとくゲート電極５1
およびドレイン領域の一部となるn+層４に直接
接触したドレインコンタクト電極５2を形成した。
この多結晶シリコン５のパターニングは所謂シリ
コンゲート技術におけるセルフアライン方式を採
用しており、多結晶シリコン膜５にアタツクする
エツチヤントはゲート酸化膜３及びフイールド酸
化膜２に達するとエツチングを停止する。この工
程のあとでもう一度ひ素イオンをイオン注入す
る。この時注入条件はたとえば先と同じで１×
1016／cm2で70kVとする。こうするとドライバ用
MOSトランジスタのソース領域６とドレイン領
域７（先のn+層４と一体化する）が形成される。
第４図はこの第３図ｂの状態での２段分の平面
図（第３図はそのＡ−A′断面）であり、図から
明らかなようにドレインコンタクト電極５2は次
段のドライバ用MOSトランジスタのゲート電極
と一体的にパターニングされている。
図（第３図はそのＡ−A′断面）であり、図から
明らかなようにドレインコンタクト電極５2は次
段のドライバ用MOSトランジスタのゲート電極
と一体的にパターニングされている。
次に第３図ｅに示すように層間絶縁膜としてた
とえばプラズマCVD SiO2膜８を350℃で6000Å
だけ堆積させる。これでいままでの素子はすべて
つつまれる。この後、そのSiO2膜８を写真蝕刻
法とエツチング技術を用いてドレイン領域７上に
窓９をあける。この窓９の底は先の多結晶シリコ
ンからなるドレインコンタクト電極５2に達した
ところでエツチングはストツプする。次に第３図
ｄに示すように第２の多結晶シリコン膜１０を
3000Å堆積させる。この時、先の窓９の部分は下
地の多結晶シリコンと直接接触する。つまりこの
窓９の部分では多結晶シリコン膜は6000Åになつ
ている。そしてこの多結晶シリコン膜１０にたと
えばボロンを２×1012／cm2イオン注入した後、こ
れにレーザビームによるアニールを施した。即
ち、CWアルゴンレーザーを用い、ビームのラス
タ走査スピードはたとえば9.8cm／seeとし、また
ラインの送り幅は５〜20μmとした。このとき基
板を空気中でセツトし、ヒータを用いて基板面を
490℃の温度に保つた。またレーザーパワーは７
〜15Wまで変化させた。この様な条件で上記多結
晶シリコン膜１０は窓９を種として再結晶化され
ていくのがみられたた。本実施例ではレーザービ
ームのパワーは７〜15Wがいちばんよくこれより
強いと多結晶シリコンがとけて蒸発してしまい、
それより弱いとほとんど再結晶化しないことが認
められた。また、７〜15Wの間では第２の多結晶
シリコン膜１０は充分再結晶化し、電子線回折試
験で膜を観察したところ、菊池線が美しくみられ
た。又、透過電子線で観測すると、ごくわずかの
又晶が認められた。すなわち第２の多結晶シリコ
ン膜１０は完全な単結晶にまで再結晶化はしてい
ないが、十分良質のシリコン膜に再結晶化してい
ることがわかつた。この後、第３図ｅに示すよう
に、再結晶化した第２の多結晶シリコン膜１０を
ドライバ用MOSトランジスタの真上にのみ選択
的に残して他をエツチング除去し、通常のシリコ
ンゲートプロセスを用いて、再結晶化シリコン膜
の表面を酸化し、ゲート酸化膜１１を成長させ、
さらに第３合多結晶シリコン膜によりゲート電極
１２を形成し、イオン注入によりソース領域１
３、ドレイン領域１４を形成した。次に第３図ｆ
に示すようにこれらを全面をおおうCVD SiO2膜
１５を堆積させ、最後に必要部分のコンタクトを
あけ、Al膜の蒸着、パターニングにより、ドラ
イバ用MOSトランジスタのソース領域６にコン
タクトする接地線となる配線１６1、負荷用MOS
トランジスタのゲート電極１２およびドレイン領
域１４にコンタクトする電源線となる配線１６2
を形成して完成する。
とえばプラズマCVD SiO2膜８を350℃で6000Å
だけ堆積させる。これでいままでの素子はすべて
つつまれる。この後、そのSiO2膜８を写真蝕刻
法とエツチング技術を用いてドレイン領域７上に
窓９をあける。この窓９の底は先の多結晶シリコ
ンからなるドレインコンタクト電極５2に達した
ところでエツチングはストツプする。次に第３図
ｄに示すように第２の多結晶シリコン膜１０を
3000Å堆積させる。この時、先の窓９の部分は下
地の多結晶シリコンと直接接触する。つまりこの
窓９の部分では多結晶シリコン膜は6000Åになつ
ている。そしてこの多結晶シリコン膜１０にたと
えばボロンを２×1012／cm2イオン注入した後、こ
れにレーザビームによるアニールを施した。即
ち、CWアルゴンレーザーを用い、ビームのラス
タ走査スピードはたとえば9.8cm／seeとし、また
ラインの送り幅は５〜20μmとした。このとき基
板を空気中でセツトし、ヒータを用いて基板面を
490℃の温度に保つた。またレーザーパワーは７
〜15Wまで変化させた。この様な条件で上記多結
晶シリコン膜１０は窓９を種として再結晶化され
ていくのがみられたた。本実施例ではレーザービ
ームのパワーは７〜15Wがいちばんよくこれより
強いと多結晶シリコンがとけて蒸発してしまい、
それより弱いとほとんど再結晶化しないことが認
められた。また、７〜15Wの間では第２の多結晶
シリコン膜１０は充分再結晶化し、電子線回折試
験で膜を観察したところ、菊池線が美しくみられ
た。又、透過電子線で観測すると、ごくわずかの
又晶が認められた。すなわち第２の多結晶シリコ
ン膜１０は完全な単結晶にまで再結晶化はしてい
ないが、十分良質のシリコン膜に再結晶化してい
ることがわかつた。この後、第３図ｅに示すよう
に、再結晶化した第２の多結晶シリコン膜１０を
ドライバ用MOSトランジスタの真上にのみ選択
的に残して他をエツチング除去し、通常のシリコ
ンゲートプロセスを用いて、再結晶化シリコン膜
の表面を酸化し、ゲート酸化膜１１を成長させ、
さらに第３合多結晶シリコン膜によりゲート電極
１２を形成し、イオン注入によりソース領域１
３、ドレイン領域１４を形成した。次に第３図ｆ
に示すようにこれらを全面をおおうCVD SiO2膜
１５を堆積させ、最後に必要部分のコンタクトを
あけ、Al膜の蒸着、パターニングにより、ドラ
イバ用MOSトランジスタのソース領域６にコン
タクトする接地線となる配線１６1、負荷用MOS
トランジスタのゲート電極１２およびドレイン領
域１４にコンタクトする電源線となる配線１６2
を形成して完成する。
このようにしてできたリングオシレータの特性
は第５図に示すとおりである。図は供給電圧VDD
（Ｖ）と１段当りの伝搬遅延時間を示した。この
MOSインバータにおけるβ比の値は β＝βD／βL＝WD／LDμD／WL／LLμL＝25 であつた。
は第５図に示すとおりである。図は供給電圧VDD
（Ｖ）と１段当りの伝搬遅延時間を示した。この
MOSインバータにおけるβ比の値は β＝βD／βL＝WD／LDμD／WL／LLμL＝25 であつた。
発明者らはさらに綿密に調べたところ、負荷用
MOSトランジスタでの移動度μLは320cm2／Ｖ・
secであり、ドライバ用MOSトランジスタでの移
動度μDは615cm2／Ｖ・secであつた。また負荷及び
ドライバ用MOSトランジスタともゲート酸化膜
厚はほとんど同じであり、その誘電率の大きさも
ほとんど同じであつた。ここでは従つて同じβ比
を得るための設計として、通常のバルクシリコン
のみの場合に比べて負荷用MOSトランジスタの
長さLLは半分でいいことになる。上記の実施例
では負荷用MOSトランジスタはドライバ用MOS
トランジスタのほぼ直上に構成することができ、
この面積からはみだすことはなかつた。ちなみに
本発明における面積減少の効果を調べるため、従
来技術ですなわちビームアニール技術を用いず単
結晶シリコン基板上の平面配置で同じβ比を得る
構成と比較した結果、面積が30％も減少した。
MOSトランジスタでの移動度μLは320cm2／Ｖ・
secであり、ドライバ用MOSトランジスタでの移
動度μDは615cm2／Ｖ・secであつた。また負荷及び
ドライバ用MOSトランジスタともゲート酸化膜
厚はほとんど同じであり、その誘電率の大きさも
ほとんど同じであつた。ここでは従つて同じβ比
を得るための設計として、通常のバルクシリコン
のみの場合に比べて負荷用MOSトランジスタの
長さLLは半分でいいことになる。上記の実施例
では負荷用MOSトランジスタはドライバ用MOS
トランジスタのほぼ直上に構成することができ、
この面積からはみだすことはなかつた。ちなみに
本発明における面積減少の効果を調べるため、従
来技術ですなわちビームアニール技術を用いず単
結晶シリコン基板上の平面配置で同じβ比を得る
構成と比較した結果、面積が30％も減少した。
また、本発明の実施例ではCWアルゴンレーザ
を用いたが、エレクトロンビームを用いても同じ
効果をえることができる。しかし、エレクトロン
ビームはかなり熱吸収率がいいので基板ウエハー
のスキヤンスピードをもう少し早くする必要があ
つた。なおこの発明の実施例に示すごとく、ビー
ムアニール技術を用いているが、これはすでに述
べた様に発明にとつて重要な要素である。ちなみ
に本発明者らはビームアニールをほどこさないで
第２の多結晶シリコン膜に負荷電MOSトランジ
スタを作つてみた。このようなMOSインバータ
は充分な特性を得られないことが明らかになつ
た。すなわち、本発明者等はモニター用ウエハー
を用い、これに熱酸化膜を成長させこの上に多結
晶シリコン膜を3000Å形成させた。この成長条件
は上の実施例で用いた第２の多結晶シリコン膜の
条件と同じにした。しかる後にレーザービームア
ニールを行うことなく、通常のシリコンゲートプ
ロセスにしたがい、酸化工程でゲート酸化膜を成
長させた。ゲート酸化膜は先と同じく530Åであ
つた。これに引続き、多結晶シリコン膜を堆積さ
せ、ゲート用電極材料とした。また、ソース、ド
レインにはひ素を１×1016／cm2打ち込んだ、テス
ト用としてチヤネル長Ｌ＝600μm、チヤネル幅Ｗ
＝400μmであつた。その特性の測定結果を第６図
に示す。このときのドレイン電圧VDは5Vであつ
た。この図から移動度μFEを求めると10〜40cm2／
Ｖ・secであつた。これは大変小さな値であり、
このような値ではとうていインバータ回路の一役
をになうことができない。また、ドレインリーク
電流を求めてみたところ、第７図に示す様に耐圧
は５〜8Vであり、しかも非常にソフトな挙動を
示した。このような条件では使用不可能である。
尚、ここは単純にドレイン端面に加わる電界は、
ゲートからの効果とドレイン電圧によるものと考
え、したがつて横軸は｜VG｜VDとした。
を用いたが、エレクトロンビームを用いても同じ
効果をえることができる。しかし、エレクトロン
ビームはかなり熱吸収率がいいので基板ウエハー
のスキヤンスピードをもう少し早くする必要があ
つた。なおこの発明の実施例に示すごとく、ビー
ムアニール技術を用いているが、これはすでに述
べた様に発明にとつて重要な要素である。ちなみ
に本発明者らはビームアニールをほどこさないで
第２の多結晶シリコン膜に負荷電MOSトランジ
スタを作つてみた。このようなMOSインバータ
は充分な特性を得られないことが明らかになつ
た。すなわち、本発明者等はモニター用ウエハー
を用い、これに熱酸化膜を成長させこの上に多結
晶シリコン膜を3000Å形成させた。この成長条件
は上の実施例で用いた第２の多結晶シリコン膜の
条件と同じにした。しかる後にレーザービームア
ニールを行うことなく、通常のシリコンゲートプ
ロセスにしたがい、酸化工程でゲート酸化膜を成
長させた。ゲート酸化膜は先と同じく530Åであ
つた。これに引続き、多結晶シリコン膜を堆積さ
せ、ゲート用電極材料とした。また、ソース、ド
レインにはひ素を１×1016／cm2打ち込んだ、テス
ト用としてチヤネル長Ｌ＝600μm、チヤネル幅Ｗ
＝400μmであつた。その特性の測定結果を第６図
に示す。このときのドレイン電圧VDは5Vであつ
た。この図から移動度μFEを求めると10〜40cm2／
Ｖ・secであつた。これは大変小さな値であり、
このような値ではとうていインバータ回路の一役
をになうことができない。また、ドレインリーク
電流を求めてみたところ、第７図に示す様に耐圧
は５〜8Vであり、しかも非常にソフトな挙動を
示した。このような条件では使用不可能である。
尚、ここは単純にドレイン端面に加わる電界は、
ゲートからの効果とドレイン電圧によるものと考
え、したがつて横軸は｜VG｜VDとした。
以上のことからわかるように、ビームアニール
技術を用いることは本発明の効果を得る上で重要
な要素の１つである。
技術を用いることは本発明の効果を得る上で重要
な要素の１つである。
また以上はＥ／Ｅ型MOSインバータの実施例
を用いて説明したが、Ｅ／Ｄ型のMOSインバー
タについても同様の効果があることが認められ
た。
を用いて説明したが、Ｅ／Ｄ型のMOSインバー
タについても同様の効果があることが認められ
た。
第１図はMOS型インバータを用いたリングオ
シレータの等価回路図、第２図はこのリングオシ
レータを従来技術により構成したときの１段の
MOSインバータの平面図、第３図ａ〜ｆは本発
明の一実施例による１段のMOSインバータ部分
の製造工程を示す断面図、第４図は第３図ｂの状
態に対応する２段分の平面図、第５図は本実施例
によるMOSインバータの特性を示す図、第６図
および第７図は比較例のMOSトランジスタの特
性を示す図である。 １…ｐ型単結晶シリコン基板、２…フイールド
酸化膜、３…ゲート酸化膜、５1…ゲート電極
（第１の多結晶シリコン膜）、５2…ドレインコン
タクト電極（第１の多結晶シリコン膜）、６…ソ
ース領域、７…ドレイン領域、８…CVD SiO2膜
（層間絶縁膜）、９…窓、１０…第２の多結晶シリ
コン膜、１１…ゲート酸化膜、１２…ゲート電
極、１３…ソース領域、１４…ドレイン領域、１
５…CVD SiO2膜、１６1，１６2…Al配線。
シレータの等価回路図、第２図はこのリングオシ
レータを従来技術により構成したときの１段の
MOSインバータの平面図、第３図ａ〜ｆは本発
明の一実施例による１段のMOSインバータ部分
の製造工程を示す断面図、第４図は第３図ｂの状
態に対応する２段分の平面図、第５図は本実施例
によるMOSインバータの特性を示す図、第６図
および第７図は比較例のMOSトランジスタの特
性を示す図である。 １…ｐ型単結晶シリコン基板、２…フイールド
酸化膜、３…ゲート酸化膜、５1…ゲート電極
（第１の多結晶シリコン膜）、５2…ドレインコン
タクト電極（第１の多結晶シリコン膜）、６…ソ
ース領域、７…ドレイン領域、８…CVD SiO2膜
（層間絶縁膜）、９…窓、１０…第２の多結晶シリ
コン膜、１１…ゲート酸化膜、１２…ゲート電
極、１３…ソース領域、１４…ドレイン領域、１
５…CVD SiO2膜、１６1，１６2…Al配線。
Claims (1)
- 【特許請求の範囲】 １ Ｅ／Ｄ型またはＥ／Ｅ型のMOSインバータ
を含む半導体装置を製造する方法であつて、単結
晶シリコン基板に第１の多結晶シリコン膜からな
るゲート電極およびドレインコンタクト電極を有
するドライバ用MOSトランジスタを形成する工
程と、この後全面を層間絶縁膜でおおい前記ドラ
イバ用MOSトランジスタのドレイン領域上に開
孔を形成して第２の多結晶シリコン膜を堆積する
工程と、この第２の多結晶シリコン膜をエネルギ
ービームの走査照射により再結晶化させる工程
と、この再結晶化した第２の多結晶シリコン膜を
前記ドライバ用MOSトランジスタ領域上に残す
ようにパターニングする工程と、このパターニン
グされた第２の多結晶シリコン膜に前記ドライバ
用MOSトランジスタのドレインコンタクト電極
と接触する領域をソース領域とする負荷用MOS
トランジスタを形成する工程とを備えたことを特
徴とする半導体装置の製造方法。 ２ 前記ドライバ用MOSトランジスタのドレイ
ンコンタクト電極は次段のMOSインバータのド
ライバ用MOSトランジスタのゲート電極と連続
的に形成されるものである特許請求の範囲第１項
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57074753A JPS58191461A (ja) | 1982-05-04 | 1982-05-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57074753A JPS58191461A (ja) | 1982-05-04 | 1982-05-04 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58191461A JPS58191461A (ja) | 1983-11-08 |
| JPH049387B2 true JPH049387B2 (ja) | 1992-02-20 |
Family
ID=13556336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57074753A Granted JPS58191461A (ja) | 1982-05-04 | 1982-05-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58191461A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101714546B (zh) * | 2008-10-03 | 2014-05-14 | 株式会社半导体能源研究所 | 显示装置及其制造方法 |
| EP2172977A1 (en) | 2008-10-03 | 2010-04-07 | Semiconductor Energy Laboratory Co., Ltd. | Display device |
| KR101827687B1 (ko) * | 2009-09-24 | 2018-02-08 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 구동 회로, 상기 구동 회로를 포함하는 표시 장치, 및 상기 표시 장치를 포함하는 전자 기기 |
-
1982
- 1982-05-04 JP JP57074753A patent/JPS58191461A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58191461A (ja) | 1983-11-08 |
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