JPS6265364A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6265364A JPS6265364A JP20469185A JP20469185A JPS6265364A JP S6265364 A JPS6265364 A JP S6265364A JP 20469185 A JP20469185 A JP 20469185A JP 20469185 A JP20469185 A JP 20469185A JP S6265364 A JPS6265364 A JP S6265364A
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- Japan
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- silicon
- semiconductor device
- silicon layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関するもので、特に寄
生バイポーラトランジスタの発生を抑えたＳ Ｏｌ （
５ｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ）構造のら
のに使用される。
生バイポーラトランジスタの発生を抑えたＳ Ｏｌ （
５ｉｌｉｃｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ）構造のら
のに使用される。
（発明の技術的背景〕
従来、ＭＯＳトランジスタは例えば第２図（ａ）〜（ｅ
）に示す如き工程で製造されている。
）に示す如き工程で製造されている。
まず、例えばＰ型の半導体基板１上の所定箇所にシリコ
ン酸化膜パターン２、シリコン窒化膜パターン３を形成
する。続いて、この窒化膜パターン３をマスクとして基
板１にボロンを１０１３ｃＩＲ−２前後の濃度て・イオ
ン注入する（第２図（ａ）図示）。次いで、窒化膜パタ
ーン３をマスクとしてフィールド酸化を行ないフィール
ド酸化ＷＡ４を形成する（第２図（ｂ）図示）。更に、
窒化膜パターン３、及びその下の酸化膜パターン２を除
去した後、フィールド酸化膜４で囲まれた基板１の表面
に酸化膜５を形成する。しかる後、この酸化膜５の上方
から基板１の表面にしきい値制御用のボ０ン（又はヒ素
）を１０〜１０１２ｃｍ−２の濃度でイオン注入し、イ
オン注入層６を形成する（第２図（Ｃ）図示〉。
ン酸化膜パターン２、シリコン窒化膜パターン３を形成
する。続いて、この窒化膜パターン３をマスクとして基
板１にボロンを１０１３ｃＩＲ−２前後の濃度て・イオ
ン注入する（第２図（ａ）図示）。次いで、窒化膜パタ
ーン３をマスクとしてフィールド酸化を行ないフィール
ド酸化ＷＡ４を形成する（第２図（ｂ）図示）。更に、
窒化膜パターン３、及びその下の酸化膜パターン２を除
去した後、フィールド酸化膜４で囲まれた基板１の表面
に酸化膜５を形成する。しかる後、この酸化膜５の上方
から基板１の表面にしきい値制御用のボ０ン（又はヒ素
）を１０〜１０１２ｃｍ−２の濃度でイオン注入し、イ
オン注入層６を形成する（第２図（Ｃ）図示〉。
次に、酸化膜５上に多結晶シリコンからなるゲート電極
７を形成する。続いて、このゲート電極７をマスクとし
て酸化膜５を選択的に除去し、ゲート酸化膜８を形成す
る。次いで、ゲート電極７をマスクとして基板１にｎ型
不純物をイオン注入した後、１０００℃前後で熱処理を
行い、Ｎ＋望のソース領域９およびドレイン領域１０を
形成する（第２図（ｄ）図示）。更に、全面に層間絶縁
膜１１を堆積し、デンシファイ工程を経た後、ソース、
ドレイン領域９．１０の夫々の一部に対応する層間絶縁
膜１１を開口し、コンタクトホール１２を形成する。し
かる後、このコンタクトホール１２にへ１取出し配Ｊ１
１３を形成し、ＭＯＳトランジスタを製造する（第２図
（ｅ）図示）。
７を形成する。続いて、このゲート電極７をマスクとし
て酸化膜５を選択的に除去し、ゲート酸化膜８を形成す
る。次いで、ゲート電極７をマスクとして基板１にｎ型
不純物をイオン注入した後、１０００℃前後で熱処理を
行い、Ｎ＋望のソース領域９およびドレイン領域１０を
形成する（第２図（ｄ）図示）。更に、全面に層間絶縁
膜１１を堆積し、デンシファイ工程を経た後、ソース、
ドレイン領域９．１０の夫々の一部に対応する層間絶縁
膜１１を開口し、コンタクトホール１２を形成する。し
かる後、このコンタクトホール１２にへ１取出し配Ｊ１
１３を形成し、ＭＯＳトランジスタを製造する（第２図
（ｅ）図示）。
上記の方法はＮチャンネルＭＯ３ｔ−ランマスクの製造
するためのものであるが、ＰチャンネルＭＯＳトランジ
スタの製造方法も上記とほぼ同様である。
するためのものであるが、ＰチャンネルＭＯＳトランジ
スタの製造方法も上記とほぼ同様である。
ところで、こうして製造されるＭＯ３？−ランマスクで
は、素子の集積度の向上に伴ってラッチアップという現
象が生じる。この現象は相補型（Ｃ）ＭＯＳトランジス
タの奇生バイポーラトランジスタが動作し、これによっ
て半導体装置が誤動作するものである。しかるに、この
問題点を解決するには、寄生バイポーラトランジスタの
出来ないＳＯ８（Ｓｉｌｉｃｏｎ Ｏｎ ５ａｐｐｈｉ
ｒｅ ） ：ｌ；ｔｓｏ Ｉ（Ｓｉｌｉｃｏｎ Ｏｎ
Ｉｎ５ｕｌａｔｏｒ） ？４板を用いてＭＯＳトランジ
スタを製造するのがよい。
は、素子の集積度の向上に伴ってラッチアップという現
象が生じる。この現象は相補型（Ｃ）ＭＯＳトランジス
タの奇生バイポーラトランジスタが動作し、これによっ
て半導体装置が誤動作するものである。しかるに、この
問題点を解決するには、寄生バイポーラトランジスタの
出来ないＳＯ８（Ｓｉｌｉｃｏｎ Ｏｎ ５ａｐｐｈｉ
ｒｅ ） ：ｌ；ｔｓｏ Ｉ（Ｓｉｌｉｃｏｎ Ｏｎ
Ｉｎ５ｕｌａｔｏｒ） ？４板を用いてＭＯＳトランジ
スタを製造するのがよい。
（″Ｉ！４景伎術の問題点〕
ところが、ＳＯ８構造とする場合は、通常はサフノ・イ
ア基板を用いているためコストが上昇する。
ア基板を用いているためコストが上昇する。
また、サファイア基板はシリコン基板に比べて熱ナイク
ルに弱く、特に最近のようにウェハ径が大きくなると、
高温プロレスにおいてスルーブツトが極端に低下したり
、あるいは専用の製造ラインを確保しなければならない
などの問題がある。
ルに弱く、特に最近のようにウェハ径が大きくなると、
高温プロレスにおいてスルーブツトが極端に低下したり
、あるいは専用の製造ラインを確保しなければならない
などの問題がある。
一方、ＳＯＩ基板としては、レーザーや電子ビームなど
を用いてＳ ｉ Ｏ，２やＳｉＮ層上に単結晶シリコン
層を形成する技術などが広く知られている（特開昭５７
−１７５８４４、特開昭５７−１９４５２０） 。
を用いてＳ ｉ Ｏ，２やＳｉＮ層上に単結晶シリコン
層を形成する技術などが広く知られている（特開昭５７
−１７５８４４、特開昭５７−１９４５２０） 。
これとは別に、ＦＩＰＯ８技術を用いた素子分離法が提
案されている（特開昭４８−１０２９８８）。この素子
分離法はシリコン基板を用いているため、厳密にはＳｏ
ｌ構造とは言えない。しかし、素子形成領域が下層の基
板と完全に分離されるため、一種のＳＯ４構造と見なせ
る。
案されている（特開昭４８−１０２９８８）。この素子
分離法はシリコン基板を用いているため、厳密にはＳｏ
ｌ構造とは言えない。しかし、素子形成領域が下層の基
板と完全に分離されるため、一種のＳＯ４構造と見なせ
る。
ところが、Ｆ Ｉ ＰＯ８技術を用いた素子分離法では
、素子形成用の活性層が幅１０μｍ以上にできないため
、回路構成上で大きな制約がある。さらに活性層の結晶
性がバルクシリコン基板と比べて劣っており、特に活性
層の下面においてリークレベルが高く、耐圧的にも問題
が多い。
、素子形成用の活性層が幅１０μｍ以上にできないため
、回路構成上で大きな制約がある。さらに活性層の結晶
性がバルクシリコン基板と比べて劣っており、特に活性
層の下面においてリークレベルが高く、耐圧的にも問題
が多い。
本発明は上記の従来技術の欠点を克服するためになされ
たもので、活性層の結晶性がよくリークレベルの低いＳ
ｏｌ構造の半導体装置の製造方法を提供することを目的
とする。
たもので、活性層の結晶性がよくリークレベルの低いＳ
ｏｌ構造の半導体装置の製造方法を提供することを目的
とする。
（発明の概要）
上記の目的を達成するため本発明は、開口部を有する絶
縁層を基板上に形成する工程と、その上に多結晶又は非
晶質シリコン層を形成する工程と、このシリコン層に高
エネルギーのビームを順次走査して開口部の基板上およ
び絶縁層上のシリコン層を単結晶シリコン層にする工程
と、素子分離領域形成予定部の単結晶シリコン層を多孔
質シリコン層にする工程と、多孔質シリコン層を酸化し
て素子分離領域を形成する工程と、素子分離領域で囲ま
れた領域に半導体素子を形成する工程とを備える半導体
装置の製造方法を提供するものである。
縁層を基板上に形成する工程と、その上に多結晶又は非
晶質シリコン層を形成する工程と、このシリコン層に高
エネルギーのビームを順次走査して開口部の基板上およ
び絶縁層上のシリコン層を単結晶シリコン層にする工程
と、素子分離領域形成予定部の単結晶シリコン層を多孔
質シリコン層にする工程と、多孔質シリコン層を酸化し
て素子分離領域を形成する工程と、素子分離領域で囲ま
れた領域に半導体素子を形成する工程とを備える半導体
装置の製造方法を提供するものである。
（発明の実施例〕
以下、添付図面を参照して本発明の詳細な説明する。
第１図（ａ）〜（ｊ）は本発明の一実施例に係るＭＯ８
型半導体装四０製造工程を示す断面図である。まず、第
１図（ａ）に示す如く、例えばＰ型（１００）面方位の
単結晶シリコン基板２１上に約２ ［μｍ］厚さのＳｉ
ｏ２層（絶縁層）２２を形成する。そして、その上にＳ
ｉＮ層２３を形成してバターニングし、このＳ ｉ Ｎ
１ｇ２３をマスクにして５ｉＯ２Ｅ２２をエツチングす
る。その後、ＳｉＮ層２３を除去する。このようにする
と、Ｓ ｉ Ｏ２ＦＪ ２２は基板２１上の全面に存在
するのではなく、第１図（ｂ）の如く一部に開口部が形
成されることになる。
型半導体装四０製造工程を示す断面図である。まず、第
１図（ａ）に示す如く、例えばＰ型（１００）面方位の
単結晶シリコン基板２１上に約２ ［μｍ］厚さのＳｉ
ｏ２層（絶縁層）２２を形成する。そして、その上にＳ
ｉＮ層２３を形成してバターニングし、このＳ ｉ Ｎ
１ｇ２３をマスクにして５ｉＯ２Ｅ２２をエツチングす
る。その後、ＳｉＮ層２３を除去する。このようにする
と、Ｓ ｉ Ｏ２ＦＪ ２２は基板２１上の全面に存在
するのではなく、第１図（ｂ）の如く一部に開口部が形
成されることになる。
次いで、第１図（Ｃ）に示す如く全面に約６０００ ［
人］の多結晶シリコン膜２４をＸｔ積し、線状化した電
子ビームＥＢを開口部のエツジに直交するよう走査する
。このようにすると、まず間口部で多結晶シリコン膜２
４がエピタキシャル成長により（１００）単結晶シリコ
ンとなり（第１図（ｄ）図示）、次いで電子ビーム２４
の走査と共に横方向にエピタキシャル成長が進行し、多
結晶シリコン層２４が全面的に単結晶化してψ結品シリ
コンｒｍ２４′となる。
人］の多結晶シリコン膜２４をＸｔ積し、線状化した電
子ビームＥＢを開口部のエツジに直交するよう走査する
。このようにすると、まず間口部で多結晶シリコン膜２
４がエピタキシャル成長により（１００）単結晶シリコ
ンとなり（第１図（ｄ）図示）、次いで電子ビーム２４
の走査と共に横方向にエピタキシャル成長が進行し、多
結晶シリコン層２４が全面的に単結晶化してψ結品シリ
コンｒｍ２４′となる。
次いで、第１図（ｅ）に示す如＜ＳｉＮ層２５を形成し
てバターニングし、素子分離領域形成予定部にプロトン
をイオン注入し多孔質（ポーラス）シリコン層２６とす
る。その後、第１図（ｆ）に承り如＜ＳｉＮ層２５を除
去でると共に、酸化工程によりポーラスシリコン層２６
を５ｉ０２（絶縁物）２６′とする（第１図（９）図示
）。
てバターニングし、素子分離領域形成予定部にプロトン
をイオン注入し多孔質（ポーラス）シリコン層２６とす
る。その後、第１図（ｆ）に承り如＜ＳｉＮ層２５を除
去でると共に、酸化工程によりポーラスシリコン層２６
を５ｉ０２（絶縁物）２６′とする（第１図（９）図示
）。
次いで、第１図（ｈ）で示すように素子分離絶縁層２６
′で囲まれた基板の表面に酸化膜２７を形成する。しか
る後、この酸化１１Ｊ ２７の上方から！３板の表面に
、しきい値制御用のボロン（又はヒ素）を１０１１〜１
０１２．−２の濃度でイオン注入し、イオン注入層２８
を形成する（第２図（ｈ）図示）。
′で囲まれた基板の表面に酸化膜２７を形成する。しか
る後、この酸化１１Ｊ ２７の上方から！３板の表面に
、しきい値制御用のボロン（又はヒ素）を１０１１〜１
０１２．−２の濃度でイオン注入し、イオン注入層２８
を形成する（第２図（ｈ）図示）。
次に、上記酸化！ｌ！ａ ２７上に多結晶シリコンから
なるゲート電極２つを形成する。次いで、ゲート？ｔｔ
ｔ４２９をマスクとして上記基板にｎ型不純物をイオン
注入した後、１０００℃前後で熱処理を行い、Ｎ＋型の
ソース領域３０およびドレイン領域３１を形成するく第
２図（ｉ）図示）。
なるゲート電極２つを形成する。次いで、ゲート？ｔｔ
ｔ４２９をマスクとして上記基板にｎ型不純物をイオン
注入した後、１０００℃前後で熱処理を行い、Ｎ＋型の
ソース領域３０およびドレイン領域３１を形成するく第
２図（ｉ）図示）。
更に、全面に層間絶縁膜３２を堆積し、デンシフフイ工
程を経た後、ソース、ドレイン領域３０．３１の夫々の
一部に対応する層間絶縁膜３２を間口し、コンタクトホ
ールを形成する。しかる後、このコンタクトホールにＡ
ｆＪ取出し配線３３〜３５を形成してＭＯＳトランジス
タを％ｌ ５’ｌ’する（第２図（ｊ）図示）。
程を経た後、ソース、ドレイン領域３０．３１の夫々の
一部に対応する層間絶縁膜３２を間口し、コンタクトホ
ールを形成する。しかる後、このコンタクトホールにＡ
ｆＪ取出し配線３３〜３５を形成してＭＯＳトランジス
タを％ｌ ５’ｌ’する（第２図（ｊ）図示）。
本発明は上記の実施例に限定されるものではない。例え
ば、多結晶シリコンの代りに非晶質シリコンを用いても
よく、ｓ＋ｏ２．ｓｉＮ等は他の絶縁性の物質で置き換
えることができる。また、多結晶シリコンを単結晶シリ
コンに変えろためには、電子ビーム以外にも例えばレー
ザー光を用いることもできる。
ば、多結晶シリコンの代りに非晶質シリコンを用いても
よく、ｓ＋ｏ２．ｓｉＮ等は他の絶縁性の物質で置き換
えることができる。また、多結晶シリコンを単結晶シリ
コンに変えろためには、電子ビーム以外にも例えばレー
ザー光を用いることもできる。
上記の如く本発明では、素子の集積度の向上に伴い問題
となるラッチアップを防止するためＳｏｌ構造を採用す
るに当り、まず電子ビーム等を用いて絶縁層上の多結晶
又は非晶質シリコンを単結晶シリコンに変換し、次いで
素子分離ダ１域予定部を多孔質シリコンに変換し、これ
を選択的に酸化するようにしたので、素子を形成する活
性層の結晶性が良く、かつリーク電流を低く抑えること
のできる半導体装置の製造方法が得られる。
となるラッチアップを防止するためＳｏｌ構造を採用す
るに当り、まず電子ビーム等を用いて絶縁層上の多結晶
又は非晶質シリコンを単結晶シリコンに変換し、次いで
素子分離ダ１域予定部を多孔質シリコンに変換し、これ
を選択的に酸化するようにしたので、素子を形成する活
性層の結晶性が良く、かつリーク電流を低く抑えること
のできる半導体装置の製造方法が得られる。
また本発明では、多孔質シリコンを酸化して素子分離用
の絶縁層としているので、活性層に加わる力学的ストレ
スを小さく抑えることができるという利点がある。
の絶縁層としているので、活性層に加わる力学的ストレ
スを小さく抑えることができるという利点がある。
第１図は本発明の一実施例を説明する製造工程別の断面
図、第２図は従来方法の一例を説明する製造工程別の断
面図である。 ２１・・・中結晶シリコン基板、２２・・・Ｓ ＋ ０
２層、２３．２５・・・ＳｉＮ闇、２４・・・多結晶シ
リコン層、２６・・・多孔質シリコン層、２６′・・・
素子分離用８１０２層。 出願人代理人 仇 膝 −雄 （ｅ） ンラ 弼１図 （’Ｊ Ｎ − ｎ 〜 〜 第２図 第２図
図、第２図は従来方法の一例を説明する製造工程別の断
面図である。 ２１・・・中結晶シリコン基板、２２・・・Ｓ ＋ ０
２層、２３．２５・・・ＳｉＮ闇、２４・・・多結晶シ
リコン層、２６・・・多孔質シリコン層、２６′・・・
素子分離用８１０２層。 出願人代理人 仇 膝 −雄 （ｅ） ンラ 弼１図 （’Ｊ Ｎ − ｎ 〜 〜 第２図 第２図
Claims (1)
- 【特許請求の範囲】 １、開口部を有する絶縁層を基板上に形成する工程と、
前記絶縁層および前記開口部の基板上にシリコン層を形
成する工程と、前記開口部の基板上に形成されたシリコ
ンから高エネルギーのビームを順次走査して前記開口部
の基板上および前記絶縁層上のシリコン層を順次単結晶
シリコン層にする工程と、素子分離領域形成予定部の前
記単結晶シリコン層を多孔質シリコン層にする工程と、
前記多孔質シリコン層を酸化して素子分離領域を形成す
る工程と、前記素子分離領域で囲まれた領域に半導体素
子を形成する工程とを備える半導体装置の製造方法。 ２、前記基板は単結晶シリコン板である特許請求の範囲
第１項記載の半導体装置の製造方法。 ３、前記絶縁層は酸化シリコン層である特許請求の範囲
第１項又は第２項記載の半導体装置の製造方法。 ４、前記高エネルギーのビームは電子ビームである特許
請求の範囲第１項乃至第３項のいずれかに記載の半導体
装置の製造方法。 ５、前記多孔質シリコンはプロトンを前記多結晶シリコ
ンに注入することにより形成される特許請求の範囲第１
項乃至第４項のいずれかに記載の半導体装置の製造方法
。 ６、前記シリコン層は非晶質シリコン層である特許請求
の範囲第１項乃至第５項のいずれかに記載の半導体装置
の製造方法。 ７、前記シリコン層は多結晶シリコン層である特許請求
の範囲第１項乃至第５項のいずれかに記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20469185A JPS6265364A (ja) | 1985-09-17 | 1985-09-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20469185A JPS6265364A (ja) | 1985-09-17 | 1985-09-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6265364A true JPS6265364A (ja) | 1987-03-24 |
Family
ID=16494710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20469185A Pending JPS6265364A (ja) | 1985-09-17 | 1985-09-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6265364A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996026536A1 (en) * | 1995-02-20 | 1996-08-29 | Rohm Co., Ltd. | Semiconductor apparatus with crystal defects and process for its fabrication |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS514977A (en) * | 1974-07-01 | 1976-01-16 | Iwatsu Electric Co Ltd | Zetsuensono keiseihoho |
| JPS5317286A (en) * | 1976-07-31 | 1978-02-17 | Matsushita Electric Ind Co Ltd | Production of semiconductor device |
| JPS5893219A (ja) * | 1981-11-30 | 1983-06-02 | Toshiba Corp | 半導体装置の製造方法 |
-
1985
- 1985-09-17 JP JP20469185A patent/JPS6265364A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS514977A (en) * | 1974-07-01 | 1976-01-16 | Iwatsu Electric Co Ltd | Zetsuensono keiseihoho |
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| JPS5893219A (ja) * | 1981-11-30 | 1983-06-02 | Toshiba Corp | 半導体装置の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996026536A1 (en) * | 1995-02-20 | 1996-08-29 | Rohm Co., Ltd. | Semiconductor apparatus with crystal defects and process for its fabrication |
| KR100394393B1 (ko) * | 1995-02-20 | 2004-02-18 | 로무 가부시키가이샤 | 반도체장치및그제조방법 |
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