CN101409296B - 三维应变nmos集成器件及其制作方法 - Google Patents

三维应变nmos集成器件及其制作方法 Download PDF

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Abstract

本发明公开了一种三维应变NMOS集成器件及其制作方法，它涉及微电子技术领域，主要解决现有三维集成电路速度低的问题。其方案是分别采用SSOI和SGOI衬底构建新的三维集成器件的两个有源层。其中，下层有源层采用SSOI衬底，利用SSOI衬底中应变Si材料电子迁移率高的特点，制作poly-SiGe栅应变Si NMOSFET；上层有源层采用SGOI衬底，在该衬底上生长一层应变Si，制作poly-SiGe栅应变Si表面沟道NMOSFET，之间通过互连线连接，构成导电沟道为65～130nm的三维应变NMOS集成器件。本发明制造的三维应变NMOS集成器件与现有三维集成器件相比，具有速度快和性能好的优点，该器件可用于制作大规模、高速三维集成电路。

Description

三维应变NMOS集成器件及其制作方法
技术领域
本发明属于半导体集成电路技术领域，尤其涉及一种三维应变NMOS集成器件及其制作方法。
背景技术
自上世纪六十年代，集成电路遵循摩尔定律特征尺寸连续减小，芯片的集成度、性能不断提高。进入深亚微米时代，芯片内部器件的互连变得越来越复杂。因此，互连线寄生电阻、寄生电容所引起的延迟时间对电路性能的影响变的愈来愈突出。研究表明，在器件特征尺寸小于250nm以后，常规的金属连线引起的R-C延时将主宰整个电路延时，使超大规模集成电路VLSI集成度和性能的继续提高受到制约。采用铜互连技术在一定程度上降低了互连延迟时间，但在器件特征尺寸小于130nm之后，铜互连线的延迟时间也将成为影响电路性能的主要因素，使目前基于常规二维集成电路技术制造更高性能的芯片变得更加困难。
三维集成是使VLSI持续向高性能发展的重要技术途径。三维集成允许芯片电路向垂直方向布局，通过优化设计，能够提高器件的集成度，缩短互连线长度，降低互连线的延时，提高和改善集成电路的性能。同时，三维集成也为集成电路设计提供了新的自由度，可以将不同性质及电源电压的电路设计在同一芯片的不同有源层上，更有利于扩展电路功能和构建芯片上系统SoC。
进一步提高VLSI集成度、功能和性能逐渐变得困难的情况下，三维集成为突破这个壁垒提供了一种全新的技术。近年来，国外对三维集成电路的研究比较重视。如美国的IBM公司、斯坦福大学等在该技术领域均进行了深入的研究工作，香港科技大学等也在该方面进行深入探索。研究工作所取得的成果表明，三维集成的确能够明显缩短互连线长度，减小芯片面积，降低功耗，提高芯片集成度，提高集成电路的性能。三维集成电路不仅具有挑战性，而且具有明显的发展和应用前景。
三维集成电路是采用有源层即器件层逐次叠加的结构。三维集成电路的关键技术主要有三个，一是上下有源层之间要有良好的绝缘性能；二是作为有源层的材料晶体特性要好，以使载流子迁移率不会有大的衰减，保证电路的性能；三是后续层材料及器件制造过程的温度不能对前序有源层材料及器件的特性产生影响，即三维芯片后序有源层的形成不能有高温过程。
目前，实现后序有源层从理论上讲可以采用以下几种方法：
1)再结晶方法，即后序有源层为再结晶的多晶硅Poly-Si。如美国IEEE出版的Electron Devices杂志中Hongmei Wang，Singh Jagar，Sang Lam，等人2001年7月发表的文章“High Frequency Performance of Large-GrainPolysilicon-on-Insulator MOSFETs”所报道的就是这种方法。该方法是在第一有源层的器件及相关电路连线完成并覆盖SiO2介质层后，低温下在该SiO2表面淀积非晶Si，并利用激光或籽晶镍或籽晶锗使非晶硅再结晶，形成具有大粒度的Poly-Si，然后将该Poly-Si作为第二有源层，制造器件。该方法相对简单，但其缺点是晶粒间界及缺陷会对器件特性产生较大影响。
2)选择性外延方法，即后序有源层为利用SiO2窗口中的硅外延单晶Si。如美国IEEE出版的Electron Devices Letters杂志中S.Pae，T.Su，J.P.Denton等人2001年7月发表的文章“Multiple Layers of Silicon-on-Insulator IslandsFabrication by Selective Epitaxial Growth”所述。该方法是在已完成器件及相关电路连线制造的前序有源层的绝缘层上刻蚀出Si窗口，将该Si窗口作为籽晶，利用选择性外延及外延层的横向扩展在绝缘层上生长单晶Si层。这种方法生长的有源层质量高，但其缺陷是外延的高温过程会对前序有源层器件产生影响，以及外延窗口使芯片面积增大，影响电路的性能。
3)层键合方法。该方法是将各有源层器件及相关电路连线单独制造，然后在低温度下将各有源层键合在一起，形成三维电路。目前多采用绝缘胶将各层粘接在一起。这种方法虽不存在高温影响，可以保持各有源层器件性能，但却存在有源层间互连难于对准的问题。
4)应变SiGe层键合方法。该方法是下层有源层即前序有源层为单晶Si，用于制造NMOSFET，然后通过键合和智能切割的方法在下层有源层上制造SOI衬底，在SOI衬底上制造应变SiGe PMOSFET。该方法利用了应变SiGe层迁移率高的特点，提高了集成电路的性能，但还是受到了NMOSFET沟道中电子迁移率低于PMOSFET沟道中空穴迁移率，制约了集成电路性能的进一步提升。
目前，三维集成电路的研究主要集中在二层有源层的结构阶段，都是在其中的一层有源层上制造NMOSFET，另一层制造有源层上制造PMOSFET，通过互连线构成CMOS集成电路，尚未见到上下两层有源层均制造NMOSFET构成NMOS集成电路的报道。
当前，Poly-Si栅已经取代金属栅成为了主流的栅材料，但无论采取n型Poly-Si还是p型Poly-Si，其对器件阈值电压的调整幅度都不大。为了能够更大范围地调整器件的阈值电压，国内外大部分厂商采取在有源区形成之后，通过再次对有源区进行离子注入，改变阱区掺杂浓度的方法，调节器件的阈值电压。但是这方法对器件阈值电压调整幅度有限，并且还增加了工艺制造的难度，使之变成了一个工艺瓶颈问题。
发明内容
本发明的目的之一是提供一种三维应变NMOS集成器件，目的之二是提供一种三维应变NMOS集成器件的制作方法，以解决现有三维集成器件速度低的问题。
实现本发明目的的三维应变NMOS集成器件，包括上下两层有源层，其中，下层有源层和上层有源层均采用应变Si NMOSFET器件，两层之间通过SiO2介质层键合。
所述的三维应变NMOS集成器件，其中下层具有Poly-SiGe栅的应变SiNMOSFET器件的衬底采用SSOI结构。
所述的三维应变NMOS集成器件，其中上层具有Poly-SiGe栅的应变Si表面沟道NMOSFET器件的衬底采用SGOI结构。
实现本发明目的的三维应变NMOS集成器件的方法，包括如下步骤：
步骤1：下层有源层应变Si NMOSFET器件制作步骤。
1a.在SSOI衬底片上通过氧化、光刻、离子注入、金属化等工艺制作出有源区；
1b.在有源区上淀积一层p型的Poly-SiGe，作为栅极，掺杂质浓度>1020cm-3，Ge组分为0.05～0.3；
1c.在Poly-SiGe层上通过氧化、光刻、离子注入等工艺制作具有Poly-SiGe栅的应变Si NMOSFET器件及相互连线；
1d.在具有Poly-SiGe栅的应变Si NMOSFET器件及相互连线表面淀积SiO2介质层，完成下层有源层结构。
步骤2：SGOI衬底制作步骤。
2a.将p型Si片表面进行氧化，作为上层有源层的基体材料，并在该基体材料上注入氢；
2b.采用化学机械抛光工艺，分别对下层有源层和注入氢后的上层有源层基体材料表面进行抛光处理；
2c.将抛光处理后的下层有源层和上层基体材料表面相对紧贴，置于超高真空环境中在350℃～480℃的温度下实现键合；
2d.将键合后的基片温度升高，对上层基体材料多余的部分进行剥离，使上层基体材料在注入的氢处断裂，并在该断裂表面进行化学机械抛光；
2e.在抛光后的上层基体材料表面，先用分子束外延MBE的方法在低温下生长一层Si，再生长一层Ge组分梯度分布的弛豫SiGe，Ge组分底层是0，上层是0.2～0.3，再生长一层Ge组分恒定的弛豫SiGe，Ge的组分是0.2～0.3，形成SGOI绝缘体上应变硅锗衬底；
2f.在SGOI衬底上生长一层应变Si。
步骤3：上层有源层应变Si表面沟道NMOSFET器件制作步骤。
3a.在上述衬底上，通过氧化、光刻、离子注入和金属化工艺制作工艺制作应变Si NMOSFET有源区；
3b.在有源区上淀积一层p型的Poly-SiGe，作为栅极，掺杂浓度>1020cm-3，Ge组分为0.05～0.3；
3c.在Poly-SiGe层上通过钝化、光刻、金属化等等工艺制作具有Poly-SiGe栅的应变Si表面沟道NMOSFET器件及相互连线，完成上层有源层结构；
3d.将下层有源层的具有Poly-SiGe栅的应变Si nMOSFET器件与上层有源层的具有Poly-SiGe栅的应变Si表面沟道NMOSFET器件通过互连线进行连接，构成导电沟道为65～130nm的高速三维应变NMOS集成电路。
本发明具有如下优点：
1)本发明中导电沟道均有应变Si材料构成，由于应变Si材料的电子迁移率远高于单晶Si，因此，本发明中的NMOSFET器件性能高于弛豫Si材料制造的NMOSFET，从而用本发明有源层所制作的三维NMOS集成电路的速度将会明显的高于普通的NMOS集成电路。
2)本发明由于二个有源层之间的键合采用低温键合技术，且第二有源层中的器件制作也在低温下完成，因而避免了后序高温过程对前序有源层器件结构的影响，保证了三维集成电路的交直流电学性能。
3)本发明采用了上下两个有源层的三维集成电路结构，缩短了集成电路的互连线，降低了互连线引起的延迟时间，提高了集成电路的速度。
4)由于本发明所提出的工艺方法采用Poly-SiGe材料作为栅介质，其功函数随Ge组分的变化而变化，通过调节Poly-SiGe栅中Ge组分，实现NMOS阈值电压连续调整，减少了工艺步骤，降低了工艺难度；
附图说明
图1是本发明三维应变NMOS集成器件结构示意图；
图2是本发明三维应变NMOS集成器件制作流程图。
具体实施方式
以下参照附图对本说明作进一步详细描述。
如图1所示，本发明的器件结构包括上下两层，其中上层1是SGOINMOSFET器件；下层2是SSOI NMOSFET器件。该上层应变Si NMOSFET器件由栅极3、源极4、源区5、衬底区6、绝缘层7、漏区17、漏极18、Ge梯度分布层19、Ge恒定分布层20和沟道区21构成；该下层应变Si NMOSFET器件由源极9、源区10、绝缘层7、漏区12、衬底区13、漏极14和栅极15构成。上层NMOSFET器件和下层NMOSFET器件通过第一互连线8和第二互连线16连接，构成三维NMOS器件结构。
参照附图2，对本发明制作三维应变NMOS集成器件的方法可通过如下的三个实施例进行详细描述。
实施例1：制作导电沟道为65nm的三维应变NMOS集成器件的步骤如下：
(1)选取应力>1Gpa的SSOI衬底片；
(2)在SSOI衬底片上通过氧化、光刻、离子注入等工艺制作出有源区；
(3)采用超高真空化学气相淀积UHVCVD方法，在有源区上淀积一层p型的Poly-SiGe，作为栅极，掺杂浓度>1020cm-3，Ge组分为0.15；
(4)在Poly-SiGe层上通过光刻Poly-SiGe层—钝化—离子注入—光刻引线孔—多晶硅布线—低温淀积SiO2介质层，制作导电沟道为65nm的具有Poly-SiGe栅的应变Si nMOSFET器件结构及相互连线；
(5)在上述的有源层表面淀积SiO2介质层；
(6)对经过清洗的p型Si片进行表面氧化，作为上层基体材料；
(7)采用离子注入工艺，对上层基体材料注入氢；
(8)利用化学机械抛光工艺，分别对下层有源层和注入氢后的上层有源层基体材料表面进行抛光处理；
(9)将抛光处理后的下层有源层和上层基体材料表面相对紧贴，置于超高真空环境中在350℃的温度下实现键合，以避免高温对第一有源层器件的影响；
(10)将键合后的基片温度升高，对上层基体材料多余的部分进行剥离，使上层基体材料在注入的氢处断裂，并在该断裂表面进行化学机械抛光；
(11)在抛光后的上层基体材料表面，先用分子束外延MBE的方法，在低温下生长一层Si，在该Si层上用UHVCVD的方法，生长一层Ge组分梯度分布的弛豫SiGe，Ge组分底层是0，上层是0.2，再生长一层Ge组分恒定的弛豫SiGe，Ge的组分是0.2，形成SGOI衬底；
(12)用UHVCVD的方法，在SGOI衬底上生长一层应变Si；
(13)通过氧化、光刻、离子注入等工艺在虚衬底上制作出有源区；
(14)用UHVCVD方法在有源区上淀积一层p型的Poly-SiGe，作为栅极，掺杂浓度>1020cm-3，Ge组分为0.15；
(15)在Poly-SiGe层上通过光刻Poly-SiGe层—钝化—离子注入—光刻引线孔—多晶硅布线—低温淀积SiO2介质层，完成上层有源层导电沟道为65nm的具有Poly-SiGe栅的应变Si表面沟道NMOSFET器件；
(16)将下层有源层的具有Poly-SiGe栅的应变Si表面沟道NMOSFET器件与上层有源层的具有Poly-SiGe栅的应变Si表面沟道NMOSFET器件通过互连线连接，构成导电沟道为65nm的三维应变NMOS集成电路。
实施例2：制作导电沟道为90nm的三维应变NMOS集成器件的步骤如下：
(1)选取应力>1Gpa的SSOI衬底片；
(2)在SSOI衬底片上通过氧化、光刻、离子注入等工艺制作出有源区；
(3)采用紫外光化学气相淀积UVCVD方法在有源区上淀积一层p型的Poly-SiGe，作为栅极，掺杂浓度>1020cm-3，Ge组分为0.3；
(4)在Poly-SiGe层上通过光刻Poly-SiGe层—钝化—离子注入—光刻引线孔—多晶硅布线—低温淀积SiO2介质层，制作导电沟道为90nm的具有Poly-SiGe栅的应变Si nMOSFET器件结构及相互连线；
(5)在上述的有源层表面淀积SiO2介质层；
(6)对经过清洗的p型Si片进行表面氧化，作为上层基体材料；
(7)采用离子注入工艺，对上层基体材料注入氢；
(8)利用化学机械抛光工艺，分别对下层有源层和注入氢后的上层有源层基体材料表面进行抛光处理；
(9)将抛光处理后的下层有源层和上层基体材料表面相对紧贴，置于超高真空环境中在480℃的温度下实现键合，以避免高温对第一有源层器件的影响；
(10)将键合后的基片温度升高，对上层基体材料多余的部分进行剥离，使上层基体材料在注入的氢处断裂，并在该断裂表面进行化学机械抛光；
(11)在抛光后的上层基体材料表面，先用分子束外延MBE的方法，在低温下生长一层Si，在该Si层上用UVCVD的方法生长一层Ge组分梯度分布的弛豫SiGe，Ge组分底层是0，上层是0.25，再生长一层Ge组分恒定的弛豫SiGe，Ge的组分是0.25，形成SGOI衬底；
(12)用UVCVD的方法，在SGOI衬底上生长一层应变Si；
(13)通过氧化、光刻、离子注入等工艺在虚衬底上制作出有源区；
(14)用UVCVD方法在有源区上淀积一层p型的Poly-SiGe，作为栅极，掺杂浓度>1020cm-3，Ge组分为0.3；
(15)在Poly-SiGe层上通过光刻Poly-SiGe层—钝化—离子注入—光刻引线孔—多晶硅布线—低温淀积SiO2介质层，完成上层有源层导电沟道为90nm的具有Poly-SiGe栅的应变Si表面沟道NMOSFET器件；
(16)将下层有源层的具有Poly-SiGe栅的应变Si表面沟道NMOSFET器件与上层有源层的具有Poly-SiGe栅的应变Si表面沟道NMOSFET器件通过互连线连接，构成导电沟道为90nm的三维应变NMOS集成电路。
实施例3：制作导电沟道为130nm的三维应变NMOS集成器件的步骤如下：
(1)选取应力>1Gpa的SSOI衬底片；
(2)在SSOI衬底片上通过氧化、光刻、离子注入等工艺制作出有源区；
(3)采用减压化学气相淀积RPCVD的方法在有源区上淀积一层p型的Poly-SiGe，作为栅极，掺杂浓度>1020cm-3，Ge组分为0.05；
(4)在Poly-SiGe层上通过光刻Poly-SiGe层—钝化—离子注入—光刻引线孔—多晶硅布线—低温淀积SiO2介质层，制作导电沟道为130nm的具有Poly-SiGe栅的应变Si nMOSFET器件结构及相互连线；
(5)在上述的有源层表面淀积SiO2介质层；
(6)对经过清洗的p型Si片进行表面氧化，作为上层基体材料；
(7)采用离子注入工艺，对上层基体材料注入氢；
(8)利用化学机械抛光工艺，分别对下层有源层和注入氢后的上层有源层基体材料表面进行抛光处理；
(9)将抛光处理后的下层有源层和上层基体材料表面相对紧贴，置于超高真空环境中在400℃的温度下实现键合，以避免高温对第一有源层器件的影响；
(10)将键合后的基片温度升高，对上层基体材料多余的部分进行剥离，使上层基体材料在注入的氢处断裂，并在该断裂表面进行化学机械抛光；
(11)在抛光后的上层基体材料表面，先用分子束外延MBE的方法在低温下生长一层Si，在该Si层上用RPCVD的方法生长一层Ge组分梯度分布的弛豫SiGe，Ge组分底层是0，上层是0.3，再用RPCVD的方法生长一层Ge组分恒定的弛豫SiGe，Ge的组分是0.3，形成SGOI衬底；
(12)用RPCVD的方法，在SGOI衬底上生长一层应变Si；
(13)通过氧化、光刻、离子注入等工艺在虚衬底上制作出有源区；
(14)用RPCVD方法在有源区上淀积一层p型的Poly-SiGe，作为栅极，掺杂浓度>1020cm-3，Ge组分为0.05；
(15)在Poly-SiGe层上通过光刻Poly-SiGe层—钝化—离子注入—光刻引线孔—多晶硅布线—低温淀积SiO2介质层，完成上层有源层导电沟道为130nm的具有Poly-SiGe栅的应变Si表面沟道NMOSFET器件；
(16)将下层有源层的具有Poly-SiGe栅的应变Si表面沟道NMOSFET器件与上层有源层的具有Poly-SiGe栅的应变Si表面沟道NMOSFET器件通过互连线连接，构成导电沟道为130nm的三维应变NMOS集成电路。
以上实施例不构成对本发明的任何限制。

Claims (6)

1.一种三维应变NMOS集成器件，包括上下两层有源层，其特征在于下层有源层(2)和上层有源层(1)均采用应变Si NMOSFET器件，两层之间通过SiO2介质层键合。
2.根据权利要求1所述的三维应变NMOS集成器件，其中下层具有Poly-SiGe栅的应变Si NMOSFET器件的衬底采用SSOI结构。
3.根据权利要求1所述的栅三维应变NMOS集成器件，其中上层具有Poly-SiGe栅的应变Si表面沟道NMOSFET器件的衬底采用SGOI结构。
4.一种三维应变NMOS集成器件的制作方法，包括如下步骤：
步骤1.制作下层有源层应变Si NMOSFET器件
1a.在SSOI衬底片上通过氧化、光刻、离子注入、金属化工艺制作出有源区；
1b.在有源区上淀积一层p型的Poly-SiGe，作为栅极，掺杂质浓度＞1020cm-3，Ge组分为0.05～0.3；
1c.在Poly-SiGe层上通过氧化、光刻、离子注入工艺制作具有Poly-SiGe栅的应变Si NMOSFET器件及相互连线；
1d.在具有Poly-SiGe栅的应变Si NMOSFET器件及相互连线表面淀积SiO2介质层，完成下层有源层结构；
步骤2.制作SGOI衬底
2a.将p型Si片表面进行氧化，作为上层有源层的基体材料，并在该基体材料上注入氢；
2b.采用化学机械抛光工艺，分别对下层有源层和注入氢后的上层有源层基体材料表面进行抛光处理；
2c.将抛光处理后的下层有源层和上层基体材料表面相对紧贴，置于超高真空环境中在350℃～480℃的温度下实现键合；
2d.将键合后的基片温度升高，对上层基体材料多余的部分进行剥离，使上层基体材料在注入的氢处断裂，并在该断裂表面进行化学机械抛光；
2e.在抛光后的上层基体材料表面，先用分子束外延MBE的方法在低温下生长一层Si，再生长一层Ge组分梯度分布的弛豫SiGe，Ge组分底层是0，上层是0.2～0.3，再生长一层Ge组分恒定的弛豫SiGe，Ge的组分是0.2～0.3，形成SGOI绝缘体上应变硅锗衬底；
2f.在SGOI衬底上生长一层应变Si；
步骤3.制作上层有源层应变Si表面沟道NMOSFET器件
3a.在上述衬底上，通过氧化、光刻、离子注入和金属化工艺制作工艺制作应变Si NMOSFET有源区；
3b.在有源区上淀积一层p型的Poly-SiGe，作为栅极，掺杂浓度＞1020cm-3，Ge组分为0.05～0.3；
3c.在Poly-SiGe层上通过钝化、光刻、金属化工艺制作具有Poly-SiGe栅的应变Si表面沟道NMOSFET器件及相互连线，完成上层有源层结构；
3d.将下层有源层的具有Poly-SiGe栅的应变Si nMOSFET器件与上层有源层的具有Poly-SiGe栅的应变Si表面沟道NMOSFET器件进行连接，构成导电沟道为65～130nm的三维应变NMOS集成电路。
5.根据权利要求4所述的三维NMOS器件的制作方法，其中，步骤3d所述的导电沟道长度根据步骤1a、步骤1c、步骤3a和步骤3c中光刻精度确定，取65～130nm。
6.一种三维应变NMOS集成器件的制作方法，包括如下步骤：
第1步.选取应力＞1Gpa的SSOI衬底片；
第2步.在SSOI衬底片上通过氧化、光刻、离子注入工艺制作出有源区；
第3步.采用UHVCVD方法，在有源区上淀积一层p型的Poly-SiGe，作为栅极，掺杂浓度＞1020em-3，Ge组分为0.15；
第4步.在Poly-SiGe层上通过光刻Poly-SiGe层-钝化-离子注入-光刻引线孔-多晶硅布线-低温淀积SiO2介质层，制作导电沟道为65nm的具有Poly-SiGe栅的应变Si nMOSFET器件结构及相互连线；
第5步.在上述的有源层表面淀积SiO2介质层；
第6步.对经过清洗的p型Si片进行表面氧化，作为上层基体材料；
第7步.采用离子注入工艺，对上层基体材料注入氢；
第8步.利用化学机械抛光工艺，分别对下层有源层和注入氢后的上层有源层基体材料表面进行抛光处理；
第9步.将抛光处理后的下层有源层和上层基体材料表面相对紧贴，置于超高真空环境中在350℃的温度下实现键合，以避免高温对第一有源层器件的影响；
第10步.将键合后的基片温度升高，对上层基体材料的部分进行剥离，使上层基体材料在注入的氢处断裂，并在该断裂表面进行化学机械抛光；
第11步.在抛光后的上层基体材料表面，先用分子束外延MBE的方法，在低温下生长一层Si，在该Si层上用UHVCVD的方法生长一层Ge组分梯度分布的弛豫SiGe，Ge组分底层是0，上层是0.2，再生长一层Ge组分恒定的弛豫SiGe，Ge的组分是0.2，形成SGOI衬底；
第12步.用UHVCVD的方法，在SGOI衬底上生长一层应变Si；
第13步.通过氧化、光刻、离子注入工艺在虚衬底上制作出有源区；
第14步.用UHVCVD方法在有源区上淀积一层p型的Poly-SiGe，作为栅极，掺杂浓度＞1020cm-3，Ge组分为0.15；
第15步.在Poly-SiGe层上通过光刻Poly-SiGe层-钝化-离子注入-光刻引线孔-多晶硅布线-低温淀积SiO2介质层，完成上层有源层导电沟道为65nm的具有Poly-SiGe栅的应变Si表面沟道NMOSFET器件；
第16步.将下层有源层的具有Poly-SiGe栅的应变Si表面沟道NMOSFET器件与上层有源层的具有Poly-SiGe栅的应变Si表面沟道NMOSFET器件通过互连线连接，构成导电沟道为65nm的三维应变NMOS集成电路。
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