CN101409293B - Poly-SiGe栅三维应变CMOS集成器件及其制作方法 - Google Patents
Poly-SiGe栅三维应变CMOS集成器件及其制作方法 Download PDFInfo
- Publication number
- CN101409293B CN101409293B CN2008102324461A CN200810232446A CN101409293B CN 101409293 B CN101409293 B CN 101409293B CN 2008102324461 A CN2008102324461 A CN 2008102324461A CN 200810232446 A CN200810232446 A CN 200810232446A CN 101409293 B CN101409293 B CN 101409293B
- Authority
- CN
- China
- Prior art keywords
- sige
- poly
- active layer
- upper strata
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明公开了一种Poly-SiGe栅三维应变CMOS集成器件及其制作方法，它涉及微电子技术领域，主要解决现有三维集成电路速度低的问题。其方案是采用SSOI和SSGOI构建新的三维集成器件的两个有源层。其中，下层有源层采用SSOI衬底，利用SSOI衬底中应变Si材料电子迁移率高的特点，制作具有Poly-SiGe栅的应变Si nMOSFET；上层有源层采用SSGOI衬底，利用SSGOI衬底中应变Si材料空穴迁移率高的特点，制作具有Poly-SiGe栅的应变SiGe表面沟道pMOSFET；上下有源层之间采用键合工艺，形成三维有源层结构，并通过互连线连接，构成导电沟道为65～130nm的具有Poly-SiGe栅的三维CMOS集成器件。本发明制造的具有Poly-SiGe栅的三维CMOS集成器件与现有三维集成器件相比，具有速度快和性能好的优点，该器件可用于制造大规模、高速三维CMOS集成电路。
Description
技术领域
本发明属于半导体集成电路技术领域，尤其涉及一种Poly-SiGe栅三维应变CMOS集成器件及其制作方法。
背景技术
半导体集成电路遵循摩尔定律特征尺寸连续减小，芯片的集成度、性能不断提高。进入深亚微米时代，芯片内部器件的互连变得越来越复杂。因此，互连线寄生电阻、寄生电容所引起的延迟时间对电路性能的影响变的愈来愈突出。研究表明，在器件特征尺寸小于250nm以后，常规的金属连线引起的R-C延时将主宰整个电路延时，使超大规模集成电路VLSI集成度和性能的继续提高受到制约。采用铜互连技术在一定程度上降低了互连延迟时间，但在器件特征尺寸小于130nm之后，铜互连线的延迟时间也将成为影响电路性能的主要因素，使目前基于常规二维CMOS集成电路技术制造更高性能的芯片变得更加困难。
三维集成是使VLSI持续向高性能发展的重要技术途径。三维集成允许芯片电路向垂直方向布局，通过优化设计，能够提高器件的集成度，缩短互连线长度，降低互连线的延时，提高和改善集成电路的性能。同时，三维集成也为集成电路设计提供了新的自由度，可以将不同性质及电源电压的电路设计在同一芯片的不同有源层上，更有利于扩展电路功能和构建芯片上系统SoC。
目前，进一步提高VLSI集成度、功能和性能逐渐变得困难的情况下，三维集成为突破这个壁垒提供了一种全新的技术。
近年来，国外对三维集成电路的研究比较重视。如美国的IBM公司、斯坦福大学等在该技术领域均进行了深入的研究工作，香港科技大学等也在该方面进行深入探索。研究工作所取得的成果表明，三维集成确能够明显缩短互连线长度，减小芯片面积，降低功耗，提高芯片集成度，提高集成电路的性能。三维集成电路不仅具有挑战性，而且具有明显的发展和应用前景。
当前的三维集成电路均是采用有源层即器件层逐次叠加的结构。三维集成电路的关键技术主要有三个，一是上下有源层之间要有良好的绝缘性能；二是作为有源层的材料晶体特性要好，以使载流子迁移率不会有大的衰减，保证电路的性能；三是后续层材料及器件制造过程的温度不能对前序有源层材料及器件的特性产生影响，即三维芯片后序有源层的形成不能有高温过程。
目前，实现后序有源层从理论上讲可以采用选择性外延方法，即后序有源层为利用SiO2窗口中的硅外延单晶Si。如美国IEEE出版的ElectronDevices Letters杂志中S.Pae，T.Su，J.P.Denton等人2001年7月发表的文章“Multiple Layers of Silicon-on-Insulator Islands Fabrication by SelectiveEpitaxial Growth”所述。该方法是在已完成器件及相关电路连线制造的前序有源层的绝缘层上刻蚀出Si窗口，将该Si窗口作为籽晶，利用选择性外延及外延层的横向扩展在绝缘层上生长单晶Si层。这种方法生长的有源层质量高，但其缺陷是外延的高温过程会对前序有源层器件产生影响，以及外延窗口使芯片面积增大，影响电路的性能。
还可以采用应变SiGe层键合方法。该方法是下层有源层即前序有源层为单晶Si，用于制造nMOSFET，然后通过键合和智能切割的方法在下层有源层上制造SOI衬底，在SOI衬底上制造应变SiGe pMOSFET。该方法利用了应变SiGe层迁移率高的特点，提高了CMOS集成电路的性能，但还是受到了nMOSFET沟道中电子迁移率低于pMOSFET沟道中空穴迁移率，制约了CMOS集成电路性能的进一步提升。
三维CMOS集成电路的研究主要集中在二层有源层的结构阶段。上述这些CMOS集成电路有源层中的nMOSFET和pMOSFET都采用单晶Si材料，或者分别采用单晶Si材料和Poly-Si材料，或者分别采用单晶Si材料和SiGe材料，因此，目前三维CMOS集成电路的本征速度与二维CMOS集成电路的本征速度基本相同，都取决于单晶Si nMOSFET和pMOSFET中的电子迁移率、空穴迁移率，或Poly-Si pMOSFET的空穴迁移率。由于电子迁移率高于空穴迁移率，所以，前一种三维集成电路的本征速度由单晶Si材料空穴迁移率所限定，而后一种三维集成电路的本征速度虽由单晶Si材料的电子迁移率限定。
因此，虽然所报道的各种三维CMOS集成电路缩短了电路中器件间的互连线，提高了集成度，但是三维CMOS集成电路的速度改善不是很明显，而进一步提高集成电路速度的一个关键技术是提高集成电路器件性能，这也是当前集成电路发展的一个重要研究领域。
近年来，Poly-Si栅已经取代金属栅成为了主流的栅材料，但无论采取n型Poly-Si还是p型Poly-Si，其对器件阈值电压的调整幅度都不大。为了能够更大范围地调整器件的阈值电压，国内外大部分厂商采取在有源区形成之后，通过再次对有源区进行离子注入，改变阱区掺杂浓度的方法，调节器件的阈值电压。但是这方法对器件阈值电压调整幅度有限，并且还增加了工艺制造的难度，使之变成了一个工艺瓶颈问题。
发明内容
本发明的目的在于提供一种Poly-SiGe栅三维应变CMOS集成器件及其制作方法，以解决现有三维集成电路速度低的问题。
本发明的技术方案是这样实现的：
本发明的理论是基于SSGOI材料制作的pMOSFET的空穴迁移率远高于Si材料pMOSFET的空穴迁移率，SSOI材料制作的nMOSFET的电子迁移率远高于Si材料nMOSFET的电子迁移率。故采用SSGOI材料制造CMOS集成电路中的pMOSFET，采用SSOI材料制造CMOS集成电路中的nMOSFET，这样就使三维CMOS集成电路的速度得到较大的提高。
本发明还采用Poly-SiGe作为nMOSFET的栅材料，通过调节的Poly-SiGe栅中Ge组分，实现nMOSFET阈值电压可连续调整。
基于上述理论，本发明制作Poly-SiGe栅三维应变CMOS集成器件的方法包括如下步骤：
步骤1：下层有源层应变Si nMOSFET器件制作步骤。
1a.在SSOI衬底片上通过氧化、光刻、离子注入、金属化等工艺制作出有源区；
1b.在有源区上淀积一层p型的Poly-SiGe，作为栅极，掺杂质浓度>1020cm-3，Ge组分为0.05～0.3；
1c.在Poly-SiGe层上通过氧化、光刻、离子注入等工艺制作具有Poly-SiGe栅的应变Si nMOSFET器件及相互连线；
1d.在具有Poly-SiGe栅的应变Si nMOSFET器件及相互连线表面淀积SiO2介质层，完成下层有源层结构。
步骤2：SSGOI衬底制作步骤。
2a.将n型Si片表面进行氧化，作为上层有源层的基体材料，并在该基体材料上注入氢；
2b.采用化学机械抛光工艺，分别对下层有源层和注入氢后的上层有源层基体材料表面进行抛光处理；
2c.将抛光处理后的下层有源层和上层基体材料表面相对紧贴，置于超高真空环境中在350℃～480℃的温度下实现键合；
2d.将键合后的基片温度升高，对上层基体材料多余的部分进行剥离，使上层基体材料在注入的氢处断裂，并在该断裂表面进行化学机械抛光；
2e.在抛光后的上层基体材料表面，外延Ge组分为0.1～0.3的应变SiGe材料，形成SSGOI衬底。
步骤3：上层有源层应变SiGe表面沟道pMOSFET器件制作步骤。
3a.在SSGOI衬底上，通过氧化、光刻、离子注入和金属化工艺制作应变SiGe pMOSFET有源区；
3b.在有源区上淀积一层p型的Poly-SiGe，作为栅极，掺杂浓度>1020cm-3，Ge组分为0.05～0.3；
3c.在Poly-SiGe层上通过钝化、光刻、金属化等等工艺制作具有Poly-SiGe栅的应变SiGe表面沟道pMOSFET器件及相互连线，完成上层有源层结构；
3d.将下层有源层与上层有源层通过互联线进行连接，构成导电沟道为65～130nm的具有Poly-SiGe栅的高速三维CMOS集成电路。
本发明的三维集成电路有源层由于分别采用SSOI有源层和SSGOI有源层结构，与现有的三维集成电路有源层均采用Si单晶有源层，或采用Si单晶与Poly-Si有源层结构，或采用Si单晶与SiGe有源层结构相比，具有如下优点：
1)本发明中SSGOI pMOSFET的空穴迁移率远高于应用单晶Si或Poly-Si制作的pMOSFET的空穴迁移率，因此，提高了pMOSFET器件的性能。而且SSOI nMOSFET的电子迁移率也远高于应用单晶Si制作的nMOSFET的电子迁移率，因此也使得nMOSFET器件的性能获得大幅的提高；
2)本发明由于二个有源层之间的键合采用低温键合技术，且上层有源层中的器件制作也在低温下完成，因而避免了后序高温过程对前序有源层器件结构的影响，保证了三维集成电路的交直流电学性能；
3)由于本发明基于SSGOI衬底制作的pMOSFET器件和基于SSOI衬底制作的nMOSFET器件性能获得了提高，因此用本发明器件制作的三维CMOS集成电路的速度高于目前所报道的各种三维CMOS集成电路；
4)由于本发明所提出的工艺方法采用Poly-SiGe材料作为栅介质，其功函数随Ge组分的变化而变化，通过调节nMOSFET的Poly-SiGe栅中Ge组分，实现CMOS阈值电压可连续调整，减少了工艺步骤，降低了工艺难度。
附图说明
图1是本发明Poly-SiGe栅三维应变CMOS集成器件结构示意图；
图2是本发明Poly-SiGe栅三维应变CMOS集成器件制作工艺流程图。
具体实施方式
以下参照附图对本发明作进一步详细描述。
如图1所示，本发明的器件结构包括上下两层，其中上层1是SSGOIpMOSFET器件；下层2是SSOI nMOSFET器件。该pMOSFET器件由Ploy-SiGe栅极3、Ploy-Si源极4、源区5、衬底区6、绝缘层7、漏区17、漏极18和沟道区19构成；该nMOSFET器件由源极9、源区10、漏区12、衬底区13、漏极14和Ploy-SiGe栅极15构成。上层有源层和下层有源层通过第一互连线8和第二互连线16连接，构成三维CMOS集成器件。
参照图2，对本发明制作Poly-SiGe栅三维应变CMOS集成器件的工艺流程作进一步详细描述。
实施例1：制作导电沟道为65nm的Poly-SiGe栅三维应变CMOS集成器件的步骤如下：
(1)选取应力>1Gpa的SSOI衬底片；
(2)在SSOI衬底片上通过氧化、光刻、离子注入等工艺制作出有源区；
(3)采用超高真空化学气相淀积UHVCVD方法，在有源区上淀积一层p型的Poly-SiGe，作为栅极，掺杂浓度>1020cm-3，Ge组分为0.2；
(4)在Poly-SiGe层上通过光刻Poly-SiGe层—钝化—离子注入—光刻引线孔—多晶硅布线—低温淀积SiO2介质层，制作导电沟道为65nm的具有Poly-SiGe栅的应变Si nMOSFET器件结构及相互连线；
(5)在该下层有源层表面淀积SiO2介质层；
(6)对经过清洗的n型Si片进行表面氧化，作为上层基体材料；
(7)采用离子注入工艺，对上层基体材料注入氢；
(8)利用化学机械抛光工艺，分别对下层有源层和注入氢后的上层有源层基体材料表面进行抛光处理；
(9)将抛光处理后的下层有源层和上层基体材料表面相对紧贴，置于超高真空环境中在350℃的温度下实现键合，以避免高温对第一有源层器件的影响；
(10)将键合后的基片温度升高，对上层基体材料多余的部分进行剥离，使上层基体材料在注入的氢处断裂，并在该断裂表面进行化学机械抛光；
(11)在抛光后的上层基体材料表面，采用UHVCVD方法，生长Ge组分为0.2的应变SiGe材料，形成SSGOI衬底；
(12)通过氧化、光刻、离子注入等工艺在SSGOI衬底上制作出有源区；
(13)采用UHVCVD方法在有源区上淀积一层p型的Poly-SiGe，作为栅极，掺杂浓度>1020cm-3，Ge组分为0.2；
(14)在Poly-SiGe层上通过光刻Poly-SiGe层—钝化—离子注入—光刻引线孔—多晶硅布线—低温淀积SiO2介质层，完成上层有源层导电沟道为65nm的具有Poly-SiGe栅的应变SiGe表面沟道pMOSFET器件；
(15)将下层有源层与上层有源层通过互连线连接，构成导电沟道为65nm的Poly-SiGe栅三维应变CMOS集成电路。
实施例2：制作导电沟道为90nm的Poly-SiGe栅三维应变CMOS集成器件的步骤如下：
(1)选取应力>1Gpa的SSOI衬底片；
(2)在SSOI衬底片上通过氧化、光刻、离子注入等工艺制作出有源区；
(3)采用减压化学气相淀积RPCVD方法，在有源区上淀积一层p型的Poly-SiGe，作为栅极，掺杂浓度>1020cm-3，Ge组分为0.05；
(4)在Poly-SiGe层上通过光刻Poly-SiGe层—钝化—离子注入—光刻引线孔—多晶硅布线—低温淀积SiO2介质层，制作导电沟道为90nm的具有Poly-SiGe栅的应变Si nMOSFET器件结构及相互连线；
(5)在该下层有源层表面淀积SiO2介质层；
(6)对经过清洗的n型Si片进行表面氧化，作为上层基体材料；
(7)采用离子注入工艺，对上层基体材料注入氢；
(8)利用化学机械抛光工艺，分别对下层有源层和注入氢后的上层有源层基体材料表面进行抛光处理；
(9)将抛光处理后的下层有源层和上层基体材料表面相对紧贴，置于超高真空环境中在480℃的温度下实现键合，以避免高温对第一有源层器件的影响；
(10)将键合后的基片温度升高，对上层基体材料多余的部分进行剥离，使上层基体材料在注入的氢处断裂，并在该断裂表面进行化学机械抛光；
(11)在抛光后的上层基体材料表面，采用RPCVD方法，生长Ge组分为0.1的应变SiGe材料，形成SSGOI衬底；
(12)通过氧化、光刻、离子注入等工艺在SSGOI衬底上制作出有源区；
(13)采用RPCVD方法在有源区上淀积一层p型的Poly-SiGe，作为栅极，掺杂浓度>1020cm-3，Ge组分为0.05；
(14)在Poly-SiGe层上通过光刻Poly-SiGe层—钝化—离子注入—光刻引线孔—多晶硅布线—低温淀积SiO2介质层，完成上层有源层导电沟道为90nm的具有Poly-SiGe栅的应变SiGe表面沟道pMOSFET器件；
(15)将下层有源层与上层有源层通过互连线连接，构成导电沟道为90nm的Poly-SiGe栅三维应变CMOS集成电路。
实施例3：制作导电沟道为130nm的Poly-SiGe栅三维应变CMOS集成器件的步骤如下：
(1)选取应力>1Gpa的SSOI衬底片；
(2)在SSOI衬底片上通过氧化、光刻、离子注入等工艺制作出有源区；
(3)采用紫外光化学气相淀积UVCVD的方法，在有源区上淀积一层p型的Poly-SiGe，作为栅极，掺杂浓度>1020cm-3，Ge组分为0.3；
(4)在Poly-SiGe层上通过光刻Poly-SiGe层—钝化—离子注入—光刻引线孔—多晶硅布线—低温淀积SiO2介质层，制作导电沟道为130nm的具有Poly-SiGe栅的应变Si nMOSFET器件结构及相互连线；
(5)在该下层有源层表面淀积SiO2介质层；
(6)对经过清洗的n型Si片进行表面氧化，作为上层基体材料；
(7)采用离子注入工艺，对上层基体材料注入氢；
(8)利用化学机械抛光工艺，分别对下层有源层和注入氢后的上层有源层基体材料表面进行抛光处理；
(9)将抛光处理后的下层有源层和上层基体材料表面相对紧贴，置于超高真空环境中在400℃的温度下实现键合，以避免高温对第一有源层器件的影响；
(10)将键合后的基片温度升高，对上层基体材料多余的部分进行剥离，使上层基体材料在注入的氢处断裂，并在该断裂表面进行化学机械抛光；
(11)在抛光后的上层基体材料表面，采用UVCVD方法，生长Ge组分为0.3的应变SiGe材料，形成SSGOI衬底；
(12)通过氧化、光刻、离子注入等工艺在SSGOI衬底上制作出有源区；
(13)采用UVCVD方法在有源区上淀积一层p型的Poly-SiGe，作为栅极，掺杂浓度>1020cm-3，Ge组分为0.3；
(14)在Poly-SiGe层上通过光刻Poly-SiGe层—钝化—离子注入—光刻引线孔—多晶硅布线—低温淀积SiO2介质层，完成上层有源层导电沟道为130nm的具有Poly-SiGe栅的应变SiGe表面沟道pMOSFET器件；
(15)将下层有源层与上层有源层通过互连线连接，构成导电沟道为130nm的Poly-SiGe栅三维应变CMOS集成电路。
以上实施例不构成对本发明的任何限制。
Claims (6)
1.一种Poly-SiGe栅三维应变CMOS集成器件，包括上层有源层和下层有源层，其特征在于下层有源层(2)采用具有Poly-SiGe栅应变SinMOSFET器件，上层有源层(1)采用具有Poly-SiGe栅应变SiGe表面沟道pMOSFET器件，该两层之间通过SiO2介质层键合。
2.根据权利要求1所述的Poly-SiGe栅三维应变CMOS集成器件，其中下层有源层的衬底采用SSOI结构。
3.根据权利要求1所述的Poly-SiGe栅三维应变CMOS集成器件，其中上层有源层的衬底采用SSGOI结构。
4.一种Poly-SiGe栅三维应变CMOS集成器件的制作方法，按如下步骤进行：
步骤1：制作下层有源层应变Si nMOSFET器件
1a.在SSOI衬底片上通过氧化、光刻、离子注入、金属化工艺制作出有源区；
1b.在有源区上淀积一层p型的Poly-SiGe，作为栅极，掺杂质浓度＞1020cm-3，Ge组分为0.05～0.3；
1c.在Poly-SiGe层上通过氧化、光刻、离子注入工艺制作具有Poly-SiGe栅的应变Si nMOSFET器件及相互连线；
1d.在具有Poly-SiGe栅的应变Si nMOSFET器件及相互连线表面淀积SiO2介质层，完成下层有源层结构；
步骤2：制作SSGOI衬底
2a.将n型Si片表面进行氧化，作为上层有源层的基体材料，并在该基体材料上注入氢；
2b.采用化学机械抛光工艺，分别对下层有源层和注入氢后的上层有源层基体材料表面进行抛光处理；
2c.将抛光处理后的下层有源层和上层基体材料表面相对紧贴，置于超高真空环境中在350℃～480℃的温度下实现键合；
2d.将键合后的基片温度升高，对上层基体材料多余的部分进行剥离，使上层基体材料在注入的氢处断裂，并在该断裂表面进行化学机械抛光；
2e.在抛光后的上层基体材料表面，外延Ge组分为0.1～0.3的应变SiGe材料，形成SSGOI衬底；
步骤3：制作上层有源层应变SiGe表面沟道pMOSFET器件
3a.在SSGOI衬底上，通过氧化、光刻、离子注入和金属化工艺制作应变SiGe pMOSFET有源区；
3b.在有源区上淀积一层p型的Poly-SiGe，作为栅极，掺杂浓度＞1020cm-3，Ge组分为0.05～0.3；
3c.在Poly-SiGe层上通过钝化、光刻、金属化工艺制作具有Poly-SiGe栅的应变SiGe表面沟道pMOSFET器件及相互连线，完成上层有源层结构；
3d.将下层有源层与上层有源层通过互连线进行连接，构成导电沟道为65～130nm的具有Poly-SiGe栅的高速三维CMOS集成电路。
5.根据权利要求4所述的三维CMOS集成器件的制作方法，其中，步骤3d所述的导电沟道长度根据步骤1a、步骤1c、步骤3a和步骤3c中光刻精度确定，通常取65～130nm。
6.一种Poly-SiGe栅三维应变CMOS集成器件的制作方法，包括如下步骤：
第1步.选取应力＞1Gpa的SSOI衬底片；
第2步.在SSOI衬底片上通过氧化、光刻、离子注入工艺制作出有源区；
第3步.采用超高真空化学气相淀积UHVCVD方法，在有源区上淀积一层p型的Poly-SiGe，作为栅极，掺杂浓度＞1020cm-3，Ge组分为0.2；
第4步.在Poly-SiGe层上通过光刻Poly-SiGe层-钝化-离子注入-光刻引线孔-多晶硅布线-低温淀积SiO2介质层，制作导电沟道为65nm的具有Poly-SiGe栅的应变Si nMOSFET器件结构及相互连线；
第5步.在该下层有源层表面淀积SiO2介质层；
第6步.对经过清洗的n型Si片进行表面氧化，作为上层基体材料；
第7步.采用离子注入工艺，对上层基体材料注入氢；
第8步.利用化学机械抛光工艺，分别对下层有源层和注入氢后的上层有源层基体材料表面进行抛光处理；
第9步.将抛光处理后的下层有源层和上层基体材料表面相对紧贴，置于超高真空环境中在350℃的温度下实现键合，以避免高温对第一有源层器件的影响；
第10步.将键合后的基片温度升高，对上层基体材料多余的部分进行剥离，使上层基体材料在注入的氢处断裂，并在该断裂表面进行化学机械抛光；
第11步.在抛光后的上层基体材料表面，采用UHVCVD方法，生长Ge组分为0.2的应变SiGe材料，形成SSGOI衬底；
第12步.通过氧化、光刻、离子注入工艺在SSGOI衬底上制作出有源区；
第13步.采用UHVCVD方法在有源区上淀积一层p型的Poly-SiGe，作为栅极，掺杂浓度＞1020cm-3，Ge组分为0.2；
第14步.在Poly-SiGe层上通过光刻Poly-SiGe层-钝化-离子注入-光刻引线孔-多晶硅布线-低温淀积SiO2介质层，完成上层有源层导电沟道为65nm的具有Poly-SiGe栅的应变SiGe表面沟道pMOSFET器件；
第15步.将下层有源层与上层有源层通过互连线连接，构成导电沟道为65nm的Poly-SiGe栅三维应变CMOS集成电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2008102324461A CN101409293B (zh) | 2008-11-28 | 2008-11-28 | Poly-SiGe栅三维应变CMOS集成器件及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN2008102324461A CN101409293B (zh) | 2008-11-28 | 2008-11-28 | Poly-SiGe栅三维应变CMOS集成器件及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101409293A CN101409293A (zh) | 2009-04-15 |
| CN101409293B true CN101409293B (zh) | 2010-08-11 |
Family
ID=40572193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2008102324461A Expired - Fee Related CN101409293B (zh) | 2008-11-28 | 2008-11-28 | Poly-SiGe栅三维应变CMOS集成器件及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN101409293B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101859782B (zh) * | 2010-04-30 | 2012-05-30 | 北京大学 | 抗总剂量辐照的soi器件及其制造方法 |
| CN101859783B (zh) * | 2010-04-30 | 2012-05-30 | 北京大学 | 一种抗总剂量辐照的soi器件及其制造方法 |
-
2008
- 2008-11-28 CN CN2008102324461A patent/CN101409293B/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN101409293A (zh) | 2009-04-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101409292B (zh) | Soi三维cmos集成器件及其制作方法 | |
| US9275910B2 (en) | Semiconductor-on-insulator structure and method of fabricating the same | |
| US7763915B2 (en) | Three-dimensional integrated C-MOS circuit and method for producing same | |
| CN102738179B (zh) | 一种SOI应变SiGe CMOS集成器件及制备方法 | |
| CN1503327A (zh) | 弛豫、低缺陷绝缘体上SiGe及其制造方法 | |
| KR20090006151A (ko) | Ｓｏｉ 트랜지스터와 벌크 트랜지스터를 포함하여 구성된 반도체 디바이스 및 이것을 형성하는 방법 | |
| Zingg et al. | Three-dimensional stacked MOS transistors by localized silicon epitaxial overgrowth | |
| CN100466267C (zh) | 半导体结构及其制造方法 | |
| CN101409293B (zh) | Poly-SiGe栅三维应变CMOS集成器件及其制作方法 | |
| CN101409294B (zh) | 三维量子阱cmos集成器件及其制作方法 | |
| CN103646909B (zh) | 绝缘体上锗goi结构的制备方法 | |
| CN101409296B (zh) | 三维应变nmos集成器件及其制作方法 | |
| CN100573906C (zh) | 控制应变半导体层中位错行为的结构和方法 | |
| CN101409295B (zh) | Poly-SiGe栅三维量子阱CMOS集成器件及其制作方法 | |
| CN101409297B (zh) | 三维量子阱nmos集成器件及其制作方法 | |
| CN103646910A (zh) | 一种sgoi结构的制备方法 | |
| CN102738152B (zh) | 一种双多晶的应变Si BiCMOS集成器件及制备方法 | |
| CN102738150B (zh) | 一种应变SiGe BiCMOS集成器件及制备方法 | |
| CN2770088Y (zh) | 硅锗/硅三维集成电路有源层 | |
| CN102723340B (zh) | 一种SOI BJT双应变平面BiCMOS集成器件及制备方法 | |
| CN102916015B (zh) | 一种基于SOI SiGe HBT的应变Si BiCMOS集成器件及制备方法 | |
| CN1599072A (zh) | 高速三维集成电路有源层结构及制作方法 | |
| CN102738173B (zh) | 一种应变SiGe回型沟道SOI BiCMOS集成器件及制备方法 | |
| CN102738175B (zh) | 一种基于SOI衬底的BiCMOS集成器件及制备方法 | |
| CN102751282B (zh) | 一种基于晶面选择的应变BiCMOS集成器件及制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20100811 Termination date: 20141128 |
|
| EXPY | Termination of patent right or utility model |