JP2014170872A - 半導体ウェハおよび半導体ウェハの製造方法 - Google Patents

Abstract

【課題】炭化ケイ素層とシリコン層が積層している半導体ウェハを提供すること。
【解決手段】半導体ウェハは、単結晶の炭化ケイ素層と、炭化ケイ素層の表面の上方に配置されている単結晶のシリコン層と、を備えている。炭化ケイ素層の表面には第１の半導体デバイスが形成されている。
【選択図】図２

Description

本明細書では、炭化ケイ素層とシリコン層が積層している半導体ウェハ、および、その製造方法に関する技術を開示する。

炭化ケイ素は、高電圧および大電流を制御するパワー素子を製造する材料として適している。またシリコンは、パワー素子等を制御するための集積回路を製造する材料として適している。そこで従来、高電圧・大電流を制御するためのパワーモジュールを製造する場合には、炭化ケイ素ウェハを用いて製造されたパワー素子の半導体チップと、シリコンウェハを用いて製造された集積回路の半導体チップとを個別に製造し、これらの複数の半導体チップを同一パッケージ内に実装することが行われている。また、関連する技術が特許文献１に開示されている。

特開２００８−１９８９２１号公報

複数の半導体チップを同一パッケージ内に実装するためには、各半導体チップを個片化する工程や、各半導体チップ間をワイヤボンディングするなどの工程が必要となるため、工程数が増加してしまう。

本明細書では、半導体ウェハを開示する。半導体ウェハは、単結晶の炭化ケイ素層と、炭化ケイ素層の表面の上方に配置されている単結晶のシリコン層と、を備えている。炭化ケイ素層の表面には第１の半導体デバイスが形成されている。

上記の半導体ウェハを用いれば、炭化ケイ素を用いて製造された半導体デバイスと、シリコンを用いて製造された半導体デバイスと、が積層されている構造を、半導体ウェハに対して各種のプロセスを適用する工程（いわゆる前工程）を用いて実現することができる。よって、炭化ケイ素を用いて製造された半導体デバイスとシリコンを用いて製造された半導体デバイスとを電気的に接続するために、各々のデバイスを半導体チップとして作成して同一パッケージ内に実装するなどの工程（いわゆる後工程）を不要とすることができる。デバイス構造の簡素化や製造コストの低減を図ることが可能となる。

本明細書に開示の技術によれば、炭化ケイ素層とシリコン層が積層している半導体ウェハ、および、その製造方法を提供することができる。

半導体ウェハの上面図である。 半導体ウェハの断面図（その１）である。 半導体ウェハの断面図（その２）である。 半導体ウェハの製造工程を示すフロー図（その１）である。 半導体ウェハの製造工程を説明する模式図である。 半導体ウェハの製造工程を説明する模式図である。 半導体ウェハの製造工程を説明する模式図である。 半導体ウェハの製造工程を説明する模式図である。 半導体ウェハの製造工程を示すフロー図（その２）である。 半導体ウェハの製造工程を説明する模式図である。 半導体ウェハの製造工程を説明する模式図である。 半導体ウェハの製造工程を説明する模式図である。

以下、本明細書で開示する実施例の技術的特徴の幾つかを記す。なお、以下に記す事項は、各々単独で技術的な有用性を有している。

（特徴１）
炭化ケイ素層の裏面に配置されている支持基板をさらに備えてもよい。これにより、半導体ウェハをハンドリングするための機械的強度を支持基板によって確保することができるため、炭化ケイ素層を薄膜化することができる。単結晶の炭化ケイ素は高価であるため、半導体ウェハの製造コストを低減することが可能となる。

（特徴２）炭化ケイ素層の表面に配置されている絶縁層をさらに備えてもよい。シリコン層は、絶縁層の表面に配置されていてもよい。絶縁層の表面は炭化ケイ素層の表面に比して平坦であってもよい。これにより、第１の半導体デバイスが動作する際に発生する電界を、絶縁層で緩和することができる。よって、第１の半導体デバイスが動作することによってシリコン層へ及ぶ影響を、抑制することができる。また、絶縁層によって、炭化ケイ素層の表面の凹凸の影響を緩和することができる。よって、炭化ケイ素層とシリコン層との密着性を高めることが可能となる。

（特徴３）シリコン層の表面には第２の半導体デバイスが形成されていてもよい。第１の半導体デバイスと第２の半導体デバイスとの間には、第１の半導体デバイスと第２の半導体デバイスとの間に介在する層を貫通している第１貫通孔が形成されていてもよい。第１貫通孔内には、第１の半導体デバイスと第２の半導体デバイスとを接続している第１配線部が形成されていてもよい。上記の半導体ウェハを用いれば、炭化ケイ素を用いて製造された第１の半導体デバイスと、シリコンを用いて製造された第２の半導体デバイスとが、互いに接続された状態で同一チップ内に備えられている構造を、前工程によって実現することができる。半導体チップを取り扱う工程である後工程を用いることなく、第１の半導体デバイスと第２の半導体デバイスとを一体化させることができるため、デバイス構造の簡素化や製造コストの低減を図ることが可能となる。

（特徴４）第１の半導体デバイスと半導体ウェハの裏面との間には、第１の半導体デバイスと半導体ウェハの裏面との間に介在する層を貫通している第２貫通孔が形成されていてもよい。第２貫通孔内には、一端が第１の半導体デバイスと接続されており、他端が半導体ウェハの裏面に表出している第２配線部が形成されていてもよい。これにより、第１の半導体デバイスが、半導体基板の表面に対して垂直な方向に電流が流れるいわゆる縦型デバイスである場合においても、後工程を用いることなく、第１の半導体デバイスと第２の半導体デバイスとを一体化させることが可能となる。

（特徴５）半導体ウェハの製造方法は、支持基板の表面に単結晶の炭化ケイ素層を配置する第１配置工程を備えている。また、炭化ケイ素層の表面に、炭化ケイ素の第１成長層をエピタキシャル成長させる第１結晶成長工程を備えている。また、第１成長層の表面に第１の半導体デバイスを製造する第１デバイス製造工程を備えている。また、第１成長層の上方に、単結晶のシリコン層を配置する第２配置工程を備えている。これにより、炭化ケイ素を用いて製造された半導体デバイスとシリコンを用いて製造された半導体デバイスとが積層されている構造を、半導体ウェハに対して各種プロセスを適用する工程（いわゆる前工程）によって実現することが可能な半導体ウェハを、製造することができる。

（特徴６）シリコン層の表面に、シリコンの第２成長層をエピタキシャル成長させる第２結晶成長工程をさらに備えてもよい。これにより、単結晶のシリコン層の厚さを、自由に調整することが可能となる。

（特徴７）第１デバイス製造工程の後に、第１成長層の表面に絶縁層を配置する第３配置工程をさらに備えてもよい。第２配置工程は、絶縁層の表面に、シリコン層を配置してもよい。これにより、第１の半導体デバイスが動作する際に発生する電界を、絶縁層で緩和することができる。よって、第１の半導体デバイスが動作することによってシリコン層へ及ぶ影響を、抑制することができる。

（特徴８）絶縁層の表面を平坦化する平坦化工程をさらに備えてもよい。第２配置工程は、絶縁層の平坦化された表面に、シリコン層を配置してもよい。これにより、絶縁層とシリコン層との密着性を高めることが可能となる。

（特徴９）第２結晶成長工程の後に、第２成長層の表面に第２の半導体デバイスを製造する第２デバイス製造工程をさらに備えてもよい。第１の半導体デバイスと第２の半導体デバイスとの間に介在する層を貫通している第１貫通孔を形成し、第１の半導体デバイスと第２の半導体デバイスとを接続している第１配線部を第１貫通孔内に形成する第１配線工程をさらに備えてもよい。第２デバイス製造工程で行われる熱処理の最高温度は、第１デバイス製造工程で行われる熱処理の最高温度よりも低くてもよい。これにより、炭化ケイ素を用いて製造された第１の半導体デバイスと、シリコンを用いて製造された第２の半導体デバイスとが、互いに接続された状態で同一チップ内に備えられている構造を、前工程によって実現することができる。また、シリコンを用いる第２デバイス製造工程の熱処理の方が、炭化ケイ素を用いる第１デバイス製造工程の熱処理よりも、最高温度が低い。従って、炭化ケイ素の第１成長層を下層側に配置し、シリコンの第２成長層を上層側に配置するように積層順序を決めることで、後に行われる第２デバイス製造工程で行われる熱処理の最高温度が、先に行われる第１デバイス製造工程で行われる熱処理の最高温度よりも低くなるように制御することができる。よって、第２デバイス製造工程で行われる熱処理が第１の半導体デバイスに悪影響を及ぼしてしまう事態を、防止することが可能となる。

（特徴１０）第１デバイス製造工程の後に、第１の半導体デバイスと半導体ウェハの裏面との間に介在する層を貫通している第２貫通孔を形成し、第２配線部を第２貫通孔内に形成する第２配線工程をさらに備えてもよい。第２配線部は、一端が第１の半導体デバイスと接続されており、他端が半導体ウェハの裏面に表出していてもよい。これにより、第１の半導体デバイスを、縦型デバイスとして製造することが可能となる。

＜半導体ウェハ１の構造＞
本実施形態に係る半導体ウェハの製造方法によって形成される半導体ウェハ１の一例を、図１および図２の模式図を用いて説明する。図１は、半導体ウェハ１の上面図である。図２は、図１のI I−I I線における断面図である。図１において、点線部分は、後述するダイシング工程でダイシングされるダイシングラインＤＬを示している。ダイシングラインＤＬで囲まれた矩形領域の各々は、１つの半導体チップとして切り出されるダイ領域を示している。

図２に示すように、半導体ウェハ１は、支持基板１０と、支持基板１０の表面に配置されている単結晶の炭化ケイ素層１１と、炭化ケイ素層１１の表面に配置されている第１成長層１２と、第１成長層１２の表面に配置されている絶縁層１３と、絶縁層１３の表面に配置されているシリコン層１４と、シリコン層１４の表面に配置されている第２成長層１５と、を備えている。第１成長層１２の表面および内部には、第１の半導体デバイス２１が形成されている。第１の半導体デバイス２１の例としては、炭化ケイ素を用いて製造される一般的な素子である、ＳＢＤ（Schottky Barrier Diode）、ＭＯＳ−ＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、などが挙げられる。図２では、説明の簡略化のために、第１の半導体デバイス２１を矩形形状が組み合わされた形状で簡略に記載している。

支持基板１０は、炭化ケイ素層１１〜第２成長層１５を補強するための基板であり、高い結晶性が要求されない基板である。支持基板１０は、６Ｈポリタイプや４Ｈポリタイプや３Ｃポリタイプなどの、多結晶の炭化ケイ素によって形成されていてもよい。また支持基板１０は、セラミック材料の混合材料によって形成されている焼結体であってもよい。使用するセラミック材料は、各種の材料でよく、例えば、ＳｉＣ、Ｓｉ、ＡｌＮ、Ａｌ_２Ｏ_３、ＧａＮ、ＳｉＮ、ＳｉＯ_２、ＴａＯ、などのうちの少なくとも１種類の材料であってもよい。また支持基板１０は、サファイア基板であってもよい。すなわち、ＳｉＣ製造工程の温度に耐えうる任意の材料を選択し得る。

炭化ケイ素層１１のポリタイプは、様々なタイプを使用可能である。例えば、４Ｈ、３Ｃ、６Ｈなどのポリタイプを使用してもよい。第１成長層１２は、炭化ケイ素層１１と同一ポリタイプの炭化ケイ素の単結晶である。第１成長層１２は、炭化ケイ素層１１と結晶方位が揃っている。絶縁層１３は、例えば酸化シリコンであってもよい。絶縁層１３の表面１３ａは、第１の半導体デバイス２１が形成されている第１成長層１２の表面１２ａに比して平坦である。

半導体ウェハ１は、通常の半導体製造装置でハンドリングするための厚みや強度を備えている。よって、半導体ウェハ１に対して、フォトリソグラフィやエッチング等の既知の各種の半導体プロセスを実施することができ、第２成長層１５の表面に各種のデバイスを形成することができる。半導体ウェハ１の直径は、５０ｍｍ〜３００ｍｍの範囲であってもよい。支持基板１０の厚さＴ１は、半導体製造プロセスに耐えることができる機械的強度が得られるように定めればよい。厚さＴ１は、例えば、５０μｍ〜１０００μｍの範囲であってもよい。炭化ケイ素層１１、シリコン層１４の厚さは、例えば０．３〜１．０μｍの範囲であってもよい。炭化ケイ素層１１と第１成長層１２との合計厚さＴ２や、シリコン層１４と第２成長層１５との合計厚さＴ３は、製造するデバイスに応じて適宜に定めるとしてもよい。例えば、第１成長層１２や第２成長層１５の表面に沿った方向にトランジスタ等の素子を形成する横型デバイスを製造する場合には、５μｍ以上であってもよい。また、第１成長層１２や第２成長層１５の表面に垂直な方向に素子を形成する縦型デバイスを製造する場合には、数十μｍであってもよい。絶縁層１３の厚さＴ３は、後述する平坦化工程で絶縁層１３の表面を平坦化するために必要なエッチバック量や、第１の半導体デバイス２１からの電界を緩和する効果などに基づいて、適宜に定めるとしてもよい。

＜半導体ウェハ１ａの構造＞
図３に、第２の半導体装置デバイスが作成されている半導体ウェハ１ａの一例を示す。図３は、図２と同一位置における断面図である。半導体ウェハ１ａは、図１および図２に示す半導体ウェハ１の第２成長層１５の表面および内部に、第２の半導体デバイス２２を作成した状態のウェハである。第２の半導体デバイス２２の例としては、シリコンを用いて製造される一般的な集積回路（例えば、ＡＳＩＣ（Application Specific Integrated Circuit）など）が挙げられる。図３では、説明の簡略化のために、第２の半導体デバイス２２を矩形形状が組み合わされた形状で簡略に記載している。

図３では、例として、第１の半導体デバイス２１が縦型デバイスである場合を示している。第１の半導体デバイス２１の上面や下面には、不図示の電極部が形成されている。例えば、第１の半導体デバイス２１がＩＧＢＴである場合には、第１の半導体デバイス２１の上面２１ａにはゲート電極部やエミッタ電極部が形成されており、下面２１ｂにはコレクタ電極部が形成されている。また同様にして、第２の半導体デバイス２２の上面２２ａにも、不図示の電極部が形成されている。

第２の半導体デバイス２２が形成されている第２成長層１５の表面１５ａと、第１の半導体デバイス２１との間には、絶縁層１３、シリコン層１４、第２成長層１５を貫通している第１貫通孔３１が形成されている。第１貫通孔３１の内部および第２成長層１５の表面１５ａには、第１配線部４１が形成されている。第１配線部４１は、第１の半導体デバイス２１の上面２１ａに形成されている不図示の電極部と、第２の半導体デバイス２２の上面２２ａに形成されている不図示の電極部とを、電気的に接続するための配線である。第１配線部４１は、アルミニウムや銅などの金属で形成されていてもよいし、不純物がドープされたポリシリコンなどで形成されていても良い。また、第１配線部４１は、第２成長層１５の上方に形成されている不図示のパッド電極に接続されていてもよい。

また、炭化ケイ素層１１の裏面１１ｂが露出している。炭化ケイ素層１１の裏面１１ｂと、第１の半導体デバイス２１の下面２１ｂとの間には、炭化ケイ素層１１および第１成長層１２を貫通している第２貫通孔３２が形成されている。第２貫通孔３２の内部には、第２配線部４２が形成されている。第２配線部４２の一端は、第１の半導体デバイス２１の下面２１ｂに形成されている不図示の電極部に接続されている。第２配線部４２の他端は、炭化ケイ素層１１の裏面１１ｂに表出している。また、第２配線部４２の他端は、裏面１１ｂに配置されている不図示のパッド電極に接続されていてもよい。

＜半導体ウェハ１の製造工程＞
図１および図２に示す半導体ウェハ１の製造工程の内容を、図４のフローと、図５〜図８の模式図を用いて説明する。ステップＳ１において、第１貼り合わせ工程が行われる。第１貼り合わせ工程では、支持基板１０の表面に、単結晶の炭化ケイ素層１１を貼り合わせる。

第１貼り合わせ工程を説明する。例として、常温接合を行う場合を説明する。炭化ケイ素層１１と支持基板１０の各々を、不図示の常温接合装置のチャンバーにセットする。チャンバー内を真空状態にした上で、炭化ケイ素層１１の裏面および支持基板１０の表面に、中性原子ビームやイオンビームを照射する。中性原子ビームはＦＡＢ（Fast Atom Beam）ガンを用いて照射することができ、イオンビームはイオンガンを用いて照射することができる。これにより、材料表面の酸化膜や吸着層を除去して結合手を表出させることで、表面を活性化させることができる。その後、炭化ケイ素層１１の裏面と支持基板１０の表面とを接触させることで、両層を接合させることができる。接合時の圧力は、１０〜５０ＭＰａの範囲内であってもよい。

ステップＳ２において、第１結晶成長工程が行われる。第１結晶成長工程は、炭化ケイ素層１１の表面１１ａに、炭化ケイ素単結晶の第１成長層１２をホモエピタキシャル成長させる工程である。第１結晶成長工程を説明する。例として、熱ＣＶＤ法を用いる場合を説明する。ステップＳ１で製造された半導体ウェハを、不図示のチャンバーにセットする。半導体ウェハを加熱し、原料ガスであるＳｉを含む原料ガス及びＣを含む原料ガスを、チャンバー内に供給する。Ｓｉを含む原料ガスの一例としては、シラン（ＳｉＨ_４）、ジボラン（Ｂ_２Ｈ_６）などが挙げられる。Ｃを含む原料ガスの一例としては、プロパン（Ｃ_３Ｈ_８）、アセチレン（Ｃ_２Ｈ_２）などが挙げられる。エピタキシャル成長では、下地の単結晶の炭化ケイ素層１１上に結晶方位が揃った、単結晶の炭化ケイ素の第１成長層１２を成長させることができる。ステップＳ１およびＳ２により、図５の模式図に示す構造が形成される。

ステップＳ３において、第１デバイス製造工程が行われる。第１デバイス製造工程は、第１成長層１２の表面１２ａおよび第１成長層１２の内部に、第１の半導体デバイス２１を製造する工程である。第１デバイス製造工程では、既知の各種の半導体プロセスを使用することができる。ステップＳ３により、図６の模式図に示す構造が形成される。

第１デバイス製造工程において、炭化ケイ素の単結晶である第１成長層１２にイオン注入を行う際には、注入した不純物を電気的に活性化させるためや、イオン注入により生じた結晶欠陥を回復させるために、活性化アニール処理を行う必要がある。そして炭化ケイ素は、シリコンに比して、不純物の熱拡散係数が非常に小さい。従って、第１デバイス製造工程の活性化アニール処理では、１６００℃〜１８００℃という超高温処理が必要になる。

ステップＳ４において、絶縁層形成工程が行われる。絶縁層形成工程は、第１の半導体デバイス２１が形成されている第１成長層１２の表面１２ａに、絶縁層１３を形成する工程である。絶縁層１３は、例えばＣＶＤ法によって成膜されてもよい。絶縁層１３は、酸化シリコン、酸化アルミニウム、窒化シリコンなどであってもよい。ステップＳ４により、図７の模式図に示す構造が形成される。

ステップＳ５において、平坦化工程が行われる。平坦化工程では、絶縁層１３の表面１３ａを平坦化するように、表面１３ａがエッチバックされる。平坦化工程では、例えば、ＣＭＰ（Chemical Mechanical Polishing）法を用いることができる。平坦化工程により、図８の模式図に示す構造が形成される。

ステップＳ６において、第２貼り合わせ工程が行われる。第２貼り合わせ工程では、絶縁層１３の平坦化後の表面１３ａに、単結晶のシリコン層１４を貼り合わせる。第２貼り合わせ工程の内容は、前述した第１貼り合わせ工程の内容と同様であるため、説明を省略する。絶縁層１３上にシリコン層１４が貼り合わせられることで、ＳＯＩ（Silicon on Insulator）構造が形成される。なお、シリコン層１４の裏面に、酸化シリコンなどの絶縁膜が存在していてもよい。この場合においても、絶縁膜と絶縁層１３とが貼り合わされることで、ＳＯＩ構造を形成することができる。

ステップＳ７において、第２結晶成長工程が行われる。第２結晶成長工程は、シリコン層１４の表面に、シリコン単結晶の第２成長層１５をホモエピタキシャル成長させる工程である。第２結晶成長工程の内容は、前述した第１結晶成長工程の内容と同様であるため、説明を省略する。これにより、図２に示す半導体ウェハ１が完成する。

＜半導体ウェハ１ａの製造工程＞
図３に示す半導体ウェハ１ａの製造工程の内容を、図９のフローと、図１０〜図１２の模式図を用いて説明する。図３に示す半導体ウェハ１ａは、図２に示す半導体ウェハ１を用いて製造される。ステップＳ８において、第２デバイス製造工程が行われる。第２デバイス製造工程では、半導体ウェハ１（図２）において、第２成長層１５の表面１５ａおよび第２成長層１５の内部に、第２の半導体デバイス２２が製造される。第２デバイス製造工程では、既知の各種の半導体プロセスを使用することができる。ステップＳ８により、図１０の模式図に示す構造が形成される。

第２デバイス製造工程において、シリコン単結晶である第２成長層１５にイオン注入を行う際には、活性化アニール処理を行う必要がある。そしてシリコンは、炭化ケイ素に比して、不純物の熱拡散係数が大きい。従って、第１デバイス製造工程の活性化アニール処理の温度は、１０００℃程度までの温度で十分である。

ステップＳ９において、第１貫通孔形成工程が行われる。第１貫通孔形成工程では、第１の半導体デバイス２１と第２の半導体デバイス２２との間に介在する、絶縁層１３、シリコン層１４、第２成長層１５を貫通している、第１貫通孔３１が形成される。第１貫通孔形成工程は、フォトリソグラフィや異方性エッチングなどの、既知の各種の半導体プロセスによって行うことができる。

ステップＳ１０において、第１配線工程が行われる。第１配線工程では、第１の半導体デバイス２１と第２の半導体デバイス２２とを接続している第１配線部４１が、第１貫通孔３１の内部および第２成長層１５の表面１５ａに形成される。ステップＳ１０により、図１１の模式図に示す構造が形成される。

ステップＳ１１において、支持基板１０を除去する除去工程が行われる。除去工程では例えば、研削または研磨により、支持基板１０を除去してもよい。ステップＳ１１により、図１２の模式図に示す構造が形成される。

ステップＳ１２において、第２貫通孔形成工程が行われる。第２貫通孔形成工程では、第１の半導体デバイス２１と第１半導体層１１の裏面１１ｂとの間に介在する、第１成長層１２および第１半導体層１１を貫通している、第２貫通孔３２が形成される。

ステップＳ１３において、第２配線工程が行われる。第２配線工程では、第２配線部４２が第２貫通孔３２の内部に形成される。これにより、図３の模式図に示す半導体ウェハ１ａが完成する。第２配線部４２は、一端が第１の半導体デバイス２１と接続されており、他端が炭化ケイ素層１１の裏面１１ｂに表出している。

ステップＳ１４において、ダイシング工程が行われる。ダイシング工程では、ダイシングソーを用いて、図１に示すダイ領域の各々が切り出される。これにより、図３の半導体ウェハ１ａを、半導体チップに個片化することができる。そしてフローが終了する。

＜効果＞
図１および図２に記載の半導体ウェハ１を使用することにより、炭化ケイ素を用いて製造された第１の半導体デバイス２１と、シリコンを用いて製造された第２の半導体デバイス２２と、が積層されている半導体ウェハ１ａ（図３）の構造を、半導体製造プロセスの前工程を用いて製造することができる。前工程は、半導体ウェハに対して各種の製造プロセスを適用する工程であり、本実施形態の例では、ステップＳ８からステップＳ１３の工程が挙げられる。これにより、炭化ケイ素の半導体デバイスと、シリコンの半導体デバイスと、を電気的に接続するために、後工程を用いる必要がなくなる。後工程は、半導体チップに分割された半導体デバイスに対して行われる工程であり、例えば、複数の半導体チップを同一パッケージ内に実装する工程や、各半導体チップ間をワイヤボンディングする工程などが挙げられる。従って、デバイス構造の簡素化や製造コストの低減を図ることが可能となる。また、第１の半導体デバイス２１と第２の半導体デバイス２２とを接続する配線を前工程を用いて形成することにより、ワイヤボンディングなどの後工程を用いて配線を形成する場合に比して、配線長を短縮化することができる。これにより、配線の寄生容量成分や寄生インダクタンス成分を減少させることができるため、高周波動作時の動作速度を高めることが可能となる。

図３の半導体ウェハ１ａでは、第２の半導体デバイス２２が製造されているシリコンの第２成長層１５の下方側に、炭化ケイ素層１１と炭化ケイ素の第１成長層１２とが配置されている。炭化ケイ素は、シリコンに比して熱伝導性が高いため、炭化ケイ素層１１および第１成長層１２を、第２の半導体デバイス２２の放熱板として利用することが可能となる。これにより、第２の半導体デバイス２２の冷却効率を向上させることができるため、第２の半導体デバイス２２を搭載した半導体モジュールを小型化することが可能となる。またステップＳ６で説明したように、シリコン層１４は、絶縁層１３を介して、炭化ケイ素の第１成長層１２に貼り合わせてある。これにより、後工程で電極等を介してシリコン製のチップと炭化ケイ素製のチップとを接合する場合に比して、シリコン層と炭化ケイ素層との密着度を高めることができる。よって、シリコン層１４と第１成長層１２との間の熱伝導性を高めることができるため、第２の半導体デバイス２２の冷却効率を向上させることが可能となる。

炭化ケイ素層に第１半導体デバイスを作成する製造工程の熱処理の方が、シリコン層に第２半導体デバイスを作成する製造工程の熱処理よりも、最高温度が高い。従って、炭化ケイ素の第１成長層１２を下層側に配置し、シリコンの第２成長層１５を上層側に配置するように積層順序を決めることで、シリコン層にデバイスを作成する第２デバイス製造工程（ステップＳ８）の順番を、炭化ケイ素層にデバイスを作成する第１デバイス製造工程（ステップＳ３）の順番の後になるように設定することができる。これにより、先に行われる第１デバイス製造工程で行われる熱処理の最高温度よりも、後に行われる第２デバイス製造工程で行われる熱処理の最高温度が、低くなるように制御することができる。よって、第２デバイス製造工程で行われる熱処理が既に完成済みの第１の半導体デバイスに悪影響を及ぼしてしまう事態を、防止することが可能となる。

図２に記載の半導体ウェハ１は、炭化ケイ素層１１の裏面に配置されている支持基板１０を備えている。これにより、半導体ウェハ１をハンドリングするための機械的強度を支持基板１０によって確保することができるため、炭化ケイ素層１１を薄膜化することができる。単結晶の炭化ケイ素は高価であるため、半導体ウェハ１の製造コストを低減することが可能となる。

半導体ウェハ１（図２）および半導体ウェハ１ａ（図３）は、炭化ケイ素の第１成長層１２の表面に配置されている絶縁層１３を備えている。これにより、第１の半導体デバイス２１が動作する際に発生する電界を、絶縁層１３で緩和することができる。よって、第１の半導体デバイス２１が動作することによってシリコンの第２成長層１５層へ及ぶ影響を、抑制することができる。

本実施形態の半導体ウェハ１の製造方法は、第１デバイス製造工程（ステップＳ３）の後に、絶縁層形成工程（ステップＳ４）を備えている。また、絶縁層１３の表面を平坦化する平坦化工程（ステップＳ５）を備えている。これにより、絶縁層１３の表面１３ａを、炭化ケイ素の第１成長層１２の表面１２ａに比して平坦にすることができる。従って、第２貼り合わせ工程（ステップＳ６）において、絶縁層１３とシリコン層１４との密着性を高めることが可能となる。また例えば、第２貼り合わせ工程において前述した常温接合を用いる場合には、絶縁層１３の表面が数十ナノメートル以下の表面粗さである必要がある。本実施形態の半導体ウェハ１の製造方法では、平坦化工程を備えているため、常温接合に必要な平坦度を備えた表面を確保することが可能となる。

本実施形態の半導体ウェハ１ａの製造方法は、第１の半導体デバイス２１と第２の半導体デバイス２２との間には、第１の半導体デバイスと第２の半導体デバイスとの間に介在する層を貫通している第１貫通孔３１を形成する第１貫通孔形成工程（ステップＳ９）を備えている。また、第１配線部４１を第１貫通孔３１内に形成する第１配線工程（ステップＳ１０）を備えている。これにより、半導体ウェハ１ａの内部に埋め込まれている第１の半導体デバイス２１と、半導体ウェハ１ａの表面に形成されている第２の半導体デバイス２２とが、互いに接続された状態で同一チップ内に備えられている構造を、前工程によって実現することができる。炭化ケイ素製の第１の半導体デバイス２１は、高電圧および大電流を制御するパワー素子に適しており、シリコン製の第２の半導体デバイス２２は、パワー素子等を制御するための集積回路に適している。従って、集積回路が一体化されたワンチップのパワーデバイスを製造することが可能となる。

本実施形態の半導体ウェハ１の製造方法は、炭化ケイ素層１１の表面に、炭化ケイ素の第１成長層１２をエピタキシャル成長させる第１結晶成長工程（ステップＳ２）を備えている。これにより、第１の半導体デバイス２１を製造する際に必要な炭化ケイ素の単結晶層の厚さを、第１成長層１２によって調整することができるため、炭化ケイ素層１１の厚さを自由に設定することや、最小限の厚さに設定する事が可能になる。また、本実施形態の半導体ウェハ１の製造方法は、シリコン層１４の表面に、シリコンの第２成長層１５をエピタキシャル成長させる第２結晶成長工程（ステップＳ７）を備えている。これにより、第２の半導体デバイス２２を製造する際に必要なシリコンの単結晶層の厚さを、第２成長層１５によって調整することができるため、シリコン層１４の厚さを自由に設定することが可能となる。

以上、本発明の実施例について詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。

＜変形例＞
炭化ケイ素の層（炭化ケイ素層１１および第１成長層１２）とシリコンの層（シリコン層１４および第２成長層１５）の熱膨張率の差に起因する熱応力を緩和するために、シリコン層１４および第２成長層１５にトレンチを作成してもよい。トレンチは、図１で示したダイシングラインＤＬに沿って、第２成長層１５の表面１５ａからダイシングソー等によって形成するとしてもよい。トレンチを形成する工程は、第２結晶成長工程（ステップＳ７）の後や、第２デバイス製造工程（ステップＳ８）の後に行っても良い。このとき、ダイシングソーの刃の硬度を、シリコン以上であって炭化ケイ素以下に設定すれば、表面１５ａから下方に向かって進行していく切削を、炭化ケイ素の第１成長層１２の表面１２ａで自動的に停止するように制御することができる。これにより、半導体ウェハ１ａの反りや、シリコン層１４の剥がれなどを防止することができる。

炭化ケイ素層１１に用いる炭化ケイ素の単結晶のポリタイプは、様々なタイプを使用可能である。例えば、４Ｈ、３Ｃ、６Ｈなどのポリタイプを使用することも可能である。

半導体ウェハ１および１ａにおいて、絶縁層１３が存在せず、第１成長層１２上にシリコン層１４が貼り付けられている構造を用いてもよい。この場合、図４のフローにおいて、絶縁層形成工程（ステップＳ４）を省略すればよい。また、平坦化工程（ステップＳ５）では、第１成長層１２の表面１２ａが平坦化されるとしてもよい。

第２結晶成長工程（ステップＳ７）を省略してもよい。これにより、図２に示す半導体ウェハ１を、第２成長層１５を備えない態様とすることができる。

本実施形態では、第１の半導体デバイス２１が縦型デバイスである場合を説明したが、横型デバイスであってもよい。横型デバイスでは、第２配線部４２を不要とすることができる。この場合、図９のフローにおいて、第２貫通孔形成工程（ステップＳ１２）および第２配線工程（ステップＳ１３）を省略すればよい。これにより、図１２に示すような構造の半導体ウェハを完成させることができる。

炭化ケイ素層１１やシリコン層１４を貼り合わせる貼り合わせ工程は、常温接合に限られず、各種の方法を用いることができる。例えば、いわゆるスマートカット法を用いることができる。スマートカット法では、ＳｉＣ結晶基板の主表面から水素イオンを注入することにより水素高濃度層を形成したのち、主表面を支持基板１０に貼り付ける。主表面の貼り付け方法としては、プラズマ接合、水酸基接合などの接合手法や、接着剤を用いた接合手法などを用いることができる。その後、水素高濃度層でＳｉＣ結晶基板からＳｉＣ結晶薄膜を剥離する。

１つのダイ領域内に、第１の半導体デバイス２１および第２の半導体デバイス２２が、それぞれ複数備えられていてもよい。また１つのダイ領域内に、第１配線部４１や第２配線部４２が、それぞれ複数備えられていてもよい。

本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

炭化ケイ素層１１および第１成長層１２は、炭化ケイ素層の一例である。シリコン層１４および第２成長層１５は、シリコン層の一例である。ステップＳ１は、第１配置工程の一例である。ステップＳ６は、第２配置工程の一例である。ステップＳ４は、第３配置工程の一例である。ステップＳ９およびＳ１０は、第１配線工程の一例である。ステップＳ１２およびＳ１３は、第２配線工程の一例である。

１：半導体基板、１０：支持基板、１１：炭化ケイ素層、１２：第１成長層、１３：絶縁層、１４：シリコン層、１５：第２成長層、２１：第１の半導体デバイス、２２：第２の半導体デバイス

Claims (11)

1. 単結晶の炭化ケイ素層と、
   前記炭化ケイ素層の表面の上方に配置されている単結晶のシリコン層と、
   を備えており、
   前記炭化ケイ素層の表面には第１の半導体デバイスが形成されていることを特徴とする半導体ウェハ。
2. 前記炭化ケイ素層の裏面に配置されている支持基板をさらに備えることを特徴とする請求項１に記載の半導体ウェハ。
3. 前記炭化ケイ素層の表面に配置されている絶縁層をさらに備え、
   前記シリコン層は、前記絶縁層の表面に配置されており、
   前記絶縁層の表面は前記炭化ケイ素層の表面に比して平坦であることを特徴とする請求項１または２に記載の半導体ウェハ。
4. 前記シリコン層の表面には第２の半導体デバイスが形成されており、
   前記第１の半導体デバイスと前記第２の半導体デバイスとの間には、前記第１の半導体デバイスと前記第２の半導体デバイスとの間に介在する層を貫通している第１貫通孔が形成されており、
   前記第１貫通孔内には、前記第１の半導体デバイスと前記第２の半導体デバイスとを接続している第１配線部が形成されていることを特徴とする請求項１〜３の何れか１項に記載の半導体ウェハ。
5. 前記第１の半導体デバイスと前記半導体ウェハの裏面との間には、前記第１の半導体デバイスと前記半導体ウェハの裏面との間に介在する層を貫通している第２貫通孔が形成されており、
   前記第２貫通孔内には、一端が前記第１の半導体デバイスと接続されており、他端が前記半導体ウェハの裏面に表出している第２配線部が形成されていることを特徴とする請求項１〜４の何れか１項に記載の半導体ウェハ。
6. 支持基板の表面に単結晶の炭化ケイ素層を配置する第１配置工程と、
   前記炭化ケイ素層の表面に、炭化ケイ素の第１成長層をエピタキシャル成長させる第１結晶成長工程と、
   前記第１成長層の表面に第１の半導体デバイスを製造する第１デバイス製造工程と、
   前記第１成長層の上方に、単結晶のシリコン層を配置する第２配置工程と、
   を備えることを特徴とする半導体ウェハの製造方法。
7. 前記シリコン層の表面に、シリコンの第２成長層をエピタキシャル成長させる第２結晶成長工程をさらに備えることを特徴とする請求項６に記載の半導体ウェハの製造方法。
8. 前記第１デバイス製造工程の後に、前記第１成長層の表面に絶縁層を配置する第３配置工程をさらに備え、
   前記第２配置工程は、前記絶縁層の表面に、前記シリコン層を配置することを特徴とする請求項６または７に記載の半導体ウェハの製造方法。
9. 前記絶縁層の表面を平坦化する平坦化工程をさらに備え、
   前記第２配置工程は、前記絶縁層の平坦化された表面に、前記シリコン層を配置することを特徴とする請求項８に記載の半導体ウェハの製造方法。
10. 前記第２結晶成長工程の後に、前記第２成長層の表面に第２の半導体デバイスを製造する第２デバイス製造工程と、
    前記第１の半導体デバイスと前記第２の半導体デバイスとの間に介在する層を貫通している第１貫通孔を形成し、前記第１の半導体デバイスと前記第２の半導体デバイスとを接続している第１配線部を前記第１貫通孔内に形成する第１配線工程と、
    をさらに備え、
    前記第２デバイス製造工程で行われる熱処理の最高温度は、前記第１デバイス製造工程で行われる熱処理の最高温度よりも低いことを特徴とする請求項７〜９の何れか１項に記載の半導体ウェハの製造方法。
11. 前記第１デバイス製造工程の後に、前記第１の半導体デバイスと前記半導体ウェハの裏面との間に介在する層を貫通している第２貫通孔を形成し、第２配線部を前記第２貫通孔内に形成する第２配線工程をさらに備え、
    前記第２配線部は、一端が前記第１の半導体デバイスと接続されており、他端が前記半導体ウェハの裏面に表出していることを特徴とする請求項６〜１０の何れか１項に記載の半導体ウェハの製造方法。
    

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