JP4426833B2 - 二重ゲート型電界効果トランジスタおよびその製造方法 - Google Patents
二重ゲート型電界効果トランジスタおよびその製造方法 Download PDFInfo
- Publication number
- JP4426833B2 JP4426833B2 JP2003409571A JP2003409571A JP4426833B2 JP 4426833 B2 JP4426833 B2 JP 4426833B2 JP 2003409571 A JP2003409571 A JP 2003409571A JP 2003409571 A JP2003409571 A JP 2003409571A JP 4426833 B2 JP4426833 B2 JP 4426833B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- back gate
- gate dielectric
- double
- channel layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000005669 field effect Effects 0.000 title claims description 15
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 238000000034 method Methods 0.000 claims description 54
- 238000005468 ion implantation Methods 0.000 claims description 21
- 239000012212 insulator Substances 0.000 claims description 15
- 238000000137 annealing Methods 0.000 claims description 13
- 150000002500 ions Chemical class 0.000 claims description 12
- 238000002955 isolation Methods 0.000 claims description 12
- 125000006850 spacer group Chemical group 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 7
- 229910052757 nitrogen Inorganic materials 0.000 claims description 6
- 229910052786 argon Inorganic materials 0.000 claims description 4
- 229910052731 fluorine Inorganic materials 0.000 claims description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 2
- 229910000673 Indium arsenide Inorganic materials 0.000 claims description 2
- 229910003811 SiGeC Inorganic materials 0.000 claims description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 2
- 150000001875 compounds Chemical class 0.000 claims description 2
- 229910052734 helium Inorganic materials 0.000 claims description 2
- 229910052739 hydrogen Inorganic materials 0.000 claims description 2
- 239000001257 hydrogen Substances 0.000 claims description 2
- 125000004435 hydrogen atom Chemical class [H]* 0.000 claims description 2
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 claims description 2
- 229910003465 moissanite Inorganic materials 0.000 claims 1
- 229910010271 silicon carbide Inorganic materials 0.000 claims 1
- 238000005530 etching Methods 0.000 description 14
- 238000005137 deposition process Methods 0.000 description 10
- 239000000463 material Substances 0.000 description 8
- 238000005498 polishing Methods 0.000 description 8
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 125000001475 halogen functional group Chemical group 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 230000007423 decrease Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 230000003993 interaction Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910010413 TiO 2 Inorganic materials 0.000 description 1
- GEIAQOFPUVMAGM-UHFFFAOYSA-N ZrO Inorganic materials [Zr]=O GEIAQOFPUVMAGM-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 238000000224 chemical solution deposition Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 238000010884 ion-beam technique Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 229910052724 xenon Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66893—Unipolar field-effect transistors with a PN junction gate, i.e. JFET
- H01L29/66916—Unipolar field-effect transistors with a PN junction gate, i.e. JFET with a PN heterojunction gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/802—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with heterojunction gate, e.g. transistors with semiconductor layer acting as gate insulating layer, MIS-like transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Description
本発明は二重ゲート型電界効果トランジスタ（double-gate field effect transistor:ＤＧＦＥＴ）に関し、特に自己整合型フロント・ゲートおよび自己整合型バック・ゲートを備えたプレーナ二重ゲート型電界効果トランジスタを形成する方法に関する。
現在実現可能な水準より集積密度の高い集積回路（ＩＣ）（たとえばメモリ、論理回路、および他のデバイス）を製造するには、ＩＣ中に存在する電界効果トランジスタ（ＦＥＴ）などのデバイスの寸法をさらに縮小する方法を見いだす必要がある。
ＦＥＴの寸法が縮小するにつれ、ＦＥＴにはいくつかの問題が生じる。特に、ＦＥＴのソースとドレインとの間の相互作用によって、デバイスのオン／オフを制御するゲートの能力が劣化する。デバイスのサイズが縮小するにつれ、ＦＥＴのソースとドレインとの間の距離が短縮する結果、チャネルとの相互作用が増大するから、ゲートの制御能力が低下する。この現象は「短チャネル効果」と呼ばれている。短チャネル効果は当業者にとって、ゲートとソース／ドレイン領域との間で共有される２次元の静電荷に起因する短チャネル・デバイス（すなわちサブ０．１ミクロン〔マイクロメートル〕）におけるしきい値電圧（Ｖｔ）の低下として知られている。
現在のＣＭＯＳ（complementary metal oxide semiconductor)デバイスを超える進化は、二重ゲート構造の適用によって達成される。それはフロント・ゲートとバック・ゲートとの間にチャネルを配置するものである。２つのゲート構造の間にチャネルを配置すると、ゲートはチャネルを両側から制御することが可能になる。これにより、短チャネル効果が低減される。短チャネル効果が改善されるのに加え、二重ゲート構造には次に示すさらなる利点があるが、それらに限定されない。すなわち、相互コンダクタンスが増大するとともに寄生容量が低減することである。二重ゲート構造を使用すると、以前からあるＣＭＯＳデバイスでもチャネル長を既存の単ゲート構造のものの半分に短縮することができる。二重ゲート構造は高性能ＣＭＯＳデバイスの将来世代の優れた候補である。
現在、垂直二重ゲート構造と水平二重ゲート構造の双方がさかんに開発されている。水平（すなわちプレーナ）ゲート構造が垂直ゲート構造に勝る利点をいくつか有するのは現在の最新ＣＭＯＳデバイスに似ているからである。プレーナ型二重ゲート・デバイスを製造する上での主要なそして難しい課題の１つはフロント・ゲートにバック・ゲートを整合させることである。
従来技術の方法の１つでは、フロントとバックの整合と画定のあとでチャネルを再成長させて、プレーナ二重ゲート構造を形成している。整合型二重ゲート構造を形成するのに現在使用されている別の従来技術はフロント・ゲートをエッチ・マスクとして使用してバック・ゲートをエッチングするものである。エッチング工程の後で、選択エピタキシャルＳｉ成長によってソース／ドレイン領域を再成長させている。
二重ゲート・デバイスを形成するこれらの方法には多数の欠点があるが、それらは二重ゲートＦＥＴデバイスを形成するのに現在使用されている複雑な製造技術のパラメータ制御がきわめて困難であるということに起因している。自己整合プレーナ型ＤＧＦＥＴデバイスを形成する従来技術の方法について上述した欠点に鑑み、自己整合プレーナ型ＤＧＦＥＴデバイスを形成する新たな改良された方法を提供することがいまだに必要とされている。開発すべき方法では、従来技術のプロセスにおける製造上の複雑さを避ける必要がある。
本発明はフロント・ゲートに、位置合わせまたは、整合された(aligned)バック・ゲートを備えたプレーナ型ＤＧＦＥＴを製造する方法を提供するものである。本発明に係る方法はフロント・ゲートとバック・ゲートとを整合させる従来技術に付随する問題をまったく経験することなく、この整合を行っている。また、本発明に係る方法はソース／ドレイン領域とバック・ゲートとの間の容量値を低減する手段も提供する。
広義には、本発明に係る方法は次のように構成する。
二重ゲート型電界効果トランジスタ（ＤＧＦＥＴ）を製造する方法であって、
少なくともバック・ゲート、前記バック・ゲート上に設けられたバック・ゲート誘電体、前記バック・ゲート誘電体上に設けられたチャネル層、前記チャネル層上に設けられたフロント・ゲート誘電体、および前記フロント・ゲート誘電体上に設けられたフロント・ゲートを備えた積層二重ゲート構造体を準備する工程と、
前記積層二重ゲート構造体の前記フロント・ゲートをパターニングする工程と、
前記パターニングしたフロント・ゲートの露出した側壁に側壁スペーサを形成する工程と、
前記バック・ゲートの一部にキャリア空乏ゾーンを形成する工程であって、前記キャリア空乏ゾーンが、前記バック・ゲートを前記フロント・ゲートに整合させる、工程と
を備えた
方法。
二重ゲート型電界効果トランジスタ（ＤＧＦＥＴ）を製造する方法であって、
少なくともバック・ゲート、前記バック・ゲート上に設けられたバック・ゲート誘電体、前記バック・ゲート誘電体上に設けられたチャネル層、前記チャネル層上に設けられたフロント・ゲート誘電体、および前記フロント・ゲート誘電体上に設けられたフロント・ゲートを備えた積層二重ゲート構造体を準備する工程と、
前記積層二重ゲート構造体の前記フロント・ゲートをパターニングする工程と、
前記パターニングしたフロント・ゲートの露出した側壁に側壁スペーサを形成する工程と、
前記バック・ゲートの一部にキャリア空乏ゾーンを形成する工程であって、前記キャリア空乏ゾーンが、前記バック・ゲートを前記フロント・ゲートに整合させる、工程と
を備えた
方法。
また、バック・ゲートとフロント・ゲートとの整合に加え、キャリア空乏ゾーンによってソース／ドレイン領域とバック・ゲートとの間の容量値が低減するから、デバイスの性能が向上する。
本発明の一実例では、キャリア空乏ゾーンはバック・ゲートとバック・ゲート誘電体との界面に設けたアモルファス領域である。この実例では、アモルファス領域を形成しうるイオンのイオン打ち込みを使用している。このアモルファス領域によってバック・ゲートが自己整合態様に画定される。これは既存のプロセス・フローに容易に組み込むことができる。
本発明の別の実例では、キャリア空乏ゾーンはバック・ゲートとバック・ゲート誘電体との界面に設けたバブルの層である。このバブルの層はイオン打ち込みとアニールによって形成する。このバブルの層によってバック・ゲートが自己整合態様に画定される。これも既存のプロセス・フローに容易に組み込むことができる。
本発明の別の側面は自己整合プレーナ型ＤＧＦＥＴデバイスに関する。特に、本発明に係るＤＧＦＥＴは次のように構成する。
二重ゲート型電界効果トランジスタ（ＤＧＦＥＴ）であって、
バック・ゲート上に設けられたバック・ゲート誘電体と、
前記バック・ゲート誘電体上に設けられたチャネル層と、
前記チャネル層上に設けられたフロント・ゲート誘電体と、
前記チャネル層の一部の上に設けらパターニングされたフロント・ゲートと
を備え、
前記バック・ゲートが、前記バック・ゲートを前記フロント・ゲートに整合させる、キャリア空乏ゾーンを備えている
二重ゲート型電界効果トランジスタ。
二重ゲート型電界効果トランジスタ（ＤＧＦＥＴ）であって、
バック・ゲート上に設けられたバック・ゲート誘電体と、
前記バック・ゲート誘電体上に設けられたチャネル層と、
前記チャネル層上に設けられたフロント・ゲート誘電体と、
前記チャネル層の一部の上に設けらパターニングされたフロント・ゲートと
を備え、
前記バック・ゲートが、前記バック・ゲートを前記フロント・ゲートに整合させる、キャリア空乏ゾーンを備えている
二重ゲート型電界効果トランジスタ。
本発明に係る自己整合プレーナ型ＤＧＦＥＴはバック・ゲートの表面部分と接触しているバック・ゲート・コンタクトも備えている。
本発明は自己整合プレーナ型ＤＧＦＥＴを製造する方法を提供するとともに本発明に係る方法によって形成した自己整合プレーナ型ＤＧＦＥＴ構造体を提供するものである。次に、図面を参照して本発明を詳細に説明する。留意点を挙げると、図面において、同一の参照符号は同一および対応する構成要素を記述するのに使用している。
まず、図１〜図６に示す実施形態を参照する。図示する実施形態において、キャリア空乏層はアモルファス（非晶質）層である。図１は本発明で使用しうる初期積層二重ゲート構造体を示す図である。初期積層二重ゲート構造体は基板１０を備え、その上に下部絶縁体１２が設けられている。初期積層二重ゲート構造体は次に示すものも備えている。すなわち、下部絶縁体１２上に設けられたバック・ゲート１４、バック・ゲート１４上に設けられたバック・ゲート誘電体１６、バック・ゲート誘電体１６上に設けられたチャネル層１８、チャネル層１８上に設けられたフロント・ゲート誘電体２０、フロント・ゲート誘電体２０上に設けられたフロント・ゲート２２である。
図１に示す積層体の製造は次に示すて手順による。まず、チャネル層１８を備えた転写ウェーハ（transfer wafer）（図示せず）を準備する。チャネル層は転写ウェーハ上に形成してもよいし、転写ウェーハの一部をなしていてもよい。本発明で使用するチャネル層１８は任意の半導体材料、たとえばＳｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＩｎＡｓ、ＧａＡｓ、ＩｎＰ、および他のIII-Ｖ族化合物半導体などから成る。ここでは、これらの半導体材料の組み合わせ、歪または無歪、なども考えうる。本発明のこの時点で使用する転写ウェーハはバルクＳｉウェーハまたはＳＯＩ（silicon-on-insulator）を含む別の種類の半導体ウェーハである。チャネル層１８が転写ウェーハの一部でない場合、既存の堆積プロセス（たとえばＣＶＤ（chemical vapor deposition)、プラズマ支援ＣＶＤ、蒸着、または化学溶液堆積（chemical solution deposition）など）によってチャネル層１８を形成する。チャネル層が転写ウェーハの一部である場合、転写ウェーハ上に個別のチャネル層を形成する必要はない。チャネル層１８を転写ウェーハに最初に被着するとき、その厚さは任意である。通常、チャネル層１８の初期厚さは約１ｎｍ〜約１００ｎｍであるが、引き続くボンディング・プロセスを行ったあとでは薄くなる。
次いで、既存の堆積プロセスを用いてチャネル層１８上にバック・ゲート誘電体１６を形成する。あるいは、バック・ゲート誘電体１６は熱成長プロセスで形成する。バック・ゲート誘電体１６は酸化物、窒化物、またはオキシナイトライドから成るが、酸化物誘電体が好ましい（オキシナイトライド（oxynitride）とは、ＯとＮが混合したようなＳｉＯＮ（ＯとＮの比率は可変）膜のことである）。バック・ゲート誘電体１６として使用しうる酸化物の好適な例を次に示すが、これらに限定されない。すなわち、ＳｉＯ2 、Ａｌ2 Ｏ3 、ＺｒＯ2 、ＨｆＯ2 、Ｔａ2 Ｏ3 、ＴｉＯ2 、ペロブスカイト型酸化物、ならびにこれらの組み合わせおよび多層体である。バック・ゲート誘電体１６の厚さは変化しうるが、通常は約０．５ｎｍ〜約２０である。
次いで、既存の堆積プロセス（たとえばＣＶＤ）を用いてバック・ゲート誘電体１６上に導電材料（たとえばポリシリコン）から成るバック・ゲート１４を形成する。バック・ゲート１４の厚さは約５０ｎｍ〜約３００ｎｍである。次いで、既存の堆積プロセスまたは既存の熱成長プロセスを用いてバック・ゲート１４上に下部絶縁体１２を形成する。下部絶縁体１２は酸化物、窒化物、またはオキシナイトライドから成るが、酸化物（たとえばＳｉＯ2 ）が好ましい。下部絶縁体１２の厚さは変化しうるが、通常は約１０ｎｍ〜約２００ｎｍである。
層１８、１６、１４、および１２を備えた転写ウェーハが準備できたら、当業者によく知られた既存のボンディング・プロセスを用いて下部絶縁体１２の露出面を基板１０にボンディングする。ボンディングの後、ボンディング構造体から転写ウェーハ（またはチャネル層を含まない転写ウェーハの部分）を除去してチャネル層１８を露出させる。特に、研磨とエッチングによって転写ウェーハまたはその一部を除去する。研磨とエッチング・プロセスの間に、チャネル層１８は１０ｎｍ未満の厚さにまで薄くなる。本発明では、この薄くなったチャネル層１８の部分をＦＥＴのボディすなわちチャネル領域として使用する。
転写ウェーハを除去しチャネル層１８を薄くした後、既存の堆積プロセスまたは既存の熱酸化プロセスを用いて、薄くしたチャネル層１８上にパッド酸化膜（図示せず）を形成する。どちらの手法を用いるにしても、パッド酸化膜の厚さは通常、約５ｎｍ〜約３０ｎｍであるが、約１０ｎｍ〜約２０ｎｍの厚さが好ましい。
次いで、当業者によく知られた既存の堆積プロセスを用いて、パッド酸化膜上に研磨停止層（特に図示せず）を形成する。研磨停止層は窒化膜および／またはオキシナイトライドから成る。（「Ａおよび／またはＢ」は「ＡおよびＢ、Ａ、またはＢ」を表わす。）研磨停止層の厚さは変化するが、本発明にとってさほど重要ではない。
次いで、構造体中に分離トレンチ開口（図示せず）を形成する。それにはまず、堆積プロセス（たとえばＣＶＤまたはスピン・オン・コート）を用いて、研磨停止層の表面に既存のフォトレジスト（図示せず）を塗布する。次いで、既存のリソグラフィ（露出と現像を含む）によってフォトレジストをパターニングして浅いトレンチ開口を形成するためのパターンを形成する。パターニングしたフォトレジストが整ったら、エッチング・プロセス（たとえばＲＩＥ（reactive-ion etching）、イオン・ビーム・エッチング、プラズマ・エッチングなど）を用いてトレンチ・パターンを構造体に転写する。このエッチング工程の間に、チャネル層１８、バック・ゲート誘電体１６、およびバック・ゲート１４の一部が除去される。エッチングは下部絶縁体１２の表面で停止する。
エッチング工程に続いて、既存の剥離プロセスを用いて、パターニングしたフォトレジストを除去する。その後、熱酸化プロセスを用いてトレンチ酸化膜下敷き（図示せず）を形成してトレンチ開口の少なくとも露出した側壁をを被覆する。次いで、トレンチ酸化膜下敷きを備えた分離トレンチ開口を誘電体トレンチ材料（たとえばＣＶＤ酸化物またはＴＥＯＳ（tetraethylorthosilicate)）で充填した後、研磨停止層まで平坦化して図示するプレーナ構造体を得る。トレンチ充填材料とトレンチ酸化膜下敷きを備えた分離領域５０をたとえば図３に示す。
分離領域を形成した後、エッチング・プロセスを用いて構造体から研磨停止層を除去する。このエッチング・プロセスには酸化膜に対する研磨停止材料除去の選択性の高いものを使用する。本発明のこのエッチングによって、構造体から研磨停止層が除去されて下にあるパッド酸化膜が露出する。たとえば、リン酸を使用すると構造体から研磨停止層を選択的に除去することができる。構造体から研磨停止層を除去したら、露出したパッド酸化膜を選択的に除去してチャネル層１８を露出させる。その際、半導体材料に対して選択性良く酸化膜を除去できる任意のエッチング・プロセスを使用することができる。たとえば、フッ化水素酸を用いると構造体からパッド酸化膜を選択的に除去することができる。
パッド酸化膜を選択的に除去したら、チャネル層１８の露出した表面にフロント・ゲート誘電体２０を形成する。フロント・ゲート誘電体２０はバック・ゲート誘電体１６と同じあるいは異なる誘電体材料から成る。また、フロント・ゲート誘電体２０は既存の任意の堆積プロセス（たとえばＣＶＤ）を用いて形成することができる。フロント・ゲート誘電体２０の厚さは変化しうるが、通常は約０．５ｎｍ〜約３．０ｎｍである。
次いで、既存の堆積プロセスを用いて構造体上にフロント・ゲート２２を形成する。フロント・ゲート２２は導電材料、たとえばポリシリコン、導電性金属、シリサイド、またはこれらの組み合わせから成り、多層を含む。この結果、たとえば図１に示す構造体が得られる。フロント・ゲート２２の好ましい材料はポリシリコンである。
次に、図２に示すように、既存の堆積プロセスを用いてフロント・ゲート２２上にマスク２４（たとえば酸化物、窒化物、オキシナイトライドなど）を形成する。あるいは、マスク２４は熱成長プロセスで形成する。次いで、マスク２４とフロント・ゲート２２をパターニングすると、たとえば図３に示すパターニング済み構造体が得られる。パターニングはパターニング済みのレジスト・マスク（図示せず）とエッチングを用いて行う。このエッチングはフロント・ゲート誘電体２０に対して選択性があるから、フロント・ゲート誘電体２０の上表面で停止する。
本発明のこの時点で、既存のイオン打ち込みとアニールによってソース／ドレイン延長部（extension)とハロー（halo）（特に図示せず）を形成する。あるいは、ソース／ドレイン延長部とハローは本発明に係る方法の後刻において形成してもよい。
次いで、少なくともパターニングしたフロント・ゲート２２とパターニングしたマスク２４の一部の露出した側壁に絶縁スペーサ２６を形成する。この結果、たとえば図４に示す構造体が得られる。絶縁スペーサ２６は任意の絶縁材料、たとえば酸化物、窒化物、オキシナイトライド、またはこれらの任意の組み合わせから成る。絶縁スペーサ２６は絶縁材料を堆積したのちエッチングして形成する。この工程の後、選択エピタキシャル層を形成してソース／ドレイン領域を隆起させる（図示せず）。
本発明のこの時点において、（以前に形成していない場合には）チャネル層１８中に延長領域２８とハロー領域（図示せず）を形成する。次いで、延長領域２８に接続させてソース／ドレイン領域３０を形成する。延長領域２８とソース／ドレイン領域３０を備え結果として得られる構造体をたとえば図５に示す。図５において、矢印はチャネル層１８にイオン打ち込みされるイオンを表わしている。（以前に形成していない場合には）チャネル層１８中への第１のイオン打ち込みで延長領域２８とハロー領域を形成し、第２のイオン打ち込みでソース／ドレイン領域３０を形成する。イオン打ち込みに続いて、構造体をアニールしてイオン打ち込みした領域を活性化させる。ソース／ドレイン領域３０、３０の間の領域をここではチャネル領域と呼ぶ。
図６はバック・ゲート１４の一部にキャリア空乏ゾーン３２を形成した後に結果として得られる構造体を示す図である。図示した実施形態において、キャリア空乏ゾーン３２はバック・ゲート１４の一部をアモルファス化しうるイオンを打ち込んで形成したアモルファス・イオン打ち込み領域である。バック・ゲート１４にキャリア空乏ゾーン３２（すなわちアモルファス領域）を形成しうるイオンの例としては次に示すものがあるが、これらに限定されない。すなわち、Ｎ、Ｆ、Ａｒ、Ｓｉ、Ｇｅなである。しかし、イオンはバック・ゲート１４中のアモルファス領域が引き続くアニール工程中にまったく再成長しないように選択する必要がある。このアニール工程としてはシリサイド化アニール、ＭＥＯＬ（middle end of the line）アニール、およびＢＥＯＬ（back end of the line）アニールなどがある（ＢＥＯＬとはチップ上に配線を施す工程のことである）。Ｎ、Ｆ、およびＡｒはアモルファス層の再成長を顕著に遅らせる。したがって、Ｎ、Ｆ、Ａｒ、および他の任意のアモルファス層成長鈍化元素はアモルファス層の形成にとって好ましい元素である。あるいは、アモルファス層成長鈍化元素以外の元素でアモルファス層を形成した後、アモルファス層成長鈍化元素をアモルファス層にイオン打ち込みしてもよい。ここでのイオン打ち込みはバック・ゲート１４にアモルファス領域を形成しうる既存のイオン打ち込み条件を用いて行う。アモルファス層は最初、バック・ゲート誘電体１６に隣接するソース／ドレイン領域３０を含んでいてもよい。イオン打ち込み条件を最適に選定することにより、埋め込みアモルファス層のソース／ドレイン部分は引き続くアニールの間に最小化またはグローバック（grow back)させることができる（グローバックとは成長して元の状態に戻ることである）。ここでのイオン打ち込み工程はシリサイド化工程の後で行ってもよい。
上記イオン打ち込みはバック・ゲート１４にアモルファス領域を形成しうる既存のイオン打ち込み条件を用いて行う。図６に示すように、キャリア空乏ゾーン３２はバック・ゲート誘電体１６とバック・ゲート１４との界面に形成する。キャリア空乏ゾーン３２によって、バック・ゲート１４は自己整合態様でを画定される。また、キャリア空乏ゾーン３２によって、ソース／ドレイン領域３０とバック・ゲート１４との間の容量値が減少するから、デバイスの性能が向上する。
図７は本発明の第２の実施形態を示す図である。図７では、キャリア空乏ゾーン３２はバック・ゲート１４の一部に形成されたバブルの層である。本発明のこの実施形態では、バック・ゲート１４にバブルの層を形成しうるイオンを打ち込んでキャリア空乏ゾーン３２を形成している。本発明のこの実施形態で使用するのに好適なイオンとしては水素、Ａｒ、Ｈｅ、Ｎｅ、Ｋｒ、Ｘｅなどがある。バブルの層を形成する際に使用するイオン打ち込み条件は既存のものであり、当業者によく知られている。通常、イオン打ち込みの直後にアニールを行ってバブルを成長させる。このアニールのサーマル・バジェット（thermal budget）は大きいから、バブル形成工程（イオン打ち込みとアニール）は延長部／ハロー形成工程とソース／ドレイン形成工程の前に行うのが望ましい（サーマル・バジェットとは、ウェーハに加える温度の時間積分値のことである）。バブル形成アニールは約９００℃〜約１２００℃の高温で約１秒間〜約６０分間行う。
図８は分離領域５０を備えた、本発明に係る最終的な自己整合プレーナ型ＤＧＦＥＴの構造を示す図である。分離領域５０は上述したようにして形成する。この構造体を形成した後は、バック・ゲート・コンタクトの形成を含む通常のＭＥＯＬプロセスとＢＥＯＬプロセスを行う。
以上、二重ゲートＦＥＴ構造体を１つ形成するものとして本発明を示したが、本発明によれば単一の基板上に複数の二重ゲートＦＥＴ構造体を形成することができる。複数の二重ゲートＦＥＴはすべてキャリア空乏ゾーンとしてアモルファス領域を、あるいはキャリア空乏ゾーンとしてバブルの層を備えている。あるいは、複数の二重ゲートＦＥＴはキャリア空乏ゾーンとしてアモルファス領域を備えた一部のＤＧＦＥＴとキャリア空乏ゾーンとしてバブルの層を備えた一部のＤＧＦＥＴから構成さていてもよい。
以上、特に本発明の好適な実施形態について本発明を示すとともに説明したが、当業者が理解すべき点を挙げると、本発明の本旨と範囲の内で形態と詳細において上述した変形および他の変形をなすことができる。したがって、本発明は上で記述するとともに説明したとおりの形態と詳細に限定されず、特許請求の範囲に示す通りのものである。
１０ 基板
１２ 下部絶縁体
１４ バック・ゲート
１６ バック・ゲート誘電体
１８ チャネル層
２０ フロント・ゲート誘電体
２２ フロント・ゲート
２４ マスク
２６ 絶縁スペーサ
２８ 延長領域
３０ ソース／ドレイン領域
３２ キャリア空乏ゾーン
５０ 分離領域
１２ 下部絶縁体
１４ バック・ゲート
１６ バック・ゲート誘電体
１８ チャネル層
２０ フロント・ゲート誘電体
２２ フロント・ゲート
２４ マスク
２６ 絶縁スペーサ
２８ 延長領域
３０ ソース／ドレイン領域
３２ キャリア空乏ゾーン
５０ 分離領域
Claims (14)
- 二重ゲート型電界効果トランジスタ（ＤＧＦＥＴ）を製造する方法であって、
基板、前記基板上に設けられた下部絶縁体、前記下部絶縁体上に設けられたバック・ゲート、前記バック・ゲート上に設けられたバック・ゲート誘電体、前記バック・ゲート誘電体上に設けられたチャネル層、前記チャネル層、前記バック・ゲート誘電体および前記バック・ゲートを貫通して前記下部絶縁体に達するトレンチ分離領域、前記チャネル層上に設けられたフロント・ゲート誘電体、および前記フロント・ゲート誘電体上に設けられたフロント・ゲートを備えた積層二重ゲート構造体を準備する工程と、
前記積層二重ゲート構造体の前記フロント・ゲートをパターニングする工程と、
前記パターニングしたフロント・ゲートの露出した側壁に側壁スペーサを形成する工程と、
前記チャネル層内であって、前記フロント・ゲートの両側から前記トレンチ分離領域に至る領域にソース／ドレイン領域を形成する工程と、
前記フロント・ゲート誘電体を介するイオン打ち込みによって、前記バック・ゲートと前記バック・ゲート誘電体との界面の一部にキャリア空乏ゾーンを形成する工程であって、前記キャリア空乏ゾーンは前記ソース／ドレイン領域と整合し、前記バック・ゲートを前記フロント・ゲートに整合させる、工程とを備え、
前記キャリア空乏ゾーンはアモルファス層もしくはバブル層からなる方法。 - 前記フロント・ゲート誘電体を介するイオン打ち込みによって、前記ソース／ドレイン領域に接続するソース／ドレイン延長部を形成する、請求項１に記載の方法。
- 前記ソース／ドレイン領域は前記フロント・ゲートおよび前記側壁スペーサをマスクにして前記フロント・ゲート誘電体を介するイオン打ち込みによって形成される、請求項１に記載の方法。
- 前記アモルファス層は前記イオン打ち込みにおいて、Ｎ、Ｆ、Ａｒ、Ｓｉ、またはＧｅから選択されるイオンを用いる、請求項１に記載の方法。
- 前記イオンがアモルファス層成長鈍化元素から成る、請求項４に記載の方法。
- 前記バブル層は前記イオン打ち込みにおいて、水素、Ａｒ、Ｈｅ、Ｎｅ、Ｋｒ、またはＸｅから選択されるイオンを用いる、請求項１に記載の方法。
- さらにアニール工程を備えた、請求項１に記載の方法。
- 前記積層二重ゲート構造体をボンディング工程および薄化工程によって形成する、請求項１に記載の方法。
- 二重ゲート型電界効果トランジスタ（ＤＧＦＥＴ）であって、
基板と、
前記基板上に設けられた下部絶縁体と、
前記下部絶縁体上に設けられたバック・ゲートと、
前記バック・ゲート上に設けられたバック・ゲート誘電体と、
前記バック・ゲート誘電体上に設けられたチャネル層と、
前記チャネル層、前記バック・ゲート誘電体および前記バック・ゲートを貫通して前記下部絶縁体に達するトレンチ分離領域と、
前記チャネル層上に設けられたフロント・ゲート誘電体と、
前記チャネル層の一部の上に設けられパターニングされたフロント・ゲートと
前記チャネル層内であって、前記フロント・ゲートの両側から前記トレンチ分離領域に至る領域に設けられたソース／ドレイン領域と、
を備え、
前記バック・ゲートが前記フロント・ゲート誘電体を介するイオン打ち込みによって形成されるキャリア空乏ゾーンを前記バック・ゲート誘電体との界面に有し、前記キャリア空乏ゾーンはアモルファス層もしくはバブル層からなり、前記ソース／ドレイン領域と整合し前記バック・ゲートを前記フロント・ゲートに整合させる、二重ゲート型電界効果トランジスタ。 - さらに、前記パターニングされたフロント・ゲートの側壁に設けられた絶縁スペーサを備えた、請求項９に記載の二重ゲート型電界効果トランジスタ。
- さらに、前記ソース／ドレイン領域に接続するソース／ドレイン延長部を備えた、請求項９に記載の二重ゲート型電界効果トランジスタ。
- 前記チャネル領域がＳｉ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＩｎＡｓ、ＧａＡｓ、ＩｎＰ、他のＩＩＩ−Ｖ族化合物半導体、またはこれらの組み合わせから成る、請求項９に記載の二重ゲート型電界効果トランジスタ。
- 前記バック・ゲート誘電体および前記フロント・ゲート誘電体が酸化物から成る、請求項９に記載の二重ゲート型電界効果トランジスタ。
- 前記バック・ゲートおよび前記フロント・ゲートがポリシリコンから成る、請求項９に記載の二重ゲート型電界効果トランジスタ。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/328,234 US6833569B2 (en) | 2002-12-23 | 2002-12-23 | Self-aligned planar double-gate process by amorphization |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004207705A JP2004207705A (ja) | 2004-07-22 |
| JP4426833B2 true JP4426833B2 (ja) | 2010-03-03 |
Family
ID=32594404
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003409571A Expired - Fee Related JP4426833B2 (ja) | 2002-12-23 | 2003-12-08 | 二重ゲート型電界効果トランジスタおよびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6833569B2 (ja) |
| JP (1) | JP4426833B2 (ja) |
| CN (1) | CN1282233C (ja) |
| TW (1) | TWI250639B (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7163864B1 (en) * | 2000-10-18 | 2007-01-16 | International Business Machines Corporation | Method of fabricating semiconductor side wall fin |
| JP3982218B2 (ja) * | 2001-02-07 | 2007-09-26 | ソニー株式会社 | 半導体装置およびその製造方法 |
| US7710771B2 (en) * | 2002-11-20 | 2010-05-04 | The Regents Of The University Of California | Method and apparatus for capacitorless double-gate storage |
| US7205185B2 (en) * | 2003-09-15 | 2007-04-17 | International Busniess Machines Corporation | Self-aligned planar double-gate process by self-aligned oxidation |
| US6888199B2 (en) * | 2003-10-07 | 2005-05-03 | International Business Machines Corporation | High-density split-gate FinFET |
| TWI248681B (en) * | 2004-03-29 | 2006-02-01 | Imec Inter Uni Micro Electr | Method for fabricating self-aligned source and drain contacts in a double gate FET with controlled manufacturing of a thin Si or non-Si channel |
| CN100342550C (zh) * | 2004-10-15 | 2007-10-10 | 中国科学院上海微系统与信息技术研究所 | 一种双栅金属氧化物半导体晶体管的结构及其制备方法 |
| KR100680958B1 (ko) * | 2005-02-23 | 2007-02-09 | 주식회사 하이닉스반도체 | 피모스 트랜지스터의 제조방법 |
| US7709313B2 (en) * | 2005-07-19 | 2010-05-04 | International Business Machines Corporation | High performance capacitors in planar back gates CMOS |
| JP4231909B2 (ja) * | 2005-07-22 | 2009-03-04 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| US20070105320A1 (en) * | 2005-08-31 | 2007-05-10 | Xiao ("Charles") Yang | Method and Structure of Multi-Surface Transistor Device |
| JP2008177273A (ja) * | 2007-01-17 | 2008-07-31 | Toshiba Corp | 半導体記憶装置及び半導体記憶装置の製造方法 |
| DE102007022533B4 (de) * | 2007-05-14 | 2014-04-30 | Infineon Technologies Ag | Verfahren zum Herstellen eines Halbleiterelements und Halbleiterelement |
| FR2929444B1 (fr) * | 2008-03-31 | 2010-08-20 | Commissariat Energie Atomique | Procede de fabrication d'une structure micro-electronique du type a semi-conducteur sur isolant et a motifs differencies, et structure ainsi obtenue. |
| US8324031B2 (en) * | 2008-06-24 | 2012-12-04 | Globalfoundries Singapore Pte. Ltd. | Diffusion barrier and method of formation thereof |
| US8299537B2 (en) * | 2009-02-11 | 2012-10-30 | International Business Machines Corporation | Semiconductor-on-insulator substrate and structure including multiple order radio frequency harmonic supressing region |
| US8933512B2 (en) | 2010-12-03 | 2015-01-13 | Institute of Microelectronics, Chinese Academy of Science | MOSFET and method for manufacturing the same |
| CN102487083B (zh) * | 2010-12-03 | 2015-03-25 | 中国科学院微电子研究所 | Mosfet及其制造方法 |
| US8716800B2 (en) * | 2010-12-31 | 2014-05-06 | Institute of Microelectronics, Chinese Academy of Sciences | Semiconductor structure and method for manufacturing the same |
| CN102544097B (zh) * | 2010-12-31 | 2015-01-07 | 中国科学院微电子研究所 | 半导体结构及其制造方法 |
| CN102867750B (zh) * | 2011-07-07 | 2015-03-25 | 中国科学院微电子研究所 | Mosfet及其制造方法 |
| CN102569091B (zh) * | 2011-08-29 | 2014-07-23 | 上海华力微电子有限公司 | 一种后栅极单晶体管动态随机存储器的制备方法 |
| CN102631957B (zh) * | 2012-04-13 | 2014-06-25 | 北京大学 | 带有栅压调制功能的超薄封装微流体系统及其制备方法 |
| US20150214339A1 (en) * | 2014-01-24 | 2015-07-30 | Varian Semiconductor Equipment Associates, Inc. | Techniques for ion implantation of narrow semiconductor structures |
| CN104702226A (zh) * | 2015-03-31 | 2015-06-10 | 宜确半导体（苏州）有限公司 | 一种改进的共源共栅射频功率放大器 |
| DE102018127447B4 (de) * | 2017-11-30 | 2021-05-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Anti-Reflexionsbeschichtung durch Ionenimplantation für lithographische Strukturierung |
| FR3097367B1 (fr) | 2019-06-17 | 2021-07-02 | Commissariat Energie Atomique | Procede de realisation de transistors mis en œuvre a faible temperature |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1131743A (ja) * | 1997-05-14 | 1999-02-02 | Sony Corp | 半導体装置及びその製造方法 |
| US6004837A (en) | 1998-02-18 | 1999-12-21 | International Business Machines Corporation | Dual-gate SOI transistor |
| US6074920A (en) * | 1998-08-26 | 2000-06-13 | Texas Instruments Incorporated | Self-aligned implant under transistor gate |
| US6365465B1 (en) | 1999-03-19 | 2002-04-02 | International Business Machines Corporation | Self-aligned double-gate MOSFET by selective epitaxy and silicon wafer bonding techniques |
| US6403981B1 (en) * | 2000-08-07 | 2002-06-11 | Advanced Micro Devices, Inc. | Double gate transistor having a silicon/germanium channel region |
| US6372559B1 (en) | 2000-11-09 | 2002-04-16 | International Business Machines Corporation | Method for self-aligned vertical double-gate MOSFET |
| US6396108B1 (en) | 2000-11-13 | 2002-05-28 | Advanced Micro Devices, Inc. | Self-aligned double gate silicon-on-insulator (SOI) device |
| US6686630B2 (en) | 2001-02-07 | 2004-02-03 | International Business Machines Corporation | Damascene double-gate MOSFET structure and its fabrication method |
| US6593192B2 (en) | 2001-04-27 | 2003-07-15 | Micron Technology, Inc. | Method of forming a dual-gated semiconductor-on-insulator device |
| US6611023B1 (en) | 2001-05-01 | 2003-08-26 | Advanced Micro Devices, Inc. | Field effect transistor with self alligned double gate and method of forming same |
| US6433609B1 (en) | 2001-11-19 | 2002-08-13 | International Business Machines Corporation | Double-gate low power SOI active clamp network for single power supply and multiple power supply applications |
| US6610576B2 (en) | 2001-12-13 | 2003-08-26 | International Business Machines Corporation | Method for forming asymmetric dual gate transistor |
| US6580132B1 (en) | 2002-04-10 | 2003-06-17 | International Business Machines Corporation | Damascene double-gate FET |
| JP2003332582A (ja) | 2002-05-13 | 2003-11-21 | Toshiba Corp | 半導体装置及びその製造方法 |
-
2002
- 2002-12-23 US US10/328,234 patent/US6833569B2/en not_active Expired - Lifetime
-
2003
- 2003-12-02 TW TW092133874A patent/TWI250639B/zh not_active IP Right Cessation
- 2003-12-08 JP JP2003409571A patent/JP4426833B2/ja not_active Expired - Fee Related
- 2003-12-18 CN CN200310121550.0A patent/CN1282233C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| TW200421594A (en) | 2004-10-16 |
| CN1523649A (zh) | 2004-08-25 |
| JP2004207705A (ja) | 2004-07-22 |
| TWI250639B (en) | 2006-03-01 |
| US6833569B2 (en) | 2004-12-21 |
| CN1282233C (zh) | 2006-10-25 |
| US20040121549A1 (en) | 2004-06-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4426833B2 (ja) | 二重ゲート型電界効果トランジスタおよびその製造方法 | |
| JP4110085B2 (ja) | 二重ゲート型電界効果トランジスタの製造方法 | |
| TWI584478B (zh) | 半導體裝置及其製造方法 | |
| US8685847B2 (en) | Semiconductor device having localized extremely thin silicon on insulator channel region | |
| US7767546B1 (en) | Low cost fabrication of double box back gate silicon-on-insulator wafers with built-in shallow trench isolation in back gate layer | |
| US8790991B2 (en) | Method and structure for shallow trench isolation to mitigate active shorts | |
| US7785944B2 (en) | Method of making double-gated self-aligned finFET having gates of different lengths | |
| US20080079084A1 (en) | Enhanced mobility MOSFET devices | |
| JP2000277745A (ja) | ダブルゲート集積回路及びその製造方法 | |
| JP2008517464A (ja) | Ｆｉｎｆｅｔと一体化した平坦基板デバイス及びその製造方法 | |
| TW202218093A (zh) | 半導體裝置 | |
| TWI556427B (zh) | 緩衝層及其形成方法 | |
| US20110254092A1 (en) | Etsoi cmos architecture with dual backside stressors | |
| US20110291184A1 (en) | Semiconductor structure and method for manufacturing the same | |
| TWI690025B (zh) | 絕緣體上半導體基底、其形成方法以及積體電路 | |
| US20210272852A1 (en) | Gate Structure and Method | |
| US20230335619A1 (en) | Gate structure and method | |
| US20200051808A1 (en) | Field-effect transistors with a grown silicon-germanium channel | |
| US7692243B2 (en) | Semiconductor device and method of manufacturing the same | |
| US11888064B2 (en) | Semiconductor device and method | |
| JP4328708B2 (ja) | Ｃｍｏｓデバイスの製造方法及びｃｍｏｓデバイスを備える構造 | |
| US9209201B2 (en) | Systems and methods for integrating different channel materials into a CMOS circuit by using a semiconductor structure having multiple transistor layers | |
| JP4110089B2 (ja) | 二重ゲート型電界効果トランジスタの製造方法 | |
| US10680065B2 (en) | Field-effect transistors with a grown silicon-germanium channel | |
| CN115380380A (zh) | 用于制造SeOI集成电路芯片的方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051031 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051108 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20060206 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20060209 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060426 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20061128 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091112 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091211 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4426833 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121218 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121218 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131218 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |