CN108064412A - 具有多个蚀刻停止层的体块层转移晶片 - Google Patents

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Abstract

公开了用以消除许多器件制造应用中对于SOI晶片的需要的接合半导体器件结构和器件结构制造工艺。在一些示例中，在体块半导体晶片上制造有源器件结构期间，多个蚀刻停止层被形成在原位。该蚀刻停止层被纳入到层转移工艺中以使得具有基本上均匀的跨晶片厚度的极薄的高质量有源器件层能够与体块半导体晶片分隔开并接合到操作晶片。结果，这些示例可以产生高性能且低功率的半导体器件，同时避免SOI晶片的高成本。

Description

具有多个蚀刻停止层的体块层转移晶片
背景
绝缘体上覆硅(SOI)器件制造技术使用SOI晶片来制造各种各样的不同高性能和低功率的半导体器件和电路。SOI晶片通常在顶部和底部体块硅晶片(bulk siliconwafer)之间具有电绝缘埋藏氧化物(BOX)层，该顶部包括薄硅层，其中形成有晶体管和其他有源器件。在一些示例中，所有有源器件和集成电路处理都是在SOI晶片上执行的。作为薄硅层和体块硅晶片之间的电绝缘的结果，这些有源器件倾向于以比直接制造在体块硅晶片上的相当器件更高的性能和更低的功率来操作。在其他示例中，层转移工艺被用来将SOI晶片的顶部有源器件部分转移到操作晶片。在该过程中，SOI晶片的顶部部分被接合到操作晶片，且SOI晶片的体块基板和BOX层被移除。在一些示例中，操作晶片在操作晶片的有源器件层和体块基板之间包括一个或多个富阱层以禁止寄生表面导电并增强操作晶片上的一个或多个器件的RF性能，如在例如美国专利No.8,466,036中描述的。
虽然基于SOI晶片的制造技术提供了许多益处，但是SOI晶片的高成本(与体块半导体晶片相比)将这些制造方法的使用限制于仅仅可能的半导体器件市场的小子集。
概述
在一些示例中，蚀刻停止沟槽被创建在半导体晶片的顶部。第一蚀刻停止材料被形成在该蚀刻停止沟槽中。第二蚀刻停止材料被产生在该第一蚀刻停止材料上。器件层被制造在该半导体晶片的顶部中。该器件层包括有源器件。半导体晶片被接合到操作晶片，其中该半导体晶片的顶部面对该操作晶片。在该半导体晶片被接合到该操作晶片之后，该半导体晶片的底侧被打薄到该第一蚀刻停止材料的底部。在打薄该半导体晶片的底侧之后，该第一蚀刻停止材料被选择性地消除到该第二蚀刻停止材料的底部。在选择性地消除该第一蚀刻停止材料之后，该半导体晶片的底部被移除。
在一些示例中，半导体结构具有体块半导体晶片，该体块半导体晶片包括底面、顶面、和从该底面延伸到该顶面的填充有电绝缘材料的隔离区域。该体块半导体晶片的至少一个区域有小于140纳米的厚度。该半导体结构还在该半导体晶片上具有包括有源器件的器件层。隔离区域将有源器件中的相应器件彼此电隔离。该半导体结构还具有该器件层上的一个或多个介电层和一个或多个金属化层。该半导体结构还在该半导体晶片的底面上具有氧化层。该氧化层具有由小于5微米的表面变化表征的底面。
附图描述
图1是制造接合半导体结构的方法的示例的流程图。
图2是具有任选保护层的体块半导体晶片的示例的图解视图。
图3是在一组蚀刻停止沟槽被形成在体块半导体晶片的顶部之后，图2的体块半导体晶片的示例的图解视图。
图4A是在一组蚀刻停止材料被形成在蚀刻停止沟槽中之后，图3的体块半导体晶片的示例的图解视图。
图4B是在一组蚀刻停止材料被形成在蚀刻停止沟槽中之后，图3的体块半导体晶片的替换性示例的图解视图。
图5A是在两种不同蚀刻停止材料被形成在蚀刻停止沟槽中之后，图3的体块半导体晶片的替换性示例的图解视图。
图5B是在两组蚀刻停止沟槽被形成并填充有不同蚀刻停止材料之后，图3的体块半导体晶片的替换性示例的图解视图。
图6A是在隔离区域被形成在体块半导体晶片的顶部之后，图4A的体块半导体晶片的示例的图解视图。
图6B是在有源器件层和两个金属化层被制造之后，图6A的体块半导体晶片的示例的图解视图。
图7A是在隔离区域被形成在体块半导体晶片的顶部之后，图4B的体块半导体晶片的示例的图解视图。
图7B是在有源器件层和两个金属化层被制造之后，图7A的体块半导体晶片的示例的图解视图。
图8是形成自图6A的体块半导体晶片和操作晶片的接合半导体结构的示例的图解视图。
图9是体块半导体晶片打薄工艺阶段之后图8的接合半导体结构的示例的图解视图。
图10是第一蚀刻停止移除工艺之后图9的接合半导体结构的图解视图。
图11是体块半导体晶片移除工艺阶段之后，图10的接合半导体结构的图解视图。
图12是层转移工艺之后图11的接合半导体结构的图解视图。
详细描述
在以下描述中，相同的参考标记被用来标识相同的元件。进一步，附图旨在以图解的方式解说示例性实施例的主要特征。附图并不旨在描绘实际实施例的每个特征，也不旨在描绘所描绘的元件的相对大小，并且附图不是按比例绘制的。
本文中描述的一些示例提供了接合半导体器件结构和器件结构制造工艺以消除许多器件制造应用中对于SOI晶片的需要。在一些示例中，在体块半导体晶片上制造有源器件结构期间，多个蚀刻停止层被形成在原位。蚀刻停止层被纳入到层转移工艺以使得具有基本上均匀的跨晶片厚度的极薄(例如，小于10纳米厚)高质量有源器件层能够与体块半导体晶片分开并接合到操作晶片。在一些示例中，跨晶片表面变化可以从大致2微米减小到不到3-4纳米。结果，这些示例可以产生高性能和低功率的半导体器件，同时避免SOI晶片的高成本。
图1示出了制造接合半导体结构的方法的示例。根据该方法，蚀刻停止沟槽被创建在半导体晶片的顶部(图1，框10)。第一蚀刻停止材料被形成在蚀刻停止沟槽中(图1，框12)。第二蚀刻停止材料被产生在第一蚀刻停止材料上(图1，框14)。器件层被制造在半导体晶片的顶部中，其中器件层包括有源器件(图1，框16)。半导体晶片被接合到操作晶片，其中半导体晶片的顶部面对操作晶片(图1，框18)。在半导体晶片被接合到操作晶片之后，半导体晶片的底侧被打薄到第一蚀刻停止材料的底部(图1，框20)。在半导体晶片被打薄之后，第一蚀刻停止材料被选择性地消除到第二蚀刻停止材料的底部(图1，框22)。在选择性地消除第一蚀刻停止材料之后，半导体晶片的底部被移除(图1，框24)。
参见图2，在图1的方法中，制造接合半导体结构的过程始于体块半导体晶片30，其可以包括任选保护层32。一般而言，体块半导体晶片30可以由任何类型的半导体材料形成。在所解说的示例中，体块半导体晶片30是体块硅晶片。一般而言，任选保护层32可以使用任何类型的保护材料形成。在一些示例中，保护层由电绝缘体(诸如，氧化物(例如，二氧化硅)、氮化硅、或碳化硅)形成。
参照图3，在图1的方法中，一个或多个蚀刻停止沟槽34、36、38被创建在半导体晶片30的顶部中(图1，框10)。在一些示例中，这些沟槽被形成在半导体晶片30的相应隔离区域中，诸如半导体晶片30的浅沟槽隔离(STI)区域或局部氧化硅(LOCOS)隔离区域。沟槽34-38延展到顶侧沟槽深度40，其设置了对应的第一底侧蚀刻停止深度42。在一些示例中，顶侧沟槽深度40是2-3微米。一般而言，沟槽创建过程可以发生在选择半导体晶片之后、沉积金属互连层之前的前端制程(FEOL)处理序列的任何阶段。在一些示例中，沟槽34-38在隔离区域之前形成。沟槽可以用各种不同方式创建，包括各种不同的干法蚀刻技术、湿法蚀刻技术、以及此类技术的组合。在一些示例中，沟槽34-38使用常规STI制造技术创建。
如图4A中所示，在一些示例中，在一个或多个蚀刻停止沟槽34-38被创建之后，第一蚀刻停止材料44被形成在一个或多个蚀刻停止沟槽34-38中(图1，框12)。第一蚀刻停止材料44充当针对体块半导体晶片40的蚀刻停止。在所解说的示例中，针对目标半导体晶片蚀刻工艺，半导体晶片30具有相对于第一蚀刻停止材料44的高蚀刻速率。在半导体晶片30是体块硅晶片的示例中，第一蚀刻停止材料44可以由例如氮化硅(SiN)、多晶硅锗(SiGe)、或硅硼锗(Si(B)Ge)形成。第一蚀刻停止材料44通常使用高纵横比填充工艺形成。在第一蚀刻停止材料44形成之后，通常执行表面平滑化工艺(例如，化学机械抛光/平坦化(CMP))以从保护层32的表面移除第一蚀刻停止材料44，并使第一蚀刻停止材料44凹陷到半导体晶片30的顶面之下的深度46。在一些示例中，深度46将小于隔离(例如，STI)区域的指定深度。
图4B示出了图3中所示的结构的替换性示例，其中第一蚀刻停止材料44被形成在一个或多个蚀刻停止沟槽34-38(图1，框12)中。在第一蚀刻停止材料44形成之后，通常执行表面平滑化工艺(例如，化学机械抛光/平坦化(CMP))以从保护层32的表面移除第一蚀刻停止材料44，但是，与图4A中所示的示例形成对比，第一蚀刻停止材料44仅被蚀刻到保护层32的顶面而非蚀刻到半导体晶片40的顶面之下的深度。
图5A示出了一个替换性示例，其中一个或多个沟槽34-38中的每一者填充有不同蚀刻停止材料44、48，其建立了不同的相应底侧蚀刻停止深度42、50以增加可以在层分隔工艺中与体块半导体晶片30分隔开的有源器件层的跨晶片均匀度。虽然仅解说了两种类型的材料，但是任何数目的不同蚀刻停止材料可以被用于伴随这些示例。在所解说的示例中，针对至少一个目标半导体晶片蚀刻工艺，半导体晶片30具有相对于第一蚀刻停止材料44和第二蚀刻停止材料的高蚀刻速率。此外，针对用于蚀刻第一蚀刻停止材料44的目标工艺，第一蚀刻停止材料44具有相对于第二蚀刻停止材料48的高蚀刻速率。如上文结合图4A中所示的示例所描述的，在第二蚀刻停止材料48形成之后，通常执行表面平滑工艺(例如，化学机械抛光/平坦化(CMP))以从保护层32的表面移除第二蚀刻停止材料48，并使第二蚀刻停止材料48凹陷到半导体晶片30的顶面之下的深度46。再次，在一些示例中，深度46小于隔离(例如，STI)区域的指定深度(在以下描述)。
图5B示出了一个替换性示例，其中两组沟槽31、33、35和37、39、41分别填充有不同蚀刻停止材料43、45以建立不同的相应底侧蚀刻停止深度42、50，这些停止深度可以被用来增加可以在层分隔工艺中与体块半导体晶片30分隔开的有源器件层的跨晶片均匀度。虽然仅解说了两种类型的沟槽，但是任何数目的不同类型的沟槽可以被用于伴随这些示例。在所解说的示例中，针对至少一个目标半导体晶片蚀刻工艺，半导体晶片30具有相对于第一蚀刻停止材料43和第二蚀刻停止材料45的高蚀刻速率。此外，针对用于蚀刻第一蚀刻停止材料43的目标工艺，第一蚀刻停止材料43具有相对于第二蚀刻停止材料45的高蚀刻速率。如上文结合图4A中所示的示例所描述的，在第二蚀刻停止材料45形成之后，通常在第一和第二组沟槽31-35和37-41中的每一者被形成且分别填充有第一和第二蚀刻停止材料43、45之后执行表面平滑化工艺(例如，化学机械抛光/平坦化(CMP))以从保护层32的表面移除第一和第二蚀刻停止材料43、45，并使第一和第二蚀刻停止材料43、45凹陷到半导体晶片30的顶面之下的深度46。再次，在一些示例中，深度46小于隔离(例如，STI)区域的指定深度(在以下描述)。
参见图6A，在一些示例中，在图4A中所示的示例中第一蚀刻停止材料44被形成在一个或多个沟槽34-38中之后，第二或“顶部”蚀刻停止材料52被产生在一个或多个蚀刻停止沟槽中的第一蚀刻停止材料上(图1、框14)。针对目标半导体晶片蚀刻工艺，半导体晶片30具有相对于顶部蚀刻停止材料52的高蚀刻速率，且针对用于蚀刻第一蚀刻停止材料44的目标工艺，第一蚀刻停止材料44具有相对于顶部蚀刻停止材料52的高蚀刻速率。在一些示例中，顶部蚀刻停止材料52由氧化物(诸如，二氧化硅)形成。在所解说的示例中，顶部蚀刻停止材料52在隔离区域54、56、58、60、52(例如，STI区域)的制造期间产生。蚀刻停止材料52和用于形成隔离区域54-62的材料可以是相同的或不同的。在该过程期间，保护层32通常被移除，如图6A中所示。在所解说的示例中，隔离区域54-62横向地延伸超过顶部蚀刻停止材料52的横向范畴；在其他示例中，隔离区域54-62和蚀刻停止材料52的横向范畴是相同的。
参见图6B，在所解说的示例中，在隔离区域54-62被形成之后，有源器件层64被形成在体块半导体晶片30的顶部。有源器件层64包括数个有源器件66、68、70、无源器件(未示出)、以及上覆盖介电层72，诸如原硅酸四乙酯(TEOS)、或接触玻璃。有源器件层64还包括金属互连通过其延伸以将下方的有源和无源器件连接到上覆盖的金属化层74、76，以及其他芯片上器件和芯片外器件的通孔。还可以形成附加的互连层(未示出)。
参见图7A，在一些示例中，在保护层32通常被移除之后，一个或多个隔离区域54、56、58、60、62(例如，STI区域)被形成在图4B中所示的结构中。在所解说的示例中，包含第一蚀刻停止材料44的一个或多个沟槽位于与隔离区域56、60、62重合的区域中；在其他示例中，这些沟槽可以从隔离区域的位置横向地偏移。在所解说的示例中，隔离区域54-62横向地延伸超过顶部蚀刻停止材料52的横向范畴；在其他示例中，隔离区域54-62和蚀刻停止材料52的横向范畴是相同的。
参见图7B，在所解说的示例中，在隔离区域54-62被形成之后，有源器件层64被形成在体块半导体晶片30的顶部。有源器件层64包括数个有源器件66、68、70、无源器件(未示出)、以及上覆盖介电层72，诸如正硅酸四乙酯(TEOS)、氧化物(例如，二氧化硅)或接触玻璃。在该示例中，上覆盖介电层72在以下结合图10所描述的移除第一蚀刻停止材料44的过程期间用作第二蚀刻停止。出于该目的，针对用于蚀刻第一蚀刻停止材料44的目标工艺，第一蚀刻停止材料44具有相对于上覆盖介电层72的高蚀刻速率。有源器件层64还包括金属互连通过其延伸以将下方的有源和无源器件连接到上覆盖的金属化层74、76、以及其他芯片上器件和芯片外器件的通孔。还可以形成附加的互连层(未示出)。
参见图8，在有源和无源器件以及结构被形成在半导体晶片30上之后，最终的半导体结构80可以随后被接合到操作晶片84的顶面82，作为将半导体结构80的顶部转移到操作晶片84的工艺的一部分(图1，框16)。
操作晶片84通常是可以包括或可以不包括附加层和结构的体块半导体晶片(例如，硅晶片)。在一些示例中，操作晶片84包括禁止操作晶片84中的寄生表面导电以增强形成在半导体结构80中的器件的RF性能的一个或多个结构(例如，腔和其他结构特征)和一个或多个富阱层(TRL)。简而言之，一个或多个TRL减小了操作晶片基板中的非线性寄生电容和寄生表面导电。在另一方面，这一个或多个结构通过减小介电常数以及增加一个或多个器件和操作晶片基板之间的电阻率以减小这一个或多个器件和操作晶片基板之间的电容性交互而进一步减小了操作晶片基板中非线性响应的影响。有关TRL的结构和操作、以及介电常数减小和电阻率增加结构的附加细节在2015年2月26日提交的美国专利申请No.14/633,024中描述，其通过引用被纳入于此。
操作晶片84的顶面82通常使用晶片接合或者一个或多个其他层转移技术而被接合到半导体结构80的顶部。在一些示例中，操作晶片84在其顶面82上包括暴露的接合层86，该接合层86被用于将操作晶片84接合到半导体结构80的顶面。接合层86可以形成自一个或多个绝缘体层和钝化层。在一些示例中，接合层是通过化学气相沉积(CVD)或热氧化形成的氧化层。
参见图9，在半导体晶片30被接合到操作晶片84之后，体块半导体晶片30的底侧被打薄到第一蚀刻停止材料44的底部88。在一些示例中，打薄工艺(例如，机械研磨、机械抛光、快速湿法蚀刻、等离子蚀刻、化学-机械抛光、或其他晶片打薄工艺)被用来打薄半导体晶片80的底部基板部分。打薄工艺可以涉及，例如，任何上述提及的打薄工艺的按需组合以改进半导体基板30的均匀度。在一些示例中，底部基板部分被使用机械晶片研磨、继以等离子或湿法蚀刻的组合来打薄，该等离子或湿法蚀刻诸如TMAH(四甲基氢氧化胺)湿法蚀刻，其对于第一蚀刻停止材料(例如，氮化硅(SiN)、多晶硅锗(SiGe)或硅硼锗(Si(B)Ge))具有高度选择性，从而其蚀刻未经掺杂的体块硅基板并有效地在第一蚀刻停止材料44的底部停止。
如图10中所示，在打薄体块半导体晶片30的底侧之后，第一蚀刻停止材料44被选择性地消除。在图6A-6B中所示的类型的示例中，第一蚀刻停止材料44被选择性地消除到顶部蚀刻停止材料52的底部90、92、94。在图7A-7B中所示的类型的示例中，第一蚀刻停止材料44被选择性地消除到有源器件层64中的电介质材料72的底部。在一些示例中，对体块半导体晶片30和上覆盖的蚀刻停止材料具有高度选择性的蚀刻工艺被用来选择性地移除第一蚀刻停止材料52。在体块半导体基板30是硅的示例中，上覆盖的蚀刻停止材料可以是二氧化硅，而第一蚀刻停止材料44可以是氮化硅，包括氧气和氮气的混合物以及少量的氟源的基于干燥气体放电的蚀刻工艺可以被用来选择性地蚀刻氮化硅蚀刻停止材料44。
参见图11，在消除顶部蚀刻停止材料52之后，体块半导体晶片30的底部被移除。在一些示例中，体块半导体晶片30被向下移除到隔离区域54、56、58、60、62(例如，STI区域)。在其他示例中，体块半导体晶片30被移除到顶部蚀刻停止材料52的底部。一般而言，各种不同的蚀刻工艺可以被用来选择性地移除体块半导体晶片30。在体块半导体晶片30是硅且隔离区域54-62是二氧化硅的示例中，化学机械抛光/平坦化工艺被用来将体块硅基板向下移除到对应于隔离区域54-62的最底面的深度。
在一些示例中，最终的半导体结构89包括底面、顶面、和从底面延伸到顶面的填充有电绝缘材料的隔离区域，其中体块半导体晶片的至少一个区域有小于140纳米的厚度。最终的半导体结构89还包括器件层，该器件层包括半导体晶片上的有源器件，以及将有源器件的相应器件彼此电隔离的隔离区域。最终的半导体结构89进一步包括器件层上的一个或多个介电层和一个或多个金属化层，以及半导体晶片的底面上的氧化层。氧化层通常具有由小于5微米的表面变化表征的底面。在这些示例中的一些示例中，最终半导体晶片30在半导体晶片的底部被移除的区域中具有小于10纳米的厚度。
在一些示例中，在体块半导体晶片30被选择性地移除之后，钝化层(例如，介电绝缘体层)被形成在最终半导体结构89的暴露的底侧之上。钝化层通常被平滑化。在这些示例中的一些示例中，钝化层的底面由小于5微米的表面变化来表征。在一些示例中，跨晶片钝化层表面变化可以从大致2微米减小到不到3-4纳米。
在一些示例中，有源器件66-70的触点被形成在体块半导体晶片30的顶部的暴露底侧上。例如，参照图10，触点可以通过蚀刻穿过顶部蚀刻停止材料52的隔离区域或底部90、92、94到金属化层74或76来形成。
如图12中所示，在一些示例中，一个或多个附加转移层96可以被接合到最终半导体结构89。此外，一个或多个通孔98可以被用来互连不同转移层的金属化层。在某些办法中，通孔98将会与形成自每个晶片的顶面的原始沟槽对齐。任何数目的附加层可以使用该工艺来增加，因为另一层的附加所导致的结构可以被作为工艺的下一迭代的操作晶片对待。

Claims (24)

1.一种方法，包括：
在半导体晶片的顶部中创建蚀刻停止沟槽；
在所述蚀刻停止沟槽中形成第一蚀刻停止材料；
在所述第一蚀刻停止材料上产生第二蚀刻停止材料；
在所述半导体晶片的顶部中制造器件层，其中所述器件层包括有源器件；
将所述半导体晶片接合到操作晶片，其中所述半导体晶片的顶部面对所述操作晶片；
在所述接合之后，将所述半导体晶片的底侧打薄到所述第一蚀刻停止材料的底部；
在所述打薄之后，将所述第一蚀刻停止材料选择性地消除到所述第二蚀刻停止材料的底部；以及
在所述消除之后，移除所述半导体晶片的底部。
2.如权利要求1所述的方法，其特征在于，所述蚀刻停止沟槽被形成在所述半导体晶片的隔离区域中。
3.如权利要求2所述的方法，其特征在于，所述第二蚀刻停止材料包括在所述器件层中将所述有源器件与另一有源器件电隔离的电绝缘材料。
4.如权利要求2所述的方法，其特征在于，进一步包括：
在所述产生之后，在所述隔离区域中形成电绝缘材料以在所述器件层中将所述有源器件与另一有源器件电隔离。
5.如权利要求2所述的方法，其特征在于，所述隔离区域在所述半导体晶片的顶面下延伸第一深度，以及所述形成包括使得所述第一蚀刻停止材料在所述半导体晶片的顶面下凹陷到小于所述第一深度的第二深度。
6.如权利要求1所述的方法，其特征在于，所述第二蚀刻停止材料是形成在所述半导体晶片的顶部中的有源器件层中的介电材料。
7.如权利要求1所述的方法，其特征在于，进一步包括：
在所述第二蚀刻停止材料上形成第三蚀刻停止材料；
在所述消除之后，将所述第二蚀刻停止材料选择性地移除到所述第三蚀刻停止材料的底部。
8.如权利要求1所述的方法，其特征在于，所述打薄包括机械研磨、化学机械抛光、和湿法蚀刻中的至少两者。
9.如权利要求1所述的方法，其特征在于，所述消除包括用以比蚀刻所述半导体晶片更高的速率蚀刻所述第一蚀刻停止材料的蚀刻剂来选择性地蚀刻所述第一蚀刻停止材料。
10.如权利要求1所述的方法，其特征在于，所述移除包括化学机械抛光所述半导体晶片的底部。
11.如权利要求1所述的方法，其特征在于，所述制造是在所述第二蚀刻停止材料被产生在所述第一蚀刻停止材料上之后执行的。
12.如权利要求11所述的方法，其特征在于，所述制造是在所述半导体晶片被接合到所述操作晶片之前执行的。
13.如权利要求1所述的方法，其特征在于，进一步包括，在所述器件层上构建一个或多个介电层和一个或多个金属化层。
14.如权利要求13所述的方法，其特征在于，所述制造包括在所述半导体晶片的顶部上制造多个有源器件，以及所述一个或多个金属化层中的至少一者互连所述有源器件中的相应器件。
15.如权利要求1所述的方法，其特征在于，所述创建包括在所述半导体晶片的顶部中创建多个蚀刻停止沟槽，以及所述形成和所述产生是各自针对所述一个或多个蚀刻停止沟槽中的每一者执行的。
16.如权利要求1所述的方法，其特征在于，所述半导体晶片是体块半导体晶片。
17.如权利要求1所述的方法，其特征在于，所述半导体晶片是体块硅晶片。
18.如权利要求1所述的方法，其特征在于，所述创建包括创建具有所述半导体晶片的顶面下1-2微米的深度的蚀刻停止沟槽。
19.如权利要求1所述的方法，其特征在于：
在所述移除之后，在所述半导体晶片的底部被移除处，所述半导体晶片具有小于140纳米的厚度。
20.如权利要求1所述的方法，其特征在于：
在所述移除之后，在所述半导体晶片的底部被移除处，所述半导体晶片具有小于10纳米的厚度。
21.如权利要求1所述的方法，其特征在于，进一步包括：
在所述移除之后，在所述半导体晶片的底面上形成绝缘体层并平滑化所述绝缘体层；
其中，在所述平滑化之后，所述绝缘体层具有由小于5微米的表面变化表征的底面。
22.一种方法，包括：
在半导体晶片的顶部中创建第一和第二蚀刻停止沟槽，其中所述第一和第二蚀刻停止沟槽具有不同的顶侧沟槽深度；
在所述第一蚀刻停止沟槽中形成第一蚀刻停止材料，以及在所述第二蚀刻停止沟槽中形成第二蚀刻停止材料；
在所述第一和第二蚀刻停止材料上产生第三蚀刻停止材料；
在所述半导体晶片的顶部中制造器件层，其中所述器件层包括有源器件；
将所述半导体晶片接合到操作晶片，其中所述半导体晶片的顶部面对所述操作晶片；
在所述接合之后，将所述半导体晶片的底侧打薄到所述第一蚀刻停止材料的底部；
在所述打薄之后，将所述第一蚀刻停止材料选择性地消除到所述第二蚀刻停止材料的底部；
在所述消除之后，将所述第一蚀刻停止材料和所述第二蚀刻停止材料选择性地移除到所述第三蚀刻停止材料的底部；以及
在所述消除之后，移除所述半导体晶片的底部。
23.一种半导体结构，包括：
体块半导体晶片，其包括底面、顶面、和从所述底面延伸到所述顶面的填充有电绝缘材料的隔离区域，其中所述块半导体晶片的至少一个区域有小于140纳米的厚度；
器件层，其包括所述半导体晶片上的有源器件，其中隔离区域将所述有源器件的相应器件彼此电隔离；
所述器件层上的一个或多个介电层和一个或多个金属化层；以及
所述半导体晶片的所述底面上的氧化层，其中所述氧化层具有由小于5微米的表面变化表征的底面。
24.如权利要求23所述的半导体结构，其特征在于，所述体块半导体晶片的至少一个区域有小于10纳米的厚度。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10978351B2 (en) * 2017-11-17 2021-04-13 Taiwan Semiconductor Manufacturing Co., Ltd. Etch stop layer between substrate and isolation structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5185292A (en) * 1989-07-20 1993-02-09 Harris Corporation Process for forming extremely thin edge-connectable integrated circuit structure
CN102751192A (zh) * 2011-04-18 2012-10-24 英飞凌科技奥地利有限公司 形成半导体器件和形成半导体晶体管的方法及半导体器件
CN103348473A (zh) * 2010-12-24 2013-10-09 Io半导体股份有限公司 用于半导体装置的富陷阱层
US20150221523A1 (en) * 2013-10-01 2015-08-06 Infineon Technologies Ag Arrangement and method for manufacturing the same

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5071792A (en) 1990-11-05 1991-12-10 Harris Corporation Process for forming extremely thin integrated circuit dice
US5591678A (en) 1993-01-19 1997-01-07 He Holdings, Inc. Process of manufacturing a microelectric device using a removable support substrate and etch-stop
US5395481A (en) 1993-10-18 1995-03-07 Regents Of The University Of California Method for forming silicon on a glass substrate
US7295742B2 (en) * 2002-05-31 2007-11-13 Matsushita Electric Industrial Co., Ltd. Optical element and method for producing the same
US7535100B2 (en) 2002-07-12 2009-05-19 The United States Of America As Represented By The Secretary Of The Navy Wafer bonding of thinned electronic materials and circuits to high performance substrates
JP4401874B2 (ja) * 2004-06-21 2010-01-20 株式会社ルネサステクノロジ 半導体装置
US20070040235A1 (en) * 2005-08-19 2007-02-22 International Business Machines Corporation Dual trench isolation for CMOS with hybrid orientations
JP4869664B2 (ja) * 2005-08-26 2012-02-08 本田技研工業株式会社 半導体装置の製造方法
US7955969B2 (en) 2005-09-08 2011-06-07 International Rectifier Corporation Ultra thin FET
US7691722B2 (en) * 2006-03-14 2010-04-06 Micron Technology, Inc. Isolation trench fill using oxide liner and nitride etch back technique with dual trench depth capability
KR101602446B1 (ko) * 2009-02-12 2016-03-15 삼성전자주식회사 문턱전압 조절 영역을 갖는 반도체소자의 제조방법
US8742476B1 (en) * 2012-11-27 2014-06-03 Monolithic 3D Inc. Semiconductor device and structure
KR101656678B1 (ko) * 2010-06-21 2016-09-12 삼성전자주식회사 패턴 형성 방법 및 이를 이용한 반도체 장치 제조 방법
US9553013B2 (en) 2010-12-24 2017-01-24 Qualcomm Incorporated Semiconductor structure with TRL and handle wafer cavities
US9236379B2 (en) * 2011-09-28 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabrication method thereof
US8685808B2 (en) * 2011-09-28 2014-04-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device fabrication method
US8940559B2 (en) 2011-11-04 2015-01-27 Hewlett-Packard Development Company, L.P. Method of fabricating an integrated orifice plate and cap structure
KR20130066935A (ko) * 2011-12-13 2013-06-21 에스케이하이닉스 주식회사 반도체 소자 및 이의 제조 방법
CN103515230B (zh) * 2012-06-19 2016-04-20 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR102001597B1 (ko) * 2012-12-11 2019-07-19 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9318368B2 (en) * 2013-11-14 2016-04-19 Taiwan Semiconductor Manufacturing Co., Ltd. Photomask and method for forming dual STI structure by using the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5185292A (en) * 1989-07-20 1993-02-09 Harris Corporation Process for forming extremely thin edge-connectable integrated circuit structure
CN103348473A (zh) * 2010-12-24 2013-10-09 Io半导体股份有限公司 用于半导体装置的富陷阱层
CN102751192A (zh) * 2011-04-18 2012-10-24 英飞凌科技奥地利有限公司 形成半导体器件和形成半导体晶体管的方法及半导体器件
US20150221523A1 (en) * 2013-10-01 2015-08-06 Infineon Technologies Ag Arrangement and method for manufacturing the same

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