JP2018523302A - 複数のエッチストップ層を備えたバルク層転写ウェーハ - Google Patents

複数のエッチストップ層を備えたバルク層転写ウェーハ Download PDF

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Abstract

多くのデバイス製作応用分野におけるSOIウェーハの必要性をなくすための、接合型半導体デバイス構造およびデバイス構造製作プロセスが、開示される。いくつかの例では、バルク半導体ウェーハ上に能動デバイス構造を製作する間に、複数のエッチストップ層がin situで形成される。これらのエッチストップ層は、ウェーハにわたる実質的に均一な厚さの非常に薄い高品質能動デバイス層をバルク半導体ウェーハから分離してハンドルウェーハに接合できるようにするために、層転写プロセスに組み込まれるものである。結果として、これらの例は、高コストのSOIウェーハを省いて、高性能および低電力の半導体デバイスをもたらすことが可能である。

Description

シリコンオンインシュレータ(SOI)デバイス製作技術では、SOIウェーハを使用して、多種多様な異なる高性能および低電力の半導体デバイスおよび回路を製作する。SOIウェーハは典型的に、トランジスタおよび他の能動デバイスが中に形成されるシリコンの薄層を含む上部部分と、底部バルクシリコンウェーハとの間に、電気絶縁埋込み酸化物(BOX)層を有する。いくつかの例では、能動デバイスおよび集積回路の処理のすべてが、SOIウェーハ上で実施される。薄いシリコン層とバルクシリコンウェーハとの間を電気的に分離する結果として、これらの能動デバイスは、バルクシリコンウェーハ上に直接製作される同等のデバイスよりも高い性能および低い電力で動作する傾向がある。他の例では、SOIウェーハの上部能動デバイス部分をハンドルウェーハに転写させるために、層転写プロセスが使用される。このプロセスでは、SOIウェーハの上部部分がハンドルウェーハに接合され、SOIウェーハのバルク基板およびBOX層が除去される。いくつかの例では、ハンドルウェーハは、例えば米国特許第8,466,036号に記載されているように、寄生表面伝導(parasitic surface conduction)を抑制して、ハンドルウェーハ上の1つまたは複数のデバイスのRF性能を高めるために、能動デバイス層とハンドルウェーハのバルク基板との間に、1つまたは複数のトラップリッチ層を含む。
SOIウェーハベースのデバイス製作技術は、多くの利点をもたらすが、バルク半導体ウェーハと比較して高いSOIウェーハのコストが、これらの製作方法の使用を、可能な半導体デバイス市場のほんの一部に制限している。
米国特許第8,466,036号 米国特許出願第14/633,024号
いくつかの例では、半導体ウェーハの上部部分内に、エッチストップトレンチが作成される。エッチストップトレンチ内に、第1のエッチストップ材料が形成される。第1のエッチストップ材料上に、第2のエッチストップ材料が作製される。半導体ウェーハの上部部分内に、デバイス層が製作される。デバイス層は能動デバイスを含む。半導体ウェーハがハンドルウェーハに、半導体ウェーハの上部部分がハンドルウェーハに面した状態で、接合される。半導体ウェーハがハンドルウェーハに接合された後、半導体ウェーハの底部側が、第1のエッチストップ材料の底部部分まで薄化される。半導体ウェーハの底部側を薄化した後、第1のエッチストップ材料が、第2のエッチストップ材料の底部部分まで選択的に取り除かれる。第1のエッチストップ材料を選択的に取り除いた後、半導体ウェーハの底部部分が除去される。
いくつかの例では、半導体構造が、底面、上面、および底面から上面まで延在する、電気絶縁材料で充填された分離領域を含む、バルク半導体ウェーハを有する。バルク半導体ウェーハの少なくとも1つの領域が、140ナノメートル厚さ未満である。半導体構造はまた、半導体ウェーハ上の能動デバイスを含む、デバイス層を有する。分離領域が、能動デバイスのそれぞれを互いに電気的に分離する。半導体構造はまた、デバイス層上の1つまたは複数の誘電体層および1つまたは複数のメタライゼーション層を有する。半導体構造はまた、半導体ウェーハの底面上の酸化物層を有する。酸化物層は、5マイクロメートル未満の表面ばらつきによって特徴付けられる底面を有する。
接合型半導体構造を製作する方法の一例の流れ図である。 オプションの保護層を備えたバルク半導体ウェーハの一例の模式図である。 図2のバルク半導体ウェーハの、バルク半導体ウェーハの上部部分内に1組のエッチストップトレンチが形成された後の、一例の模式図である。 図3のバルク半導体ウェーハの、エッチストップトレンチ内にエッチストップ材料が形成された後の、一例の模式図である。 図3のバルク半導体ウェーハの、エッチストップトレンチ内にエッチストップ材料が形成された後の、一代替例の模式図である。 図3のバルク半導体ウェーハの、エッチストップトレンチ内に異なる2つのエッチストップ材料が形成された後の、一代替例の模式図である。 図3のバルク半導体ウェーハの、2組のエッチストップトレンチが形成され、異なるエッチストップ材料で充填された後の、一代替例の模式図である。 図4Aのバルク半導体ウェーハの、バルク半導体ウェーハの上部部分内に分離領域が形成された後の、一例の模式図である。 図6Aのバルク半導体ウェーハの、能動デバイス層および2つのメタライゼーション層が製作された後の、一例の模式図である。 図4Bのバルク半導体ウェーハの、バルク半導体ウェーハの上部部分内に分離領域が形成された後の、一例の模式図である。 図7Aのバルク半導体ウェーハの、能動デバイス層および2つのメタライゼーション層が製作された後の、一例の模式図である。 図6Aのバルク半導体ウェーハおよびハンドルウェーハから形成された、接合型半導体構造の一例の模式図である。 図8の接合型半導体構造の、バルク半導体ウェーハ薄化プロセス段階後の、一例の模式図である。 図9の接合型半導体構造の、第1のエッチストップ除去プロセス後の模式図である。 図10の接合型半導体構造の、バルク半導体ウェーハ除去プロセス段階後の模式図である。 図11の接合型半導体構造の、層転写プロセス後の模式図である。
以下の説明では、同様の数字が、同様の要素を特定するために使用される。さらに、図面は、例示的実施形態の主要な特徴を模式的に示すものである。図面は、実際の実施形態の必ずしもすべての特徴を描くものでも、描かれた要素の相対寸法を描くものでもなく、また原寸に比例しない。
本明細書において説明するいくつかの例は、多くのデバイス製作応用分野におけるSOIウェーハの必要性をなくすための、接合型半導体デバイス構造およびデバイス構造製作プロセスを提供する。いくつかの例では、バルク半導体ウェーハ上に能動デバイス構造を製作する間に、複数のエッチストップ層がin situで形成される。これらのエッチストップ層は、ウェーハにわたる実質的に均一な厚さの非常に薄い(例えば10ナノメートル厚さ未満の)高品質能動デバイス層をバルク半導体ウェーハから分離してハンドルウェーハに接合できるようにするために、層転写プロセスに組み込まれるものである。いくつかの例では、ウェーハにわたる表面ばらつきが、およそ2マイクロメートルから3〜4ナノメートル未満まで低減され得る。結果として、これらの例は、高コストのSOIウェーハを省いて、高性能および低電力の半導体デバイスをもたらすことが可能である。
図1は、接合型半導体構造を製作する方法の一例を示す。この方法によれば、半導体ウェーハの上部部分内に、エッチストップトレンチが作成される(図1、ブロック10)。エッチストップトレンチ内に、第1のエッチストップ材料が形成される(図1、ブロック12)。第1のエッチストップ材料上に、第2のエッチストップ材料が作製される(図1、ブロック14)。半導体ウェーハの上部部分内に、能動デバイスを含むデバイス層が製作される(図1、ブロック16)。半導体ウェーハがハンドルウェーハに、半導体ウェーハの上部部分がハンドルウェーハに面した状態で、接合される(図1、ブロック18)。半導体ウェーハがハンドルウェーハに接合された後、半導体ウェーハの底部側が、第1のエッチストップ材料の底部部分まで薄化される(図1、ブロック20)。半導体ウェーハが薄化された後、第1のエッチストップ材料が、第2のエッチストップ材料の底部部分まで選択的に取り除かれる(図1、ブロック22)。第1のエッチストップ材料を選択的に取り除いた後、半導体ウェーハの底部部分が除去される(図1、ブロック24)。
図2を参照すると、図1の方法において、接合型半導体構造を製作するプロセスが、オプションの保護層32を含んでよいバルク半導体ウェーハ30から開始する。一般に、バルク半導体ウェーハ30は、任意のタイプの半導体材料から形成されてよい。図示の例では、バルク半導体ウェーハ30は、バルクシリコンウェーハである。一般に、オプションの保護層32は、任意のタイプの保護材料を使用して形成されてよい。いくつかの例では、保護層は、酸化物(例えば二酸化シリコン)、窒化シリコン、またはシリコンカーバイドなどの電気絶縁体から形成される。
図3を参照すると、図1の方法において、半導体ウェーハ30の上部部分内に、1つまたは複数のエッチストップトレンチ34、36、38が作成される(図1、ブロック10)。いくつかの例では、トレンチは、半導体ウェーハ30の浅いトレンチ分離(STI)領域やシリコン局所酸化(LOCOS:LOCal Oxidation of Silicon)分離領域など、半導体ウェーハ30のそれぞれの分離領域内に形成される。トレンチ34〜38は、上部側トレンチ深さ40まで延在し、これにより、対応する第1の底部側エッチストップ深さ42が定まる。いくつかの例では、上部側トレンチ深さ40は、2〜3マイクロメートルである。一般に、トレンチ作成プロセスは、半導体ウェーハの選択後で金属相互接続層の堆積より前のフロントエンドオブライン(FEOL)処理シーケンスの任意の段階において行われてよい。いくつかの例では、トレンチ34〜38は、分離領域より前に形成される。トレンチは、多様な異なる乾式エッチング技法、湿式エッチング技法、およびそのような技法の組合せを含む、多様な異なる方途において作成されてよい。いくつかの例では、トレンチ34〜38は、従来のSTI製作技法を使用して作成される。
図4Aに示すように、いくつかの例では、1つまたは複数のエッチストップトレンチ34〜38が作成された後、1つまたは複数のエッチストップトレンチ34〜38内に、第1のエッチストップ材料44が形成される(図1、ブロック12)。第1のエッチストップ材料44は、バルク半導体ウェーハ30に対するエッチストップとして働く。図示の例では、半導体ウェーハ30は、ターゲット半導体ウェーハエッチングプロセスに関して、第1のエッチストップ材料44に比べて高いエッチ速度を有する。半導体ウェーハ30がバルクシリコンウェーハである例では、第1のエッチストップ材料44は、例えば、窒化シリコン(SiN)、ポリシリコンゲルマニウム(SiGe)、またはシリコンホウ素ゲルマニウム(Si(B)Ge)から形成されてよい。第1のエッチストップ材料44は通常、高アスペクト比充填プロセスを使用して形成される。第1のエッチストップ材料44が形成された後、保護層32の表面から第1のエッチストップ材料44を除去するため、および第1のエッチストップ材料44を半導体ウェーハ30の上面より下の深さ46までくぼませるために、表面平滑化プロセス(例えば化学機械研磨/平坦化(CMP))が通常、実施される。いくつかの例では、深さ46は、分離(例えばSTI)領域の所定の深さ未満となる。
図4Bは、1つまたは複数のエッチストップトレンチ34〜38内に、第1のエッチストップ材料44が形成される(図1、ブロック12)、図3に示す構造の一代替例を示す。第1のエッチストップ材料44が形成された後に、保護層32の表面から第1のエッチストップ材料44を除去するために、表面平滑化プロセス(例えば化学機械研磨/平坦化(CMP))が通常、実施されるが、図4Aに示す例とは対照的に、第1のエッチストップ材料44は、保護層32の上面までエッチングされるにすぎず、半導体ウェーハ30の上面より下の深さまではエッチングされない。
図5Aは、層分離プロセスにおいてバルク半導体ウェーハ30から分離され得る能動デバイス層のウェーハにわたる均一性を増大させるために、1つまたは複数のトレンチ34〜38の各々が、異なるそれぞれの底部側エッチストップ深さ42、50を確立させる異なるエッチストップ材料44、48で充填される、一代替例を示す。2種類の材料のみが図示されているが、これらの例に即して、任意数の異なるエッチストップ材料が利用され得る。図示の例では、半導体ウェーハ30は、少なくとも1つのターゲット半導体ウェーハエッチングプロセスに関して、第1のエッチストップ材料44および第2のエッチストップ材料に比べて高いエッチ速度を有する。加えて、第1のエッチストップ材料44は、第1のエッチストップ材料44をエッチングするためのターゲットプロセスに関して、第2のエッチストップ材料48に比べて高いエッチ速度を有する。上で図4Aに示す例に関連して説明したように、第2のエッチストップ材料48が形成された後、保護層32の表面から第2のエッチストップ材料48を除去するため、および第2のエッチストップ材料48を半導体ウェーハ30の上面より下の深さ46までくぼませるために、表面平滑化プロセス(例えば化学機械研磨/平坦化(CMP))が通常、実施される。深さ46は、この場合もやはり、いくつかの例では、(下で説明する)分離(例えばSTI)領域の所定の深さ未満である。
図5Bは、層分離プロセスにおいてバルク半導体ウェーハ30から分離され得る能動デバイス層のウェーハにわたる均一性を増大させるために使用され得る、異なるそれぞれの底部側エッチストップ深さ42、50を確立させるために、2組のトレンチ31、33、35、および37、39、41がそれぞれ、異なるエッチストップ材料43、45で充填される、一代替例を示す。2種類のトレンチのみが図示されているが、これらの例に即して、任意数の異なるタイプのトレンチが利用され得る。図示の例では、半導体ウェーハ30は、少なくとも1つのターゲット半導体ウェーハエッチングプロセスに関して、第1のエッチストップ材料43および第2のエッチストップ材料45に比べて高いエッチ速度を有する。加えて、第1のエッチストップ材料43は、第1のエッチストップ材料43をエッチングするためのターゲットプロセスに関して、第2のエッチストップ材料45に比べて高いエッチ速度を有する。上で図4Aに示す例に関連して説明したように、第2のエッチストップ材料45が形成された後、第1組のトレンチ31〜35および第2組のトレンチ37〜41の各々が形成され、かつそれぞれ第1のエッチストップ材料43および第2のエッチストップ材料45で充填された後に、保護層32の表面から第1および第2のエッチストップ材料43、45を除去するため、ならびに第1および第2のエッチストップ材料43、45を半導体ウェーハ30の上面より下の深さ46までくぼませるために、表面平滑化プロセス(例えば化学機械研磨/平坦化(CMP))が通常、実施される。深さ46は、この場合もやはり、いくつかの例では、(下で説明する)分離(例えばSTI)領域の所定の深さ未満である。
図6Aを参照すると、いくつかの例では、図4Aに示す例における1つまたは複数のトレンチ34〜38内に、第1のエッチストップ材料44が形成された後、1つまたは複数のエッチストップトレンチ内の第1のエッチストップ材料上に、第2のまたは「上部」エッチストップ材料52が作製される(図1、ブロック14)。半導体ウェーハ30は、ターゲット半導体ウェーハエッチングプロセスに関して、上部エッチストップ材料52に比べて高いエッチ速度を有し、第1のエッチストップ材料44は、第1のエッチストップ材料44をエッチングするためのターゲットプロセスに関して、上部エッチストップ材料52に比べて高いエッチ速度を有する。いくつかの例では、上部エッチストップ材料52は、二酸化シリコンなどの酸化物から形成される。図示の例では、上部エッチストップ材料52は、分離領域54、56、58、60、62(例えばSTI領域)を製作する間に作製される。エッチストップ材料52と、分離領域54〜62を形成するために使用される材料とは、同じでもよく、異なっていてもよい。このプロセスの間、図6Aに示すように、保護層32は通常、除去される。図示の例では、分離領域54〜62は、側方に、上部エッチストップ材料52の側方広がりを超えて延在しているが、他の例では、分離領域54〜62とエッチストップ材料52の側方広がりは同じである。
図6Aを参照すると、図示の例では、分離領域54〜62が形成された後、バルク半導体ウェーハ30の上部部分内に、能動デバイス層64が形成される。能動デバイス層64は、いくつかの能動デバイス66、68、70、受動デバイス(図示せず)、およびオルトケイ酸テトラエチル(TEOS)やコンタクトガラスなど、上にある誘電体層72を含む。能動デバイス層64は、下にある能動および受動デバイスを上にあるメタライゼーション層74、76、ならびに他のオンチップデバイスおよびオフチップデバイスに接続するために金属相互接続がその中を延在する、ビアも含む。追加の相互接続層(図示せず)が形成されてもよい。
図7Aを参照すると、いくつかの例では、通常は保護層32が除去された後、図4Bに示す構造内に、1つまたは複数の分離領域54、56、58、60、62(例えばSTI領域)が形成される。図示の例では、第1のエッチストップ材料44を収容した1つまたは複数のトレンチは、分離領域56、60、62と一致する領域内に位置しているが、他の例では、トレンチは、分離領域の位置から側方にオフセットされてよい。図示の例では、分離領域54〜62は、側方に、上部エッチストップ材料52の側方広がりを超えて延在しているが、他の例では、分離領域54〜62とエッチストップ材料52の側方広がりは同じである。
図7Bを参照すると、図示の例では、分離領域54〜62が形成された後、バルク半導体ウェーハ30の上部部分内に、能動デバイス層64が形成される。能動デバイス層64は、いくつかの能動デバイス66、68、70、受動デバイス(図示せず)、およびオルトケイ酸テトラエチル(TEOS)、酸化物(例えば二酸化シリコン)、またはコンタクトガラスなど、上にある誘電体層72を含む。この例では、下で図10に関連して説明する、第1のエッチストップ材料44を除去するプロセスの間、上にある誘電体層72が第2のエッチストップとしての役目を果たす。この目的のために、第1のエッチストップ材料44は、第1のエッチストップ材料44をエッチングするためのターゲットプロセスに関して、上にある誘電体層72に比べて高いエッチ速度を有する。能動デバイス層64は、下にある能動および受動デバイスを上にあるメタライゼーション層74、76、ならびに他のオンチップデバイスおよびオフチップデバイスに接続するために金属相互接続がその中を延在する、ビアも含む。追加の相互接続層(図示せず)が形成されてもよい。
図8を参照すると、半導体ウェーハ30上に能動および受動のデバイスおよび構造が形成された後、結果として得られる半導体構造80が、次いで、半導体構造80の上部部分をハンドルウェーハ84に転写させるプロセスの一環として、ハンドルウェーハ84の上面82に接合されてよい(図1、ブロック18)。
ハンドルウェーハ84は通常、追加の層および構造を含んでいることも、含んでいないこともある、バルク半導体ウェーハ(例えばシリコンウェーハ)である。いくつかの例では、ハンドルウェーハ84は、1つまたは複数の構造(例えば空洞および他の構造的特徴部)、ならびにハンドルウェーハ84内の寄生表面伝導を抑制して、半導体構造80内に形成されたデバイスのRF性能を高める、1つまたは複数のトラップリッチ層(TRL)を含む。簡単に言えば、1つまたは複数のTRLは、ハンドルウェーハ基板内の非線形寄生容量および寄生表面伝導を低減させる。一方で、1つまたは複数の構造は、1つまたは複数のデバイスとハンドルウェーハ基板との間の誘電率を低減させるとともに抵抗率を増大させて、1つまたは複数のデバイスとハンドルウェーハ基板との間の容量性相互作用(capacitive interaction)を低減させることによって、ハンドルウェーハ基板内の非線形応答の影響をさらに低減させる。TRL、ならびに誘電率低減および抵抗率増大用構造の構造および動作についてのさらなる詳細は、参照により本明細書に組み込まれる、2015年2月26日出願の米国特許出願第14/633,024号に記載されている。
ハンドルウェーハ84の上面82は通常、半導体構造80の上部部分に、ウェーハ接合または1つもしくは複数の他の層転写技法を使用して接合される。いくつかの例では、ハンドルウェーハ84はその上面82上に、ハンドルウェーハ84を半導体構造80の上面に接合するために使用される露出した接合層86を含む。接合層86は、1つまたは複数の絶縁体層およびパッシベーション層から形成されてよい。いくつかの例では、接合層は、化学気相成長(CVD)または熱酸化によって形成される酸化物層である。
図9を参照すると、半導体ウェーハ30をハンドルウェーハ84に接合した後、バルク半導体ウェーハ30の底部側が、第1のエッチストップ材料44の底部部分88まで薄化される。いくつかの例では、半導体ウェーハ80の底部基板部分を薄化するために、薄化プロセス(例えば機械研削、機械研磨、高速湿式エッチング、プラズマエッチング、化学機械研磨、または他のウェーハ薄化プロセス)が使用される。薄化プロセスは、半導体物質30の均一性を改善するために、例えば、上述した薄化プロセスのいずれかの組合せを必要に応じて含んでもよい。いくつかの例では、底部基板部分は、機械的なウェーハ研削と、それに続く、第1のエッチストップ材料(例えば二酸化シリコン(SiN)、ポリシリコンゲルマニウム(SiGe)、またはシリコンホウ素ゲルマニウム(Si(B)Ge))に対して高い選択性を有し、したがって非ドープのバルクシリコン基板をエッチングし、第1のエッチストップ材料44の底部部分上で効果的にストップする、プラズマエッチングまたはTMAH(水酸化テトラメチルアンモニウム)湿式エッチングなどの湿式エッチングとの組合せを使用して、薄化される。
図10に示すように、バルク半導体ウェーハ30の底部側を薄化した後、第1のエッチストップ材料44が選択的に取り除かれる。図6A〜図6Bに示すタイプの例では、第1のエッチストップ材料44が、上部エッチストップ材料52の底部部分90、92、94まで選択的に取り除かれる。図7A〜図7Bに示すタイプの例では、第1のエッチストップ材料44が、能動デバイス層64内の誘電体材料72の底部部分まで選択的に取り除かれる。いくつかの例では、第1のエッチストップ材料52を選択的に除去するために、バルク半導体ウェーハ30および上にあるエッチストップ材料に対して高い選択性を有するエッチングプロセスが使用される。バルク半導体基板30がシリコンである例では、上にあるエッチストップ材料を二酸化シリコンとすることができ、第1のエッチストップ材料44を窒化シリコンとすることができ、窒化シリコンエッチストップ材料44を選択的にエッチングするために、酸素ガスおよび窒素ガスと少量のフッ素源との混合物を含む放電ガスベースの乾式エッチングプロセスが使用されてよい。
図11を参照すると、上部エッチストップ材料52を取り除いた後、バルク半導体ウェーハ30の底部部分が除去される。いくつかの例では、バルク半導体ウェーハ30は、分離領域54、56、58、60、62(例えばSTI領域)に至るまで除去される。他の例では、バルク半導体ウェーハ30は、上部エッチストップ材料52の底部まで除去される。一般に、バルク半導体ウェーハ30を選択的に除去するために、多様な異なるエッチングプロセスが使用されてよい。バルク半導体ウェーハ30がシリコンであり、分離領域54〜62が二酸化シリコンである例では、バルクシリコン基板を分離領域54〜62の最も下の表面に対応する深さに至るまで選択的に除去するために、化学機械研磨/平坦化プロセスが使用される。
いくつかの例では、結果として得られる半導体構造89は、底面、上面、および底面から上面まで延在する、電気絶縁材料で充填された分離領域を含み、バルク半導体ウェーハの少なくとも1つの領域が、140ナノメートル厚さ未満である。結果として得られる半導体構造89はまた、半導体ウェーハ上の能動デバイス、および能動デバイスのそれぞれを互いに電気的に分離する分離領域を含む、デバイス層を含む。結果として得られる半導体構造89はさらに、デバイス層上の1つまたは複数の誘電体層および1つまたは複数のメタライゼーション層、ならびに半導体ウェーハの底面上の酸化物層を含む。酸化物層は通常、5マイクロメートル未満の表面ばらつきによって特徴付けられる底面を有する。これらの例のいくつかでは、結果として得られる半導体ウェーハ30は、半導体ウェーハの底部部分が除去された領域内で、10ナノメートル未満の厚さを有する。
いくつかの例では、バルク半導体ウェーハ30が選択的に除去された後、結果として得られる半導体構造89の露出した底部側を覆って、パッシベーション層(例えば誘電絶縁体層)が形成される。このパッシベーション層は通常、平滑化される。これらの例のいくつかでは、パッシベーション層の底面は、5マイクロメートル未満の表面ばらつきによって特徴付けられる。いくつかの例では、ウェーハにわたるパッシベーション層表面ばらつきが、およそ2マイクロメートルから3〜4ナノメートル未満まで低減され得る。
いくつかの例では、能動デバイス66〜70用のコンタクトが、バルク半導体ウェーハ30の上部部分の露出した底部側に形成される。例えば、図10を参照すると、コンタクトは、分離領域または上部エッチストップ材料52の底部部分90、92、94の中をメタライゼーション層74または76までエッチングすることによって、形成され得る。
図12に示すように、いくつかの例では、結果として得られる半導体構造89に、1つまたは複数の追加の転写層96が接合されてよい。加えて、異なる転写層のメタライゼーション層同士を相互接続するために、1つまたは複数の貫通ビア98が使用されてよい。ある特定の手法では、貫通ビア98は、各ウェーハの上面から形成されたオリジナルのトレンチと位置合わせされる。別の層を追加することから生じる構造が、その次のプロセス反復のためのハンドルウェーハとして扱われ得るので、このプロセスを使用して、任意数の追加の層が追加され得る。
30 バルク半導体ウェーハ、半導体物質、バルク半導体基板
32 保護層
34 エッチストップトレンチ
36 エッチストップトレンチ
38 エッチストップトレンチ
40 上部側トレンチ深さ
42 底部側エッチストップ深さ
43 第1のエッチストップ材料
44 第1のエッチストップ材料、窒化シリコンエッチストップ材料
45 第2のエッチストップ材料
46 深さ
48 第2のエッチストップ材料
50 底部側エッチストップ深さ
52 第2のまたは「上部」エッチストップ材料
54 分離領域
56 分離領域
58 分離領域
60 分離領域
62 分離領域
64 能動デバイス層
66 能動デバイス
68 能動デバイス
70 能動デバイス
72 誘電体層、誘電体材料
74 メタライゼーション層
76 メタライゼーション層
80 半導体構造、半導体ウェーハ
82 上面
84 ハンドルウェーハ
86 接合層
88 底部部分
89 半導体構造
90 底部部分
92 底部部分
94 底部部分
96 転写層
98 貫通ビア

Claims (24)

  1. 半導体ウェーハの上部部分内に、エッチストップトレンチを作成するステップと、
    前記エッチストップトレンチ内に、第1のエッチストップ材料を形成するステップと、
    前記第1のエッチストップ材料上に、第2のエッチストップ材料を作製するステップと、
    前記半導体ウェーハの前記上部部分内に、能動デバイスを備えるデバイス層を製作するステップと、
    前記半導体ウェーハをハンドルウェーハに、前記半導体ウェーハの前記上部部分が前記ハンドルウェーハに面した状態で、接合するステップと、
    前記接合するステップの後で、前記半導体ウェーハの底部側を、前記第1のエッチストップ材料の底部部分まで薄化するステップと、
    前記薄化するステップの後で、前記第1のエッチストップ材料を、前記第2のエッチストップ材料の底部部分まで選択的に取り除くステップと、
    前記取り除くステップの後で、前記半導体ウェーハの底部部分を除去するステップと
    を含む、方法。
  2. 前記エッチストップトレンチが、前記半導体ウェーハの分離領域内に形成される、請求項1に記載の方法。
  3. 前記第2のエッチストップ材料が、前記能動デバイスを前記デバイス層内の別の能動デバイスから電気的に分離する電気絶縁材料を含む、請求項2に記載の方法。
  4. 前記作製するステップの後で、前記能動デバイスを前記デバイス層内の別の能動デバイスから電気的に分離するために、前記分離領域内に電気絶縁材料を形成するステップ
    をさらに含む、請求項2に記載の方法。
  5. 前記分離領域が、前記半導体ウェーハの上面より下の第1の深さに延在し、前記形成するステップが、前記第1のエッチストップ材料を前記半導体ウェーハの前記上面より下に、前記第1の深さ未満である第2の深さまでくぼませるステップを含む、請求項2に記載の方法。
  6. 前記第2のエッチストップ材料が、前記半導体ウェーハの前記上部部分内に形成された能動デバイス層内の誘電体材料である、請求項1に記載の方法。
  7. 前記第2のエッチストップ材料上に、第3のエッチストップ材料を形成するステップと、
    前記取り除くステップの後で、前記第2のエッチストップ材料を、前記第3のエッチストップ材料の底部部分まで選択的に除去するステップと
    をさらに含む、請求項1に記載の方法。
  8. 前記薄化するステップが、機械研削、化学機械研磨、および湿式エッチングのうちの少なくとも2つを含む、請求項1に記載の方法。
  9. 前記取り除くステップが、前記第1のエッチストップ材料を前記半導体ウェーハよりも高い速度でエッチングするエッチャントで、前記第1のエッチストップ材料を選択的にエッチングするステップを含む、請求項1に記載の方法。
  10. 前記除去するステップが、前記半導体ウェーハの前記底部部分を化学機械研磨するステップを含む、請求項1に記載の方法。
  11. 前記製作するステップが、前記第1のエッチストップ材料上に前記第2のエッチストップ材料が作製された後に実施される、請求項1に記載の方法。
  12. 前記製作するステップが、前記半導体ウェーハが前記ハンドルウェーハに接合されるより前に実施される、請求項11に記載の方法。
  13. 前記デバイス層上に、1つまたは複数の誘電体層および1つまたは複数のメタライゼーション層を構築するステップをさらに含む、請求項1に記載の方法。
  14. 前記製作するステップが、前記半導体ウェーハの前記上部部分上に複数の能動デバイスを製作するステップを含み、前記1つまたは複数のメタライゼーション層のうちの少なくとも1つが、前記能動デバイスのそれぞれを相互接続する、請求項13に記載の方法。
  15. 前記作成するステップが、前記半導体ウェーハの前記上部部分内に、複数のエッチストップトレンチを作成するステップを含み、前記形成するステップおよび前記作製するステップがそれぞれ、1つまたは複数のエッチストップトレンチの各々に対して実施される、請求項1に記載の方法。
  16. 前記半導体ウェーハが、バルク半導体ウェーハである、請求項1に記載の方法。
  17. 前記半導体ウェーハが、バルクシリコンウェーハである、請求項1に記載の方法。
  18. 前記作成するステップが、前記半導体ウェーハの上面より1〜2マイクロメートル下の深さを有する前記エッチストップトレンチを作成するステップを含む、請求項1に記載の方法。
  19. 前記除去するステップの後で、前記半導体ウェーハが、前記半導体ウェーハの前記底部部分が除去されたところで140ナノメートル未満の厚さを有する、請求項1に記載の方法。
  20. 前記除去するステップの後で、前記半導体ウェーハが、前記半導体ウェーハの前記底部部分が除去されたところで10ナノメートル未満の厚さを有する、請求項1に記載の方法。
  21. 前記除去するステップの後で、前記半導体ウェーハの底面上に絶縁体層を形成するステップと、前記絶縁体層を平滑化するステップと
    をさらに含み、
    前記平滑化するステップの後で、前記絶縁体層が、5マイクロメートル未満の表面ばらつきによって特徴付けられる底面を有する、請求項1に記載の方法。
  22. 半導体ウェーハの上部部分内に、第1のエッチストップトレンチおよび第2のエッチストップトレンチを作成するステップであって、前記第1のエッチストップトレンチおよび前記第2のエッチストップトレンチが、異なる上部側トレンチ深さを有する、ステップと、
    前記第1のエッチストップトレンチ内に第1のエッチストップ材料を形成し、前記第2のエッチストップトレンチ内に第2のエッチストップ材料を形成するステップと、
    前記第1のエッチストップ材料および前記第2のエッチストップ材料上に、第3のエッチストップ材料を作製するステップと、
    前記半導体ウェーハの前記上部部分内に、能動デバイスを備えるデバイス層を製作するステップと、
    前記半導体ウェーハをハンドルウェーハに、前記半導体ウェーハの前記上部部分が前記ハンドルウェーハに面した状態で、接合するステップと、
    前記接合するステップの後で、前記半導体ウェーハの底部側を、前記第1のエッチストップ材料の底部部分まで薄化するステップと、
    前記薄化するステップの後で、前記第1のエッチストップ材料を、前記第2のエッチストップ材料の底部部分まで選択的に取り除くステップと、
    前記取り除くステップの後で、前記第1のエッチストップ材料および前記第2のエッチストップ材料を、前記第3のエッチストップ材料の底部部分まで選択的に除去するステップと、
    前記取り除くステップの後で、前記半導体ウェーハの底部部分を除去するステップと
    を含む、方法。
  23. 底面、上面、および前記底面から前記上面まで延在する、電気絶縁材料で充填された分離領域を備える、バルク半導体ウェーハであって、前記バルク半導体ウェーハの少なくとも1つの領域が、140ナノメートル厚さ未満である、バルク半導体ウェーハと、
    前記半導体ウェーハ上の能動デバイスを備えるデバイス層であって、前記分離領域が、前記能動デバイスのそれぞれを互いに電気的に分離する、デバイス層と、
    前記デバイス層上の1つまたは複数の誘電体層および1つまたは複数のメタライゼーション層と、
    前記半導体ウェーハの前記底面上の酸化物層であって、5マイクロメートル未満の表面ばらつきによって特徴付けられる底面を有する、酸化物層と
    を備える、半導体構造体。
  24. 前記バルク半導体ウェーハの前記少なくとも1つの領域が、10ナノメートル厚さ未満である、請求項23に記載の半導体構造体。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10978351B2 (en) * 2017-11-17 2021-04-13 Taiwan Semiconductor Manufacturing Co., Ltd. Etch stop layer between substrate and isolation structure

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5071792A (en) 1990-11-05 1991-12-10 Harris Corporation Process for forming extremely thin integrated circuit dice
US5185292A (en) * 1989-07-20 1993-02-09 Harris Corporation Process for forming extremely thin edge-connectable integrated circuit structure
US5591678A (en) 1993-01-19 1997-01-07 He Holdings, Inc. Process of manufacturing a microelectric device using a removable support substrate and etch-stop
US5395481A (en) 1993-10-18 1995-03-07 Regents Of The University Of California Method for forming silicon on a glass substrate
US7295742B2 (en) * 2002-05-31 2007-11-13 Matsushita Electric Industrial Co., Ltd. Optical element and method for producing the same
US7535100B2 (en) 2002-07-12 2009-05-19 The United States Of America As Represented By The Secretary Of The Navy Wafer bonding of thinned electronic materials and circuits to high performance substrates
JP4401874B2 (ja) * 2004-06-21 2010-01-20 株式会社ルネサステクノロジ 半導体装置
US20070040235A1 (en) * 2005-08-19 2007-02-22 International Business Machines Corporation Dual trench isolation for CMOS with hybrid orientations
JP4869664B2 (ja) * 2005-08-26 2012-02-08 本田技研工業株式会社 半導体装置の製造方法
US7955969B2 (en) 2005-09-08 2011-06-07 International Rectifier Corporation Ultra thin FET
US7691722B2 (en) * 2006-03-14 2010-04-06 Micron Technology, Inc. Isolation trench fill using oxide liner and nitride etch back technique with dual trench depth capability
KR101602446B1 (ko) * 2009-02-12 2016-03-15 삼성전자주식회사 문턱전압 조절 영역을 갖는 반도체소자의 제조방법
US8742476B1 (en) * 2012-11-27 2014-06-03 Monolithic 3D Inc. Semiconductor device and structure
KR101656678B1 (ko) * 2010-06-21 2016-09-12 삼성전자주식회사 패턴 형성 방법 및 이를 이용한 반도체 장치 제조 방법
EP2656388B1 (en) 2010-12-24 2020-04-15 QUALCOMM Incorporated Trap rich layer for semiconductor devices
US9553013B2 (en) 2010-12-24 2017-01-24 Qualcomm Incorporated Semiconductor structure with TRL and handle wafer cavities
US8404557B2 (en) 2011-04-18 2013-03-26 Infineon Technologies Austria Ag Method for forming a semiconductor device and a semiconductor device
US9236379B2 (en) * 2011-09-28 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabrication method thereof
US8685808B2 (en) * 2011-09-28 2014-04-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device fabrication method
US8940559B2 (en) 2011-11-04 2015-01-27 Hewlett-Packard Development Company, L.P. Method of fabricating an integrated orifice plate and cap structure
KR20130066935A (ko) * 2011-12-13 2013-06-21 에스케이하이닉스 주식회사 반도체 소자 및 이의 제조 방법
CN103515230B (zh) * 2012-06-19 2016-04-20 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR102001597B1 (ko) * 2012-12-11 2019-07-19 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US20150221523A1 (en) 2013-10-01 2015-08-06 Infineon Technologies Ag Arrangement and method for manufacturing the same
US9318368B2 (en) * 2013-11-14 2016-04-19 Taiwan Semiconductor Manufacturing Co., Ltd. Photomask and method for forming dual STI structure by using the same

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