KR20180017041A - 다수의 에칭 중지 층들을 갖는 벌크 층 트랜스퍼 웨이퍼 - Google Patents

다수의 에칭 중지 층들을 갖는 벌크 층 트랜스퍼 웨이퍼 Download PDF

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Abstract

많은 디바이스 제조 애플리케이션들에서 SOI 웨이퍼들에 대한 필요성을 제거하기 위해 본드된 반도체 디바이스 구조체들 및 디바이스 구조체 제조 프로세스들이 개시된다. 일부 예들에서, 다수의 에칭 중지 층들은 벌크 반도체 웨이퍼 상의 액티브 디바이스 구조체의 제조 동안 인시츄로 형성된다. 에칭 중지 층들은 실질적으로 균일한 전체-웨이퍼 두께(substantially uniform across-wafer thickness)의 매우 얇은 고품질 액티브 디바이스 층들이 벌크 반도체 웨이퍼들로부터 분리되고 핸들 웨이퍼들에 본드되는 것을 가능하게 하기 위해 층 트랜스퍼 프로세스에 통합된다. 그 결과, 이러한 예들은 고비용의 SOI 웨이퍼들을 회피하면서 고성능 및 저전력 반도체 디바이스들을 생성할 수 있다.

Description

다수의 에칭 중지 층들을 갖는 벌크 층 트랜스퍼 웨이퍼
[0001] SOI(silicon-on-insulator) 디바이스 제조 기술들은 SOI 웨이퍼들을 사용하여 매우 다양한 상이한 고성능 및 저전력 반도체 디바이스들 및 회로들을 제조한다. SOI 웨이퍼는 통상적으로, 트랜지스터들 및 다른 액티브 디바이스들이 형성된 실리콘의 얇은 층을 포함하는 최상부 부분과 최하부 벌크 실리콘 웨이퍼 사이에 전기적으로 절연성인 BOX(buried oxide) 층을 갖는다. 일부 예들에서, 액티브 디바이스 및 집적 회로 프로세싱 모두는 SOI 웨이퍼 상에서 수행된다. 얇은 실리콘 층과 벌크 실리콘 웨이퍼 간의 전기 절연의 결과로서, 이러한 액티브 디바이스들은 벌크 실리콘 웨이퍼들 상에 직접 제조되는 유사한 디바이스들보다 더 높은 성능과 낮은 전력으로 동작하는 경향이 있다. 다른 예들에서, 층 트랜스퍼 프로세스는 SOI 웨이퍼의 최상부 액티브 디바이스 부분을 핸들 웨이퍼로 트랜스퍼하는데 사용된다. 이 프로세스에서, SOI 웨이퍼의 최상부 부분은 핸들 웨이퍼에 본드되고, SOI 웨이퍼의 벌크 기판 및 BOX 층은 제거된다. 일부 예들에서, 핸들 웨이퍼는 액티브 디바이스 층과 핸들 웨이퍼의 벌크 기판 사이에 하나 또는 그 초과의 트랩 풍부 층들을 포함하여 기생 표면 전도를 억제하고 그리고, 예컨대, US 특허 제8,466,036호에 설명된 바와 같이, 핸들 웨이퍼 상의 하나 또는 그 초과의 디바이스들의 RF 성능을 향상시킨다.
[0002] SOI 웨이퍼 기반 디바이스 제조 기술들은 많은 이점들을 제공하지만, 벌크 반도체 웨이퍼들과 비교할 때 SOI 웨이퍼들의 높은 비용은, 이러한 제조 방법들의 사용을, 오직 가능한 반도체 디바이스 시장들의 작은 서브-세트로만 한정한다.
[0003] 일부 예들에서, 반도체 웨이퍼의 최상부 부분에 에칭 중지 트렌치(etch stop trench)가 생성된다(created). 제1 에칭 중지 재료가 에칭 중지 트렌치에 형성된다. 제2 에칭 중지 재료가 제1 에칭 중지 재료상에 생성된다(produced). 디바이스 층은 반도체 웨이퍼의 최상부 부분에 제조된다. 디바이스 층은 액티브 디바이스를 포함한다. 반도체 웨이퍼는 핸들 웨이퍼에 본드되며, 여기서 반도체 웨이퍼의 최상부 부분은 핸들 웨이퍼에 대면한다. 반도체 웨이퍼가 핸들 웨이퍼에 본드된 후, 반도체 웨이퍼의 최하부 측은 제1 에칭 중지 재료의 최하부 부분까지 박형화된다. 반도체 웨이퍼의 최하부 측을 박형화한 후, 제1 에칭 중지 재료는 제2 에칭 중지 재료의 최하부 부분까지 선택적으로 제거된다(eliminated). 제1 에칭 중지 재료를 선택적으로 제거한 후, 반도체 웨이퍼의 최하부 부분은 제거된다(removed).
[0004] 일부 예들에서, 반도체 구조체는, 최하부 표면, 최상부 표면, 최하부 표면으로부터 최상부 표면으로 연장하는 전기적으로 절연성인 재료로 충전된 절연 영역들을 포함하는 벌크 반도체 웨이퍼를 갖는다. 벌크 반도체 웨이퍼의 적어도 하나의 영역은, 140 나노미터 두께 미만이다. 반도체 구조체는 또한 반도체 웨이퍼 상에 액티브 디바이스들을 포함하는 디바이스 층을 갖는다. 절연 영역들은 액티브 디바이스들 중 개개의 액티브 디바이스들을 서로 전기적으로 절연시킨다. 반도체 구조체는 또한 디바이스 층 상에 하나 또는 그 초과의 유전체 층들 및 하나 또는 그 초과의 금속화 층들을 갖는다. 반도체 구조체는 또한 반도체 웨이퍼의 최하부 표면 상에 산화물 층을 갖는다. 산화물 층은 5 마이크로미터 미만의 표면 변동을 특징으로 하는 최하부 표면을 갖는다.
[0005] 도 1은 본드된 반도체 구조체를 제조하는 방법의 일례의 흐름도이다.
[0006] 도 2는 선택적인 보호층을 갖는 벌크 반도체 웨이퍼의 일례의 다이어그램 도면이다.
[0007] 도 3은, 한 세트의 에칭 중지 트렌치들이 벌크 반도체 웨이퍼의 최상부 부분에 형성된 이후에, 도 2의 벌크 반도체 웨이퍼의 일례의 다이어그램 도면이다.
[0008] 도 4a는, 에칭 중지 재료가 에칭 중지 트렌치들에 형성된 이후에, 도 3의 벌크 반도체 웨이퍼의 일례의 다이어그램 도면이다.
[0009] 도 4b는, 에칭 중지 재료가 에칭 중지 트렌치들에 형성된 이후에, 도 3의 벌크 반도체 웨이퍼의 대안적인 예의 다이어그램 도면이다.
[0010] 도 5a는, 2개의 상이한 에칭 중지 재료가 에칭 중지 트렌치들에 형성된 이후에, 도 3의 벌크 반도체 웨이퍼의 대안적인 예의 다이어그램 도면이다.
[0011] 도 5b는, 2개의 세트들의 에칭 중지 트렌치들이 형성되고 상이한 에칭 중지 재료들로 충전된 이후에, 도 3의 벌크 반도체 웨이퍼의 대안적인 예의 다이어그램 도면이다.
[0012] 도 6a는, 절연 영역들이 벌크 반도체 웨이퍼의 최상부 부분에 형성된 이후에, 도 4a의 벌크 반도체 웨이퍼의 일례의 다이어그램 도면이다.
[0013] 도 6b는, 액티브 디바이스 층 및 2개의 금속화 층들이 제조된 이후에, 도 6a의 벌크 반도체 웨이퍼의 일례의 다이어그램 도면이다.
[0014] 도 7a는, 절연 영역들이 벌크 반도체 웨이퍼의 최상부 부분에 형성된 이후에, 도 4b의 벌크 반도체 웨이퍼의 일례의 다이어그램 도면이다.
[0015] 도 7b는, 액티브 디바이스 층 및 2개의 금속화 층들이 제조된 이후에, 도 7a의 벌크 반도체 웨이퍼의 일례의 다이어그램 도면이다.
[0016] 도 8은 도 6a의 벌크 반도체 웨이퍼 및 핸들 웨이퍼로부터 형성된 본드된 반도체 구조체의 일례의 다이어그램 도면이다.
[0017] 도 9는 벌크 반도체 웨이퍼 박형화 프로세스 스테이지 이후에 도 8의 본드된 반도체 구조체의 일례의 다이어그램 도면이다.
[0018] 도 10은 제1 에칭 중지 제거 프로세스 이후에 도 9의 본드된 반도체 구조체의 다이어그램 도면이다.
[0019] 도 11는 벌크 반도체 웨이퍼 제거 프로세스 스테이지 이후에 도 10의 본드된 반도체 구조체의 다이어그램 도면이다.
[0020] 도 12는 층 트랜스퍼 프로세스 이후에 도 11의 본드된 반도체 구조체의 다이어그램 도면이다.
[0021] 후술하는 설명에서, 유사한 엘리먼트들을 식별하기 위해 유사한 참조 번호들이 사용된다. 게다가, 도면들은 예시적인 실시예들의 주요 특징들을 다이어그램 방식으로 예시하도록 의도된다. 도면들은, 실제 실시예들의 모든 각각의 특징도 도시된 엘리먼트들의 상대 치수들도 나타내도록 의도되지 않으며, 축적대로 도시되지 않는다.
[0022] 본원에 설명된 일부 예들은, 많은 디바이스 제조 애플리케이션들에서 SOI 웨이퍼들에 대한 필요성을 제거하기 위해 본드된 반도체 디바이스 구조체들 및 디바이스 구조체 제조 프로세스들을 제공한다. 일부 예들에서, 다수의 에칭 중지 층들은 벌크 반도체 웨이퍼 상의 액티브 디바이스 구조체의 제조 동안 인시츄로 형성된다. 에칭 중지 층들은 실질적으로 균일한 전체-웨이퍼 두께(substantially uniform across-wafer thickness)의 매우 얇은(예컨대, 10 나노미터 두께 미만) 고품질 액티브 디바이스 층들이 벌크 반도체 웨이퍼들로부터 분리되고 핸들 웨이퍼들에 본드되는 것을 가능하게 하기 위해 층 트랜스퍼 프로세스에 통합된다. 일부 예들에서, 전체-웨이퍼 표면 변동은, 거의 2 마이크로미터에서 3-4 나노미터 미만으로 감소될 수 있다. 그 결과, 이러한 예들은 고비용의 SOI 웨이퍼들을 회피하면서 고성능 및 저전력 반도체 디바이스들을 생성할 수 있다.
[0023] 도 1은 본드된 반도체 구조체를 제조하는 방법의 일례를 도시한다. 이 방법에 따르면, 반도체 웨이퍼의 최상부 부분에 에칭 중지 트렌치가 생성된다(created)(도 1, 블록 10). 제1 에칭 중지 재료가 에칭 중지 트렌치에 형성된다(도 1, 블록 12). 제2 에칭 중지 재료가 제1 에칭 중지 재료상에 생성된다(produced)(도 1, 블록 14). 디바이스 층은 반도체 웨이퍼의 최상부 부분에 제조되고, 여기서 디바이스 층은 액티브 디바이스를 포함한다(도 1, 블록 16). 반도체 웨이퍼는 핸들 웨이퍼에 본드되고, 여기서 반도체 웨이퍼의 최상부 부분은 핸들 웨이퍼에 대면한다(도 1, 블록 18). 반도체 웨이퍼가 핸들 웨이퍼에 본드된 후, 반도체 웨이퍼의 최하부 측은 제1 에칭 중지 재료의 최하부 부분까지 박형화된다(도 1, 블록 20). 반도체 웨이퍼가 박형화된 후, 제1 에칭 중지 재료는 제2 에칭 중지 재료의 최하부 부분까지 선택적으로 제거된다(도 1, 블록 22). 제1 에칭 중지 재료를 선택적으로 제거한 후, 반도체 웨이퍼의 최하부 부분은 제거된다(도 1, 블록 24).
[0024] 도 2를 참조하면, 도 1의 방법에서, 본드된 반도체 구조체를 제조하는 프로세스는 선택적인 보호층(32)을 포함할 수 있는 벌크 반도체 웨이퍼(30)로 시작한다. 일반적으로, 벌크 반도체 웨이퍼(30)는 임의의 타입의 반도체 재료로 형성될 수 있다. 도시된 예들에서, 벌크 반도체 웨이퍼(30)는 벌크 실리콘 웨이퍼이다. 일반적으로, 선택적인 보호층(32)은 임의의 타입의 보호 재료를 사용하여 형성될 수 있다. 일부 예들에서, 보호층은 전기 절연체, 이를테면, 산화물(예컨대, 실리콘 이산화물), 실리콘 질화물, 또는 실리콘 탄화물로 형성된다.
[0025] 도 3을 참조하면, 도 1의 방법에서, 하나 또는 그 초과의 에칭 중지 트렌치들(34, 36, 38)은 반도체 웨이퍼(30)의 최상부 부분에 생성된다(도1, 블록 10). 일부 예들에서, 트렌치들은 반도체 웨이퍼(30)의 개개의 절연 영역들, 이를테면, 반도체 웨이퍼(30)의 STI(shallow trench isolation) 영역들 또는 LOCOS(LOCal Oxidation of Silicon) 절연 영역들에 형성된다. 트렌치들(34-38)은 대응하는 제1 최하부-측 에칭 중지 깊이(42)를 설정하는 상부측 트렌치 깊이(40)까지 연장된다. 일부 예들에서, 상부측 트렌치 깊이(40)는 2-3 마이크로미터이다. 일반적으로, 트렌치 생성 프로세스는, 반도체 웨이퍼의 선택 이후에 그리고 금속 인터커넥트 층들의 증착 이전에 FEOL(front-end-of-the-line) 프로세싱 시퀀스의 임의의 스테이지에서 발생할 수 있다. 일부 예들에서, 트렌치들(34-38)은 절연 영역들 이전에 형성된다. 트렌치들은, 다양한 상이한 건식 에칭 기법들, 습식 에칭 기법들, 및 이러한 기법들의 조합들을 포함하는 다양한 상이한 방법들로 생성될 수 있다. 일부 예들에서, 트렌치들(34-38)은 종래의 STI 제조 기법들을 사용하여 생성된다.
[0026] 도 4a에 도시된 바와 같이, 일부 예들에서, 하나 또는 그 초과의 에칭 중지 트렌치들(34-38)이 생성된 이후에, 제1 에칭 중지 재료(44)가 하나 또는 그 초과의 에칭 중지 트렌치들(34-38)에 형성된다(도1, 블록 12). 제1 에칭 중지 재료(44)는 벌크 반도체 웨이퍼(30)에 대하여 에칭 중지부로서 작용한다. 도시된 예들에서, 반도체 웨이퍼(30)는 타겟 반도체 웨이퍼 에칭 프로세스에 대해 제1 에칭 중지 재료(44)에 비해 높은 에칭 레이트를 갖는다. 반도체 웨이퍼(30)가 벌크 실리콘 웨이퍼인 예들에서, 제1 에칭 중지 재료(44)는, 예컨대, SiN(silicon nitride), SiGe(poly silicon-germanium), 또는 Si(B)Ge(silicon boron germanium)로 형성될 수 있다. 제1 에칭 중지 재료(44)는 통상적으로 높은 애스펙트 비 충전 프로세스(high aspect ratio fill process)를 사용하여 형성된다. 제1 에칭 중지 재료(44)가 형성된 후, 통상적으로 보호층(32)의 표면으로부터 제1 에칭 중지 재료(44)를 제거하고 그리고 반도체 웨이퍼(30)의 최상부 표면 아래의 깊이(46)까지 제1 에칭 중지 재료(44)를 리세싱하기(recess) 위해 표면 평활화 프로세스(예컨대, CMP(chemical mechanical polishing/planarization))가 수행된다. 일부 예들에서, 깊이(46)는 절연(예컨대, STI) 영역들의 특정 깊이 미만일 수 있다.
[0027] 도 4b는 도 3에 도시된 구조체들의 대안적인 일례를 도시하며, 여기서 제1 에칭 중지 재료(44)는 하나 또는 그 초과의 에칭 중지 트렌치들(34-38) 내에 형성된다(도 1, 블록 12). 표면 평활화 프로세스(예컨대, CMP(chemical mechanical polishing/planarization))는 통상적으로, 제1 에칭 중지 재료(44)가 반도체 웨이퍼(30)의 최상부 표면 아래의 깊이까지 에칭되지 않고 오직 보호층(32)의 최상부 표면까지만 에칭되는 도 4a에 도시된 예와는 대조적으로, 보호층(32)의 표면으로부터 제1 에칭 중지 재료(44)를 제거하기 위해 제1 에칭 중지 재료(44)가 형성된 이후에 수행된다.
[0028] 도 5a는, 하나 또는 그 초과의 트렌치들(34-38) 각각이, 층 분리 프로세스에서 벌크 반도체 웨이퍼(30)로부터 분리될 수 있는 액티브 디바이스 층의 전체-웨이퍼 균일성을 증가시키기 위해 상이한 개개의 최하부-측 에칭 중지 깊이들(42, 50)을 확립하는 상이한 에칭 중지 재료들(44, 48)로 충전되는 대안적인 예를 도시한다. 오직 2개 타입들의 재료만이 예시되지만, 임의의 수의 상이한 에칭 중지 재료들이 이러한 예들과 함께 활용될 수 있다. 도시된 예에서, 반도체 웨이퍼(30)는 적어도 하나의 타겟 반도체 웨이퍼 에칭 프로세스에 대해 제1 에칭 중지 재료(44) 및 제2 에칭 중지 재료에 비해 높은 에칭 레이트를 갖는다. 게다가, 제1 에칭 중지 재료(44)는 제1 에칭 중지 재료(44)를 에칭하기 위한 타겟 프로세스에 대해 제2 에칭 중지 재료(48)에 비해 높은 에칭 레이트를 갖는다. 도 4a에 도시된 예와 관련하여 위에 설명된 바와 같이, 제2 에칭 중지 재료(48)가 형성된 이후에, 통상적으로, 반도체 웨이퍼(30)의 최상부 표면 아래의 깊이(46)까지 제2 에칭 중지 재료(48)를 리세싱하고 그리고 보호층(32)의 표면으로부터 제2 에칭 중지 재료(48)를 제거하기 위해 표면 평활화 프로세스(예컨대, CMP(chemical mechanical polishing/planarization))가 수행된다. 이 깊이는 또한 일부 예들에서, (이하에 설명되는) 절연(예컨대, STI) 영역들의 특정 깊이 미만이다.
[0029] 도 5b는, 2 세트들의 트렌치들(31, 33, 35 및 37, 39, 41)은 각각 층 분리 프로세스에서 벌크 반도체 웨이퍼(30)로부터 분리될 수 있는 액티브 디바이스 층의 전체-웨이퍼 균일성을 증가시키기 위해 사용될 수 있는 상이한 개개의 최하부-측 에칭 중지 깊이들(42, 50)을 확립하도록 상이한 에칭 중지 재료들(43, 45)로 충전되는 대안적인 예를 도시한다. 오직 2개 타입들의 트렌치들 만이 예시되지만, 임의의 수의 상이한 타입들의 트렌치들이 이러한 예들과 함께 활용될 수 있다. 도시된 예에서, 반도체 웨이퍼(30)는 적어도 하나의 타겟 반도체 웨이퍼 에칭 프로세스에 대해 제1 에칭 중지 재료(43) 및 제2 에칭 중지 재료(45)에 비해 높은 에칭 레이트를 갖는다. 게다가, 제1 에칭 중지 재료(43)는 제1 에칭 중지 재료(43)를 에칭하기 위한 타겟 프로세스에 대해 제2 에칭 중지 재료(45)에 비해 높은 에칭 레이트를 갖는다. 도 4a에 도시된 예와 관련하여 위에 설명된 바와 같이, 제2 에칭 중지 재료(45)가 형성된 후, 제1 및 제2 세트들의 트렌치들(31-35 및 37-41) 각각이 형성되어, 반도체 웨이퍼(30)의 최상부 표면 아래의 깊이(46)까지 제1 및 제2 에칭 중지 재료들(43, 45)을 리세싱하고 그리고 보호층(32)의 표면으로부터 제1 및 제 2 에칭 중지 재료들(43, 45)을 제거하기 위해 제1 및 제2 에칭 중지 재료들(43, 45)로 각각 충전된 이후에, 표면 평활화 프로세스(예컨대, CMP(chemical mechanical polishing/planarization))가 통상적으로 수행된다. 이 깊이는 또한, 일부 예들에서, (이하에 설명되는) 절연(예컨대, STI) 영역들의 특정 깊이 미만이다.
[0030] 도 6a를 참조하면, 일부 예들에서, 제1 에칭 중지 재료(44)가 도 4a에 도시된 예에서 하나 또는 그 초과의 트렌치들(34-38)에 형성된 후, 제2 또는 “최상부” 에칭 중지 재료(52)가 하나 또는 그 초과의 에칭 중지 트렌치들의 제1 에칭 중지 재료(44) 상에 생성된다(도1, 블록 14). 반도체 웨이퍼(30)는 타겟 반도체 웨이퍼 에칭 프로세스에 대해 최상부 에칭 중지 재료(52)에 비해 높은 에칭 레이트를 갖고, 제1 에칭 중지 재료(44)는 제1 에칭 중지 재료(44)를 에칭하기 위한 타겟 프로세스에 대해 최상부 에칭 중지 재료(52)에 비해 높은 에칭 레이트를 갖는다. 일부 예들에서, 최상부 에칭 중지 재료(52)는, 산화물, 이를테면, 실리콘 이산화물로 형성된다. 도시된 예에서, 최상부 에칭 중지 재료(52)는 절연 영역들(54, 56, 58, 60, 62)(예컨대, STI 영역들)의 제조 동안 생성된다. 에칭 중지 재료(52)와 절연 영역들(54-62)을 형성하는 데 사용되는 재료는 동일할 수 있거나 또는 상이할 수 있다. 이 프로세스 동안, 도 6a에 도시된 바와 같이, 보호층(32)은 통상적으로 제거된다. 예시된 예에서, 절연 영역(54-62)은 최상부 에칭 중지 재료(52)의 측부 범위를 넘어 측방향으로 연장하며; 다른 예들에서, 절연 영역들(54-62)과 에칭 중지 재료(52)의 측부 범위들은 동일하다.
[0031] 도 6b를 참조하면, 도시된 예에서, 절연 영역들(54-62)이 형성된 후, 액티브 디바이스 층(64)이 벌크 반도체 웨이퍼(30)의 최상부 부분에 형성된다. 액티브 디바이스 층(64)은 몇몇 액티브 디바이스들(66, 68, 70), 패시브 디바이스들(미도시), 및 위에 놓인(overlying) 유전체 층(72), 이를테면, TEOS(tetraethyl orthosilicate), 또는 콘택 글래스를 포함한다. 액티브 디바이스 층(64)은 또한 비아들을 포함하며, 이 비아들을 통해 금속 인터커넥트들이 연장되어 아래 놓인(underlying) 액티브 및 패시브 디바이스들을 위에 놓인 금속화 층들(74, 76) 및 다른 온-칩 디바이스들 및 오프-칩 디바이스들에 연결한다. 부가적인 인터커넥트 층들(미도시)이 또한 형성될 수 있다.
[0032] 도 7a를 참조하면, 일부 예들에서, 보호층(32)이 통상적으로 제거된 후, 하나 또는 그 초과의 절연 영역들(54, 56, 58, 60, 62)(예컨대, STI 영역들)이 도 4b에 도시된 구조체에 형성된다. 도시된 예에서, 제1 에칭 중지 재료(44)를 포함하는 하나 또는 그 초과의 트렌치들은, 절연 영역들(56, 60, 62)과 일치하는 영역들에 위치되고; 다른 예들에서, 트렌치들은 절연 영역들의 위치들로부터 측방향으로 오프셋될 수 있다. 예시된 예에서, 절연 영역(54-62)은 최상부 에칭 중지 재료(52)의 측부 범위를 넘어 측방향으로 연장하며; 다른 예들에서, 절연 영역들(54-62)과 에칭 중지 재료(52)의 측부 범위들은 동일하다.
[0033] 도 7b를 참조하면, 도시된 예에서, 절연 영역들(54-62)이 형성된 후, 액티브 디바이스 층(64)이 벌크 반도체 웨이퍼(30)의 최상부 부분에 형성된다. 액티브 디바이스 층(64)은 몇몇 액티브 디바이스들(66, 68, 70), 패시브 디바이스들(미도시), 및 위에 놓인(overlying) 유전체 층(72), 이를테면, TEOS(tetraethyl orthosilicate), 산화물(예컨대, 실리콘 이산화물), 또는 콘택 글래스를 포함한다. 이 예에서, 위에 놓인 유전체 층(72)은, 도 10과 관련하여 아래에 설명되는, 제1 에칭 중지 재료(44)를 제거하는 프로세스 동안 제2 에칭 중지부로서 작용한다. 이 목적을 위해, 제1 에칭 중지 재료(44)는 제1 에칭 중지 재료(44)를 에칭하기 위한 타겟 프로세스에 대해 위에 놓인 유전체 층(72)에 비해 높은 에칭 레이트를 갖는다. 액티브 디바이스 층(64)은 또한 비아들을 포함하며, 이 비아들을 통해 금속 인터커넥트들이 연장되어 아래 놓인 액티브 및 패시브 디바이스들을 위에 놓인 금속화 층들(74, 76) 및 다른 온-칩 디바이스들 및 오프-칩 디바이스들에 연결한다. 부가적인 인터커넥트 층들(미도시)이 또한 형성될 수 있다.
[0034] 도 8을 참조하면, 액티브 및 패시브 디바이스들 및 구조체들이 반도체 웨이퍼(30) 상에 형성된 후, 이어서 결과적인 반도체 구조체(80)가 반도체 구조체(80)의 최상부 부분을 핸들 웨이퍼(84)에 트랜스퍼하기 위한 프로세스의 일부로서 핸들 웨이퍼(84)의 최상부 표면(82)에 본드될 수 있다(도 1, 블록 16).
[0035] 핸들 웨이퍼(84)는 통상적으로 부가적인 층들 및 구조체들을 포함할 수 있거나 또는 포함하지 않을 수 있는 벌크 반도체 웨이퍼(예컨대, 실리콘 웨이퍼)이다. 일부 예들에서, 핸들 웨이퍼(84)는 반도체 구조체(80)에 형성된 디바이스들의 RF 성능을 강화하기 위해 핸들 웨이퍼(84) 내의 기생 표면 전도를 억제하는 하나 또는 그 초과의 구조체들(예컨대, 캐비티들 및 다른 구조 피쳐들) 및 하나 또는 그 초과의 TRL(trap rich layer)들을 포함한다. 요컨대, 하나 또는 그 초과의 TRL들은 핸들 웨이퍼 기판에서 비선형 기생 커패시턴스 및 기생 표면 전도를 감소시킨다. 한편, 하나 또는 그 초과의 구조체들은, 유전율을 감소시키고 그리고 하나 또는 그 초과의 디바이스들과 핸들 웨이퍼 기판 간의 비저항을 증가시킴으로써 핸들 웨이퍼 기판에서의 비선형 응답들의 영향을 더욱 감소시켜 하나 또는 그 초과의 디바이스들과 핸들 웨이퍼 기판 간의 용량성 상호작용들을 감소시킨다. TRL들의 구조 및 동작 그리고 유전율 감소 및 비저항 증가 구조체들에 관한 부가적인 세부사항들은, 2015년 2월 26일자로 출원된 U.S. 특허 출원 제14/633,024호에 설명되며, 상기 출원은 인용에 의해 본원에 통합된다.
[0036] 핸들 웨이퍼(84)의 최상부 표면(82)은 통상적으로 웨이퍼 본드 및 하나 또는 그 초과의 다른 층 트랜스퍼 기법들을 사용하여 반도체 구조체(80)의 최상부 부분에 본드된다. 일부 예들에서, 핸들 웨이퍼(84)는 핸들 웨이퍼(84)를 반도체 구조체(80)의 최상부 표면에 본드하는 데 사용된 노출된 본드 층(86)을 그 최상부 표면(82)에 포함한다. 본드 층(86)은 하나 또는 그 초과의 절연체 층들 및 패시베이션 층들로부터 형성될 수 있다. 일부 예들에서, 본드 층은 CVD(chemical vapor deposition) 또는 열적 산화에 의해 형성되는 산화물 층이다.
[0037] 도 9를 참조하면, 반도체 웨이퍼(30)를 핸들 웨이퍼(84)에 본드한 후, 벌크 반도체 웨이퍼(30)의 최하부 측은 제1 에칭 중지 재료(44)의 최하부 부분(88)에 박형화된다. 일부 예들에서, 박형화 프로세스(예컨대, 기계 연삭(mechanical grinding), 기계 연마(mechanical polishing), 급속 습식 에칭, 플라즈마 에칭, 화학-기계 연마, 또는 다른 웨이퍼 박형화 프로세스)는 반도체 웨이퍼(80)의 최하부 기판 부분을 박형화하는데 사용된다. 박형화 프로세스는, 예컨대, 반도체 웨이퍼(30)의 균일성을 향상시키기 위해 필요시 위에-언급된 박형화 프로세스들 중 임의의 프로세스들의 조합을 수반할 수 있다. 일부 예들에서, 최하부 기판 부분은, 도핑되지 않은 벌크 실리콘 기판을 에칭하고 그리고 제1 에칭 중지 재료(44)의 최하부 부분에서 효과적으로 중지하도록, 제1 에칭 중지 재료(예컨대, SiN(silicon nitride), SiGe(poly silicon-germanium), 또는 Si(B)Ge(silicon boron germanium))에 대한 높은 선택성을 갖는 플라즈마 또는 습식 에칭, 이를테면, TMAH(Tetramethylammonium Hydroxide) 습식 에칭이 후속하는 기계 웨이퍼 연삭의 조합을 사용하여 박형화된다.
[0038] 도 10에 도시된 바와 같이, 벌크 반도체 웨이퍼(30)의 최하부 측을 박형화한 후, 제1 에칭 중지 재료(44)는 선택적으로 제거된다. 도 6a-도 6b에 도시된 타입의 예들에서, 제1 에칭 중지 재료(44)는 최상부 에칭 중지 재료(52)의 최하부 부분(90, 92, 94)까지 선택적으로 제거된다. 도 7a-도 7b에 도시된 타입의 예들에서, 제1 에칭 중지 재료(44)는 액티브 디바이스 층(64) 내의 유전체 재료(72)의 최하부 부분까지 선택적으로 제거된다. 일부 예들에서, 벌크 반도체 웨이퍼(30) 및 위에 놓인 에칭 중지 재료에 대한 높은 선택성을 갖는 에칭 프로세스가 제1 에칭 중지 재료(52)를 선택적으로 제거하는 데 사용된다. 벌크 반도체 기판(30)이 실리콘이고, 위에 놓인 에칭 중지 재료는 실리콘 이산화물일 수 있고, 제1 에칭 중지 재료(44)는 실리콘 질화물일 수 있는 예들에서, 산소 및 질소 가스들의 혼합물 및 소량의 불소 소스를 포함하는 건식 방전 가스 기반 에칭 프로세스가 사용되어 실리콘 질화물 에칭 중지 재료(44)를 선택적으로 에칭할 수 있다.
[0039] 도 11을 참조하면, 최상부 에칭 중지 재료(52)를 제거한 후, 벌크 반도체 웨이퍼(30)의 최하부 부분이 제거된다. 일부 예들에서, 벌크 반도체 웨이퍼(30)는 절연 영역들(54, 56, 58, 60, 62)(예컨대, STI 영역들)까지 아래로 제거된다. 다른 예들에서, 벌크 반도체 웨이퍼(30)는 최상부 에칭 중지 재료(52)의 최하부까지 제거된다. 일반적으로, 다양한 상이한 에칭 프로세스들이 사용되어 벌크 반도체 웨이퍼(30)를 선택적으로 제거할 수 있다. 벌크 반도체 웨이퍼(30)가 실리콘이고 절연 영역들(54-62)이 실리콘 이산화물인 예들에서, 화학 기계 연마/평탄화 프로세스가 사용되어 절연 영역들(54-62)의 최저부(bottommost) 표면들에 대응하는 깊이까지 아래로 벌크 실리콘 기판을 선택적으로 제거한다.
[0040] 일부 예들에서, 결과적인 반도체 구조체(89)는 최하부 표면, 최상부 표면, 및 최하부 표면으로부터 최상부 표면으로 연장하는 전기적으로 절연성인 재료로 충전된 절연 영역들을 포함하며, 여기서 벌크 반도체 웨이퍼의 적어도 하나의 영역은 140 나노미터 두께 미만이다. 결과적인 반도체 구조체(89)는 또한, 반도체 웨이퍼 상에 액티브 디바이스들, 및 액티브 디바이스들 중 개개의 디바이스들을 서로로부터 전기적으로 절연시키는 절연 영역들을 포함하는 디바이스 층을 포함한다. 결과적인 반도체 구조체(89)는, 디바이스 층 상에 하나 또는 그 초과의 유전체 층들 및 하나 또는 그 초과의 금속 층들, 그리고 반도체 웨이퍼의 최하부 표면 상에 산화물 층을 더 포함한다. 통상적으로, 산화물 층은 5마이크로미터 미만의 표면 변동을 특징으로 하는 최하부 표면을 갖는다. 이러한 예들 중 일부에서, 결과적인 반도체 웨이퍼(30)는, 반도체 웨이퍼의 최하부 부분이 제거되는 영역들에서 10 나노미터 미만의 두께를 갖는다.
[0041] 일부 예들에서, 벌크 반도체 웨이퍼(30)가 선택적으로 제거된 후, 패시베이션 층(예컨대, 유전체 절연체 층)이 결과적인 반도체 구조체(89)의 노출된 최하부 측 위에 형성된다. 패시베이션 층은 통상적으로 평활화된다. 이러한 예들 중 일부에서, 패시베이션 층의 최하부 표면은 5 마이크로미터 미만의 표면 변동을 특징으로 한다. 일부 예들에서, 전체-웨이퍼 패시베이션 층 표면 변동은, 거의 2 마이크로미터에서 3-4 나노미터 미만으로 감소될 수 있다.
[0042] 일부 예들에서, 액티브 디바이스들(66-70)을 위한 콘택들이 벌크 반도체 웨이퍼(30)의 최상부 부분의 노출된 최하부 측에 형성된다. 예컨대, 도 10을 참조하면, 콘택들은 최상부 에칭 중지 재료(52)의 최하부 부분(90, 92, 94) 또는 절연 영역들을 통해 금속화 층들(74 또는 76)까지 에칭함으로써 형성될 수 있다.
[0043] 도 12에 도시된 바와 같이, 일부 예들에서, 하나 또는 그 초과의 부가적인 트랜스퍼 층들(96)이 결과적인 반도체 구조체(89)에 본드될 수 있다. 게다가, 상이한 트랜스퍼 층들의 금속화 층들을 인터커넥트하기 위해 하나 또는 그 초과의 쓰루-비아들(98)이 사용될 수 있다. 특정 접근방식들에서, 쓰루-비아들(98)은 각각의 웨이퍼의 최상부 표면으로부터 형성된 원래 트렌치들과 정렬될 것이다. 다른 층의 추가로 인해 초래되는 구조가 프로세스의 다음 반복을 위한 핸들 웨이퍼로서 취급될 수 있기 때문에, 임의의 수의 부가적인 층들이 이 프로세스를 사용하여 부가될 수 있다.

Claims (20)

  1. 방법으로서,
    반도체 웨이퍼의 최상부 부분(top portion)에 에칭 중지 트렌치(etch stop trench)를 생성하는(creating) 단계;
    상기 에칭 중지 트렌치에 제1 에칭 중지 재료를 형성하는 단계;
    상기 제1 에칭 중지 재료 상에 제2 에칭 중지 재료를 생성하는(producing) 단계;
    상기 반도체 웨이퍼의 상기 최상부 부분에 디바이스 층을 제조하는 단계 ― 상기 디바이스 층은 액티브 디바이스를 포함함 ―;
    상기 반도체 웨이퍼를 핸들 웨이퍼에 본드하는 단계 ― 상기 반도체 웨이퍼의 상기 최상부 부분은 상기 핸들 웨이퍼에 대면함 ―;
    상기 본드하는 단계 이후에, 상기 제1 에칭 중지 재료의 최하부 부분까지 상기 반도체 웨이퍼의 최하부 측을 박형화하는 단계;
    상기 박형화하는 단계 이후에, 상기 제2 에칭 중지 재료의 최하부 부분까지 상기 제1 에칭 중지 재료를 선택적으로 제거하는(eliminating) 단계; 및
    상기 제거하는 단계 이후에, 상기 반도체 웨이퍼의 최하부 부분을 제거하는(removing) 단계를 포함하고,
    상기 에칭 중지 트렌치는 상기 반도체 웨이퍼의 절연 영역에 형성되고,
    상기 절연 영역은 상기 반도체 웨이퍼의 최상부 부분 아래의 제1 깊이까지 연장되며,
    상기 제1 에칭 중지 재료를 형성하는 단계는, 상기 반도체 웨이퍼의 상기 최상부 표면 아래의 상기 제1 에칭 중지 재료를 상기 제1 깊이 미만인 제2 깊이까지 리세싱하는(recessing) 단계를 포함하는,
    방법.
  2. 제1 항에 있어서,
    상기 제2 에칭 중지 재료는, 상기 디바이스 층의 다른 액티브 디바이스로부터 상기 액티브 디바이스를 전기적으로 절연시키는 전기적으로 절연성인 재료를 포함하는,
    방법.
  3. 제1 항에 있어서,
    상기 제2 에칭 중지 재료를 생성하는 단계 이후에, 상기 디바이스 층의 다른 액티브 디바이스로부터 상기 액티브 디바이스를 전기적으로 절연시키기 위해 상기 절연 영역에 전기적으로 절연성인 재료를 형성하는 단계를 더 포함하는,
    방법.
  4. 제1 항에 있어서,
    상기 제2 에칭 중지 재료는 상기 반도체 웨이퍼의 상기 최상부 부분에 형성된 액티브 디바이스 층 내의 유전체 재료인,
    방법.
  5. 제1 항에 있어서,
    상기 반도체 웨이퍼의 최하부 측을 박형화하는 단계는, 기계 연삭(mechanical grinding), 화학 기계 연마(chemical mechanical polishing), 및 습식 에칭 중 적어도 2개를 포함하는,
    방법.
  6. 제1 항에 있어서,
    상기 제1 에칭 중지 재료를 선택적으로 제거하는 단계는, 상기 반도체 웨이퍼보다 더 높은 레이트로 상기 제1 에칭 중지 재료를 에칭하는 에천트를 사용하여 상기 제1 에칭 중지 재료를 선택적으로 에칭하는 단계를 포함하는,
    방법.
  7. 제1 항에 있어서,
    상기 반도체 웨이퍼의 최하부 부분을 제거하는 단계는, 상기 반도체 웨이퍼의 상기 최하부 부분을 화학 기계 연마하는 단계를 포함하는,
    방법.
  8. 제1 항에 있어서,
    상기 디바이스 층을 제조하는 단계는, 상기 제2 에칭 중지 재료가 상기 제1 에칭 중지 재료 상에 생성된 후에 수행되는,
    방법.
  9. 제8 항에 있어서,
    상기 디바이스 층을 제조하는 단계는, 상기 반도체 웨이퍼가 상기 핸들 웨이퍼에 본드되기 전에 수행되는,
    방법.
  10. 제1 항에 있어서,
    상기 디바이스 층 상에 하나 또는 그 초과의 유전체 층들 및 하나 또는 그 초과의 금속화 층들을 구성하는 단계를 더 포함하는,
    방법.
  11. 제10 항에 있어서,
    상기 디바이스 층을 제조하는 단계는, 상기 반도체 웨이퍼의 상기 최상부 부분 상에 다수의 액티브 디바이스들을 제조하는 단계를 포함하고,
    상기 하나 또는 그 초과의 금속화 층들 중 적어도 하나는 상기 액티브 디바이스들의 개개의 액티브 디바이스를 인터커넥트하는,
    방법.
  12. 제1 항에 있어서,
    상기 에칭 중지 트렌치를 생성하는 단계는, 상기 반도체 웨이퍼의 상기 최상부 부분에 다수의 에칭 중지 트렌치들을 생성하는 단계를 포함하고,
    상기 제1 에칭 중지 재료를 형성하는 단계 및 상기 제2 에칭 중지 재료를 생성하는 단계는, 상기 하나 또는 그 초과의 에칭 중지 트렌치들 각각에 대해 개별적으로 수행되는,
    방법.
  13. 제1 항에 있어서,
    상기 반도체 웨이퍼는 벌크 반도체 웨이퍼인,
    방법.
  14. 제1 항에 있어서,
    상기 반도체 웨이퍼는 벌크 실리콘 웨이퍼인,
    방법.
  15. 제1 항에 있어서,
    상기 에칭 중지 트렌치를 생성하는 단계는, 상기 반도체 웨이퍼의 최상부 표면 아래로 1-2 마이크로미터의 깊이를 갖는 에칭 중지 트렌치를 생성하는(creating) 단계를 포함하는,
    방법.
  16. 제1 항에 있어서,
    상기 반도체 웨이퍼의 최하부 부분을 제거하는 단계 이후에, 상기 반도체 웨이퍼는, 상기 반도체 웨이퍼의 상기 최하부 부분이 제거된, 140 나노미터 미만의 두께를 갖는,
    방법.
  17. 제1 항에 있어서,
    상기 반도체 웨이퍼의 최하부 부분을 제거하는 단계 이후에, 상기 반도체 웨이퍼는, 상기 반도체 웨이퍼의 상기 최하부 부분이 제거된, 10 나노미터 미만의 두께를 갖는,
    방법.
  18. 제1 항에 있어서,
    상기 반도체 웨이퍼의 최하부 부분을 제거하는 단계 이후에, 상기 반도체 웨이퍼의 최하부 표면 상에 절연체 층을 형성하고 그리고 상기 절연체 층을 평활화하는 단계를 더 포함하고,
    상기 절연체 층을 평활화하는 단계 이후에, 상기 절연체 층은 5 마이크로미터 미만의 표면 변동을 특징으로 하는 최하부 표면을 갖는,
    방법.
  19. 반도체 구조로서,
    최하부 표면, 최상부 표면, 및 상기 최하부 표면으로부터 상기 최상부 표면으로 연장하는 전기적으로 절연성인 재료로 충전된 절연 영역들을 포함하는 벌크 반도체 웨이퍼 ― 상기 벌크 반도체 웨이퍼의 적어도 하나의 영역은 140 나노미터 두께 미만임 ―;
    상기 반도체 웨이퍼 상에 액티브 디바이스들을 포함하는 디바이스 층 ― 절연 영역들은 상기 액티브 디바이스들 중 개개의 액티브 디바이스들을 서로 전기적으로 절연시킴 ―;
    상기 디바이스 층 상의 하나 또는 그 초과의 유전체 층들 및 하나 또는 그 초과의 금속화 층들; 및
    상기 반도체 웨이퍼의 상기 최하부 표면 상의 산화물 층을 포함하고,
    상기 산화물 층은 5 마이크로미터 미만의 표면 변동을 특징으로 하는 최하부 표면을 갖고,
    상기 절연 영역들 각각은, 제1 깊이까지 연장하는 얕은 트렌치 절연 영역, 및 상기 제1 깊이 미만인 제2 깊이까지 연장하는, 상기 얕은 트렌치 절연 영역 내의 절연체 영역을 포함하는,
    반도체 구조.
  20. 제 19 항에 있어서,
    상기 벌크 반도체 웨이퍼의 적어도 하나의 영역은 10 나노미터 두께 미만인,
    반도체 구조.
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