JP5621712B2 - 半導体チップ - Google Patents

半導体チップ Download PDF

Info

Publication number
JP5621712B2
JP5621712B2 JP2011126264A JP2011126264A JP5621712B2 JP 5621712 B2 JP5621712 B2 JP 5621712B2 JP 2011126264 A JP2011126264 A JP 2011126264A JP 2011126264 A JP2011126264 A JP 2011126264A JP 5621712 B2 JP5621712 B2 JP 5621712B2
Authority
JP
Japan
Prior art keywords
bump
semiconductor
protective film
semiconductor chip
electrode pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2011126264A
Other languages
English (en)
Other versions
JP2012253263A (ja
Inventor
大佳 國枝
大佳 國枝
幸宏 前田
幸宏 前田
晋吾 樋口
晋吾 樋口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2011126264A priority Critical patent/JP5621712B2/ja
Publication of JP2012253263A publication Critical patent/JP2012253263A/ja
Application granted granted Critical
Publication of JP5621712B2 publication Critical patent/JP5621712B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02Bonding areas ; Manufacturing methods related thereto
    • H01L24/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/4847Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48471Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area being a ball bond, i.e. wedge-to-ball, reverse stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01029Copper [Cu]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Description

本発明は、ワイヤボンディング接続が行われる半導体チップに関する。
一般に、この種の半導体チップとしては、シリコンなどの半導体よりなる半導体部と、この半導体部の一面上に設けられたアルミ等よりなるワイヤボンディング用の電極パッドとを備えるものが提案されている。
ここで、一般には、直接電極パッドにワイヤを当てて超音波振動などを行いながら、荷重を加えることにより、ワイヤボンディングを行うが、このワイヤボンディングによる荷重が、電極パッドの下の半導体部に印加され、ダメージを与える恐れがある。
このような問題に対して、従来では、電極パッド上にさらに衝撃吸収材としてのバンプを形成し、このバンプにワイヤボンディングを打つことで、バンプによって電極パッドおよびその下の半導体部に加わる衝撃を緩和させるようにしたものが提案されている(特許文献1参照)。
特開2001−308139号公報
しかしながら、上記特許文献1に記載のものでは、バンプは、その周囲の保護膜よりも突出し、また、保護膜との間に隙間を有するものとなっており、これらの突出や隙間によりバンプと保護膜との間に段差が存在する。
そのため、ワイヤボンディング時にワイヤが位置ずれし、バンプからはみ出して当該段差上に位置したときには、ワイヤが当該段差に沿って変形し、クラック等を生じる可能性がある。
本発明は、上記問題に鑑みてなされたものであり、ワイヤボンディング接続が行われる半導体チップにおいて、ワイヤボンディング時における電極パッド下の半導体部へのダメージの低減、および、ワイヤの位置ずれによる当該ワイヤのダメージの低減を図ることを目的とする。
上記目的を達成するため、請求項1に記載の発明では、半導体よりなる半導体部(11)と、前記半導体部(11)の一面(12)上に設けられたワイヤボンディング用の電極パッド(14)とを備える半導体チップにおいて、
電極パッド(14)上に積層されて接続され、半導体部(11)の一面(12)上に突出する導電性材料よりなるバンプ(15)と、
半導体部(11)の一面(12)上に設けられ、電極パッド(14)およびバンプ(15)を封止する電気絶縁性の保護膜(16)と、を備え、
バンプ(15)の先端面(15a)は保護膜(16)より露出するとともに、保護膜(16)とバンプ(15)の先端面(15a)とは連続した同一平面を構成しており、
バンプ(15)の先端面(15a)にワイヤボンディングがなされるようになっており、
バンプ(15)の先端面(15a)上には、当該先端面(15a)よりも広いサイズの金属箔(18)が、当該先端面(15a)から保護膜(16)上まではみ出した状態で積層されていることを特徴とする。
それによれば、バンプ(15)を介して電極パッド(14)にワイヤボンディングすることになるから、電極パッド(14)上のバンプ(15)がワイヤボンディング時の衝撃を緩和する。
また、保護膜(16)とバンプ(15)の先端面(15a)とが、連続した同一平面を構成することで、バンプ(15)の先端面(15a)とその周囲の保護膜(16)との間には、段差が無いものとなるから、ワイヤボンディングの位置ずれが生じてバンプ(15)の先端面(15a)からワイヤ(40)がはみ出しても、従来のような段差によるワイヤの変形が防止される。
よって、本発明によれば、ワイヤボンディング時における電極パッド(14)下の半導体部(11)へのダメージの低減、および、ワイヤ(40)の位置ずれによる当該ワイヤのダメージの低減が図れる。
さらに、本発明によれば、ワイヤボンディングの位置ずれが生じてバンプ(15)の先端面(15a)からワイヤ(40)がはみ出しても、金属箔(18)は当該先端面(15a)からはみ出す広いものであるから、適切にワイヤボンディングが行え、また、金属箔(18)として、バンプ(15)よりもワイヤボンディング性に優れたものを用いることができ、ワイヤボンディングの信頼性向上が期待できる。
また、請求項に記載の発明では、請求項1に記載の半導体チップにおいて、バンプ(15)は半導体部(11)よりも軟らかい材料よりなるものであることを特徴とする。
それによれば、バンプ(15)によるワイヤボンディング時の衝撃緩和の点で好ましい。
また、請求項に記載の発明では、請求項1または2に記載の半導体チップにおいて、保護膜(16)は、半導体部(11)の一面(12)に直接接触して設けられていることを特徴とする。
本発明のように、保護膜(16)を、半導体部(11)の一面(12)に直接接触して設けたものにすることで、保護膜(16)に、半導体チップ(10)における従来の表面保護膜の役割を持たせてもよい。
なお、特許請求の範囲およびこの欄で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
本発明の第1実施形態に係る半導体チップを示す図であり、(a)は概略断面図、(b)は(a)中の上視概略平面図である。 図1中の半導体チップを含むモールドパッケージの概略断面図である。 第1実施形態に係る半導体チップにおけるバンプおよび保護膜の形成工程を示す工程図である。 従来の一般的な半導体チップにワイヤボンディングを行う場合を示す概略断面図である。 第1実施形態の半導体チップについてワイヤボンディングを行う場合を示す概略断面図である。 第1実施形態における保護膜の構成のバリエーションを示す概略断面図である。 本発明の第2実施形態に係る半導体チップの概略断面図である。 本発明の第3実施形態に係る半導体チップの概略断面図である。 本発明の第4実施形態に係る半導体チップの応用例を示す概略断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。
(第1実施形態)
図1は、本発明の第1実施形態に係る半導体チップ10を示す図であり、(a)は概略断面図、(b)は(a)中の上視概略平面図である。また、図2は、図1中の半導体チップ10を含むモールドパッケージ1の概略断面構成を示す図である。
本実施形態の半導体チップ10は、半導体よりなりベースとなる半導体部11と、半導体部11の一面12上に設けられたワイヤボンディング用の電極パッド14とを備えている。半導体部11は、シリコン半導体などの半導体よりなる板状をなすもので、ここでは、一方の板面12を一面12、他方の板面13を他面13とする典型的な矩形板状をなしている。
この半導体部11には、一般的な半導体プロセスにより形成されたトランジスタ素子などが形成され、たとえばICチップを構成している。電極パッド14は、一般的なアルミニウムなどよりなるもので、スパッタや蒸着などにより形成されたものである。ここでは、図1に示されるように、電極パッド14は、平面矩形のものであり、複数個の電極パッド14が半導体部11の一面12の周辺部に環状に配置されている。
そして、半導体チップ10においては、導電性材料よりなるバンプ15が、各電極パッド14上に積層されており、半導体部11の一面12上に突出している。ここで、バンプ15と電極パッド14とは直接接触して電気的に接続されている。
このバンプ15は、SnAg(銀スズ合金)やCu(銅)などの導電性材料よりなるものであり、これらの導電性材料よりなるペーストを焼成してなるものである。また、バンプ15は半導体部11よりも軟らかい材料よりなるものであることが望ましい。具体的には、バンプ15を構成する上記導電性材料は、半導体部11を構成するSiなどの半導体材料よりも軟らかいものである。
また、バンプ15は、柱状のものであればよいが、ここでは図1に示されるように、軸方向の断面が根元である電極パッド14側の部位から、電極パッド14の上方に向かって細くなる台形をなす円柱形状である。
そして、半導体チップ10は、半導体部11の一面12上に、電極パッド14およびバンプ15を封止する電気絶縁性の保護膜16を備えている。ここで、図1に示されるように、バンプ15の先端面15aは保護膜16の上面16aにて保護膜16より露出しており、保護膜16とバンプ15の先端面15aとは連続した同一平面を構成している。
つまり、バンプ15の先端面15aとその周囲の保護膜16の上面16aとは、半導体部11の一面12の高さが実質同一であって隙間なく連続してつながった同一平面、いわゆる面一(ツライチ)とされている。
さらに言えば、保護膜16はバンプ15の側面に接触して隙間なく封止しており、保護膜16の厚さは、半導体部11の一面12上における電極パッド14およびバンプ15の高さの合計分と実質同一とされている。以下、これら両面15a、16aの連続した同一平面構成を、単に、「同一平面構成」ということにする。
そして、本実施形態では、この保護膜16より露出するバンプ15の先端面15aに、ワイヤボンディングがなされるようになっている。具体的には、たとえば半導体チップ10を配線基板やリードフレームなどに搭載し、この半導体チップ10のバンプ15と、外部のリードあるいは他の基板やチップとの間でワイヤボンディングを行う。
本実施形態では、この半導体チップ10を用いて、図2に示されるようなモールドパッケージ1を構成している。このモールドパッケージ1においては、半導体チップ10は、他面12側にて、はんだや接着剤などのダイマウント材30を介してリードフレームアイランド部20に搭載され固定されている。
半導体チップ10の外側には、リードフレームリード部21が配置されており、半導体チップ10におけるバンプ15の上面15aとリードフレームリード部21との間でワイヤボンディングが行われ、これら両部間が金やアルミなどよりなるボンディングワイヤ40により結線されて、電気的に接続されている。
そして、これらリードフレーム、半導体チップ10、ボンディングワイヤ40が、エポキシ樹脂等よりなるモールド樹脂50で封止されてモールドパッケージ1を構成している。ここで、リードフレームリード部21の一部がモールド樹脂50より露出して外部との電気接続部とされている。このように、本実施形態のモールドパッケージ1は、SOPやQFPなど一般的なパッケージ形態に準じている。
次に、本実施形態の半導体チップ10の製造方法について、図3を参照して述べる。図3は、本半導体チップ10におけるバンプ15および保護膜16の形成工程を示す工程図である。図3では、各ワークの概略断面構成を示している。
まず、半導体プロセスにより、一面12に電極パッド14が設けられた半導体部11を用意するとともに、一方で、図3(a)に示されるように、保護膜16の素材として樹脂よりなるシート60を用意する(用意工程)。なお、この半導体部11は、1個のチップ単位のものでもよいが、通常はウェハ状態のものである。
このシート60は、電極パッド14に対応した位置にバンプ15に対応した形状をなす貫通穴61を有するもので、貫通穴61は、シート60の厚さ方向に貫通し、シート60の一面60aからこれと反対側の他面60bに向かって広がる丸穴形状とされている。ここで、シート60の一面60aは、上記同一平面構成を形成する保護膜16の上面16aとなる面である。
このようなシート60は、液晶ポリマーやポリイミドなどの熱可塑性樹脂や、エポキシ樹脂などの熱硬化性樹脂であって半硬化状態いわゆるBステージ状態のものよりなる。そして、貫通穴61は、たとえばレーザ加工や型成形などにより形成される。また、ここでは、シート60の一面60aには、平板形状をなす銅やアルミなどの金属フィルム62が貼り付けられ、これにより貫通穴61の一方を塞いでいる。
次に、図3(b)に示されるように、シート60の貫通穴61に、バンプ15の素材である導電性ペースト70を充填する(充填工程)。導電性ペースト70としては、上記したSnAgやCuなどの金属を含む金属ペーストなどが用いられる。
ここでは、シート60の他面60b側から、スキージKを用いた印刷法により、導電性ペースト70を充填している。それにより、当該充填後において、シート60の両面60a、60bにて当該面60a、60bと導電性ペースト70とが同一平面となるようにしている。
次に、図3(c)に示されるように、導電性ペースト70を電極パッド14に接触させつつ、シート60を半導体部11の一面12上に積層する(積層工程)。具体的には、導電性ペースト70が充填されたシート60の他面60bを、半導体部11の一面12に対向させ、導電性ペースト70と電極パッド14とが正対するように位置合わせを行い、シート60を半導体部11に重ねる。
その後、積層されたシート60と半導体部11とを加熱および加圧することにより導電性ペースト70を焼成し、焼結体としてのバンプ15を形成するとともに、シート60を半導体部11の一面12に貼り付けて保護膜16を形成する(加熱加圧工程)。この加熱加圧は、一般的な熱プレス装置により行える。
ここで、バンプ15と電極パッド14とは、上記焼成による接合力により接続される。また、シート60が熱可塑性樹脂の場合は、熱圧着による貼り付けが行われ、Bステージの熱硬化性樹脂の場合には、その熱硬化の接合力による貼り付けが行われる。
次に、図3(d)に示されるように、半導体部11に貼り付けられたシート60すなわち保護膜16から金属フィルム62を剥離またはエッチング等により除去する。その後は、ウェハ状態の半導体部11および保護膜16を、ダイシングカットなどによって、1個のチップ単位に分割することにより、本実施形態の半導体チップ10ができあがる。
このように、図3に示される製造方法によれば、上記したような半導体部11と、電極パッド14と、バンプ15と、保護膜16と、を備え、上記同一平面構成とされている半導体チップ10を適切に製造できる。また、保護膜16とバンプ15とを素材の段階で一括して組み付けできるから、保護膜16とバンプ15とを別々に半導体部11に形成する場合に比べて、工程が簡素化する。
そして、この製造された半導体チップ10は、リードフレームアイランド部20にダイマウント材30を介して固定され、リードフレームリード部21との間でワイヤボンディングを行った後、トランスファーモールド法などによるモールド樹脂50の封止を行うことにより、上記図2のモールドパッケージ1として提供される。
ところで、本実施形態によれば、バンプ15を介して電極パッド14にワイヤボンディングすることになるから、電極パッド14上のバンプ15がワイヤボンディング時の衝撃を緩和する。
また、保護膜16とバンプ15の先端面15aとが、連続した同一平面を構成すること、つまり、上記同一平面構成を採用することで、バンプ15の先端面15aとその周囲の保護膜16との間には、段差が無いものとなるから、ワイヤボンディングの位置ずれが生じたり、ワイヤボールのサイズが大きすぎたりすることにより、バンプ15の先端面15aから保護膜16へワイヤ40がはみ出しても、従来のような段差によるワイヤの変形が防止される。
本実施形態では、図2に示されるように、ワイヤ40のボール部分がバンプ15の先端面15aから保護膜16へはみ出しているが、ワイヤ40は正常な形状を維持しており、接合信頼性は確保されている。
よって、本実施形態によれば、ワイヤボンディング時における電極パッド14下の半導体部11へのダメージの低減、および、ワイヤ40の位置ずれによる当該ワイヤ40のダメージの低減が図れる。
ここで、上記同一平面構成による効果について、図4、図5を参照して、さらに詳述する。図4は、従来の一般的な半導体チップにワイヤボンディングを行う場合を示す概略断面図、図5は、本実施形態の半導体チップについてワイヤボンディングを行う場合を示す概略断面図であり、図4、図5のそれぞれにおいて、(a)は一次ボンディングの場合、(b)は二次ボンディングの場合を示す。
ここで、一般に、一次ボンディングはボールボンディングであり、二次ボンディングはステッチボンディングであるが、たとえば半導体チップ10とリードフレームリード部21との間や、異なる半導体チップ10間において、一方を一次、他方を二次としてワイヤボンディングを行うことが可能である。
図4に示されるように、従来一般の半導体チップの場合、電極パッド14の周囲には、半導体部11の一面12を被覆して保護する表面保護膜17a、17bが設けられている。一般には、この表面保護膜17a、17bは、SiNなどよりなる下側の膜17aとポリイミドなどよりなる上側の膜17bとの積層膜とされる。
そのため、従来一般の半導体チップでは、電極パッド14と表面保護膜17a、17bとの間に段差が生じ、電極パッド14が表面保護膜17a、17bからへこんだ状態となっている。
そして、図4に示されるように、この状態で、ワイヤボンディングが行われると、ワイヤ40の位置ずれにより、ワイヤ40が表面保護膜17a、17bに乗り上げてしまい、ボンディングが困難になる。さらに、表面保護膜17a、17bによる段差により、ワイヤ40が変形してしまう可能性がある。
それに対して、図5に示されるように、本実施形態の半導体チップ10においては、上記同一平面構成を採用しているため、一次ボンディングの場合でも、二次ボンディングの場合でも、ワイヤ40が段差に乗り上げるような事態はそもそも生じることはない。そのため、本実施形態は、従来に比べて、ワイヤボンディングの位置ずれの許容範囲が大きくなり、生産性に優れるなどの利点が期待される。
また、上述したが、本実施形態では、バンプ15は半導体部11よりも軟らかい材料よりなるものであることが好ましい。それによれば、上記したバンプ15によるワイヤボンディング時の衝撃緩和という本実施形態の効果をより適切に発揮できる。
また、本実施形態の半導体チップ10による効果としては、次のようなことも挙げられる。上記図2に示したように、半導体チップ10をモールド樹脂50で封止する場合、封止時におけるモールド樹脂50との接触により半導体部11内の素子がダメージを受ける可能性があるが、そのダメージは保護膜16により防止される。
特にモールド樹脂50内には、セラミック等よりなる電気絶縁性のフィラーが含有されていることが多く、そのフィラーのアタックによる半導体部11のダメージが効果的に防止される。
また、半導体部11が薄い場合、機械的強度が弱く、ハンドリング性の点で注意を要するが、本実施形態によれば、保護膜16によりチップ全体の厚さが増すため、ハンドリング性に優れた半導体チップ10を提供できる。
また、本実施形態における保護膜16の構成について、図6を参照して、さらに述べる。図6において(a)は、本実施形態においてバンプ15および保護膜16を省略した構成を示す概略断面図、(b)、(c)および(d)はそれぞれ本実施形態における保護膜16の構成のバリエーションを示す概略断面図である。
上記図4にも示したが、図6(a)に示されるように、本実施形態の半導体チップ10においても、電極パッド14の周囲には、半導体部11の一面12を被覆して保護する表面保護膜17a、17bが設けられている。ここでも、表面保護膜17a、17bは、下側の膜17aと上側の膜17bとの積層膜とされている。
ここで、本実施形態において、この図6(a)に示される状態にて、電極パッド14上にバンプ15を設け、表面保護膜17a、17b上に保護膜16を設けてもよい。さらに、本実施形態では、保護膜16は、半導体部11を被覆して保護する役割も果たすため、従来からある表面保護膜17a、17bを一部、もしくは全部省略してもよい。
たとえば、図6(b)では、上側の膜17bの厚さをより薄くしており、図6(c)では、上側の膜17bをすべて無くし、下側の膜17aのみとしている。さらに、図6(d)では、表面保護膜17a、17bをすべて無くし、保護膜16は、半導体部11の一面12に直接接触して設けられている。
この図6(d)に示されるように、保護膜16を、半導体部11の一面12に直接接触して設けたものにすることで、保護膜16に、半導体チップ10における従来の表面保護膜の役割を持たせることができ、従来の表面保護膜17a、17bが不要となる。なお、これら図6(b)〜(d)の各構成は、半導体部11に設けられた素子の脆弱性等を考慮して、適宜選択すればよい。
また、本実施形態では、上記図3に示される製造方法において、保護膜16となるシート60を加熱により硬化する熱硬化性樹脂よりなるものとした場合、バンプ15となる導電性ペースト70の硬化温度がシート60の硬化温度よりも低いことが望ましい。これは、両者60、70の材料を適宜選択することで容易に実現できる。
仮に、導電性ペースト70よりも先にシート60が硬化すると、そのシート60の硬化時の収縮変形により、未硬化である導電性ペースト70が電極パッド14に対して位置ずれし、その結果、バンプ14の位置ずれが生じる可能性がある。しかし、本実施形態では、導電性ペースト70が硬化した後、シート60が硬化するから、そのようなバンプ14の位置ずれを防止できる。
(第2実施形態)
図7は、本発明の第2実施形態に係る半導体チップ10の概略断面構成を示す図である。本実施形態では、上記第1実施形態との相違点を中心に述べることとする。
図7に示されるように、本実施形態では、バンプ15の先端面15a上には、当該先端面15aよりも広いサイズの金属箔18が、当該先端面15aからその周囲の保護膜16の上面16aまではみ出した状態で積層されている。
ここで、金属箔18とバンプ15とは金属結合などにより電気的および機械的に接続されており、また、金属箔18と保護膜16とは保護膜16の樹脂の接着力により接合されている。この金属箔18は、たとえばバンプ15の先端面15aよりも一回り大きな円形の箔または矩形の箔とすることができる。
また、金属箔18は、バンプ15よりもワイヤボンディング接続性に優れるものが望ましい。たとえばバンプ15がSnAgの焼結体よりなる場合、金属箔18は銅箔よりなるものとすればよい。
この場合、たとえば上記図3に示した製造方法において、加熱加圧工程の後、シート60に貼りついている金属フィルム62をエッチングして、このエッチングの残り部分を金属箔18とすればよい。また、別途、金属箔18を熱圧着などにより貼り付けることで配置してもよい。
本実施形態によれば、ワイヤボンディングの位置ずれが生じてバンプ15の先端面15aからワイヤ40がはみ出しても、金属箔18は当該先端面15aからはみ出す広いものであるから、適切にワイヤボンディングが行える。また、上述したように、金属箔18として、バンプ15よりもワイヤボンディング性に優れたものを用いれば、ワイヤボンディングの信頼性向上が期待できる。
(第3実施形態)
図8は、本発明の第3実施形態に係る半導体チップ10の概略断面構成を示す図である。本実施形態では、上記第1実施形態との相違点を中心に述べることとする。
図8に示されるように、半導体チップ10においては、半導体部11の一面12にある電極パッド14のすべてについてバンプ15を積層しなくてもよく、一部の電極パッド14にのみバンプ15を積層してもよい。
たとえば、図8に示される例では、半導体部11においてトランジスタなどの素子が形成されている中央部側に位置する電極パッド14には、その下の素子へのダメージを緩衝するために、バンプ15を設け、素子が形成されていない半導体部11の周辺部に位置する電極パッド14にはバンプ15を設けずに、直接ワイヤボンディングしている。
この場合、バンプ15の有無により、ワイヤボンディングにより形成されるワイヤ40の高さを、同一の半導体チップ10内で変えることができるため、ワイヤ40間の短絡を抑制しやすくなる。
(第4実施形態)
図9は、本発明の第4実施形態に係る半導体チップ10の応用例を示す概略断面図である。本実施形態では、上記第1実施形態と同様の半導体チップ10を用いて、チップ間ワイヤボンディングを行う構造を示す。
図9では、図中の右側に位置する一般構成の半導体チップJ10を一次ボンディング側、図中の左側に位置する本実施形態の半導体チップ10を二次ボンディング側として、これら両半導体チップ10、J10をワイヤボンディングで接続している。
この場合、右側の半導体チップ10は、左側の本実施形態の半導体チップ10よりも高い位置にあるが、本実施形態の半導体チップ10に設けられているバンプ15の高さの分、これら両半導体チップ10、J10の段差を埋めることができ、ワイヤボンディングしやすいものとなる。
(他の実施形態)
なお、バンプ15は上記した形状以外にも、電極パッド14上に積層されて半導体部11の一面12上に突出する形状であればよく、たとえば角錐、円柱、角柱などの柱状のものでもよい。
また、バンプ15は、上記した製造方法以外にも、予め電極パッド14上にペースト塗布および焼成や、めっきなどの方法により形成しておき、その後、保護膜16を印刷やポッティングなどにより形成してもよい。
さらに、この場合において、保護膜16の形成後に保護膜16がバンプ15の先端面15aを被覆した状態となるようなときには、保護膜16を研磨するなどにより、バンプ15の先端面15aを露出させるようにしてもよい。
また、上記図3に示した製造方法では、シート60の一面60a側に平板としての金属フィルム62を貼り付けていたが、この金属フィルム62は無いものであってもよい。この場合、加圧加熱工程において、シート60の一面60a側からシート60の一面60aおよび導電性ペースト70を別体の平板で押さえるようにして、加圧加熱を行えば、上記同一平面構成が容易に形成できる。
さらには、このような平板で押さえなくても、各部の熱収縮を考慮して導電性ペースト70の充填量を調整したり、場合によっては、加熱加圧後に研磨を行ったりすることで、上記同一平面構成を容易に実現できることは言うまでもない。
1 モールドパッケージ
10 半導体チップ
11 半導体部
12 半導体部の一面
14 電極パッド
15 バンプ
15a バンプの先端面
16 保護膜
18 金属箔
60 シート
61 シートの貫通穴
70 導電性ペースト

Claims (3)

  1. 半導体よりなる半導体部(11)と、前記半導体部(11)の一面(12)上に設けられたワイヤボンディング用の電極パッド(14)とを備える半導体チップにおいて、
    前記電極パッド(14)上に積層されて接続され、前記半導体部(11)の一面(12)上に突出する導電性材料よりなるバンプ(15)と、
    前記半導体部(11)の一面(12)上に設けられ、前記電極パッド(14)および前記バンプ(15)を封止する電気絶縁性の保護膜(16)と、を備え、
    前記バンプ(15)の先端面(15a)は前記保護膜(16)より露出するとともに、前記保護膜(16)と前記バンプ(15)の先端面(15a)とは連続した同一平面を構成しており、
    前記バンプ(15)の先端面(15a)にワイヤボンディングがなされるようになっており、
    前記バンプ(15)の先端面(15a)上には、当該先端面(15a)よりも広いサイズの金属箔(18)が、当該先端面(15a)から前記保護膜(16)上まではみ出した状態で積層されていることを特徴とする半導体チップ。
  2. 前記バンプ(15)は前記半導体部(11)よりも軟らかい材料よりなるものであることを特徴とする請求項1に記載の半導体チップ。
  3. 前記保護膜(16)は、前記半導体部(11)の一面(12)に直接接触して設けられていることを特徴とする請求項1または2に記載の半導体チップ。
JP2011126264A 2011-06-06 2011-06-06 半導体チップ Expired - Fee Related JP5621712B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2011126264A JP5621712B2 (ja) 2011-06-06 2011-06-06 半導体チップ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011126264A JP5621712B2 (ja) 2011-06-06 2011-06-06 半導体チップ

Publications (2)

Publication Number Publication Date
JP2012253263A JP2012253263A (ja) 2012-12-20
JP5621712B2 true JP5621712B2 (ja) 2014-11-12

Family

ID=47525796

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011126264A Expired - Fee Related JP5621712B2 (ja) 2011-06-06 2011-06-06 半導体チップ

Country Status (1)

Country Link
JP (1) JP5621712B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9528225B2 (en) 2008-10-20 2016-12-27 Schweerbau Gmbh & Co. Kg Method and apparatus for machining a workpiece by way of a geometrically defined blade

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101800619B1 (ko) * 2016-03-03 2017-11-23 주식회사 에스에프에이반도체 반도체 패키지 제조방법
JP6938966B2 (ja) * 2017-03-02 2021-09-22 昭和電工マテリアルズ株式会社 接続構造体の製造方法、接続構造体及び半導体装置
WO2023189480A1 (ja) * 2022-03-31 2023-10-05 ローム株式会社 半導体素子および半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3906522B2 (ja) * 1997-06-10 2007-04-18 ソニー株式会社 半導体装置の製造方法
US6350664B1 (en) * 1999-09-02 2002-02-26 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method of manufacturing the same
JP2001144123A (ja) * 1999-09-02 2001-05-25 Matsushita Electric Ind Co Ltd 半導体装置の製造方法および半導体装置
JP2003068738A (ja) * 2001-08-29 2003-03-07 Seiko Epson Corp 半導体装置及びその製造方法及び半導体チップ及びその実装方法
DE102007057689A1 (de) * 2007-11-30 2009-06-04 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit einem Chipgebiet, das für eine aluminiumfreie Lothöckerverbindung gestaltet ist, und eine Teststruktur, die für eine aluminiumfreie Drahtverbindung gestaltet ist

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9528225B2 (en) 2008-10-20 2016-12-27 Schweerbau Gmbh & Co. Kg Method and apparatus for machining a workpiece by way of a geometrically defined blade

Also Published As

Publication number Publication date
JP2012253263A (ja) 2012-12-20

Similar Documents

Publication Publication Date Title
JP5529371B2 (ja) 半導体装置及びその製造方法
JP5579402B2 (ja) 半導体装置及びその製造方法並びに電子装置
JP5032623B2 (ja) 半導体記憶装置
US8304917B2 (en) Multi-chip stacked package and its mother chip to save interposer
JP5341337B2 (ja) 半導体装置及びその製造方法
JP6125332B2 (ja) 半導体装置
CN112530880B (zh) 半导体装置及半导体装置的制造方法
KR20060101385A (ko) 반도체 장치 및 그 제조 방법
JP2015177061A (ja) 半導体装置の製造方法および半導体装置
US9972560B2 (en) Lead frame and semiconductor device
JP5184132B2 (ja) 半導体装置およびその製造方法
JP6213554B2 (ja) 半導体装置
JP5621712B2 (ja) 半導体チップ
JP2012074497A (ja) 回路基板
US7927919B1 (en) Semiconductor packaging method to save interposer
JP2012009655A (ja) 半導体パッケージおよび半導体パッケージの製造方法
JP2009135391A (ja) 電子装置およびその製造方法
JP2012009713A (ja) 半導体パッケージおよび半導体パッケージの製造方法
JP4626445B2 (ja) 半導体パッケージの製造方法
JP5601282B2 (ja) 半導体装置
JP2010050288A (ja) 樹脂封止型半導体装置およびその製造方法
JP5666211B2 (ja) 配線基板及び半導体装置の製造方法
JP2008235492A (ja) 半導体装置および半導体装置の製造方法
JP2005311099A (ja) 半導体装置及びその製造方法
JP5234703B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20131017

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140616

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140624

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140730

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140826

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140908

R151 Written notification of patent or utility model registration

Ref document number: 5621712

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees