JP3906522B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP3906522B2
JP3906522B2 JP15174997A JP15174997A JP3906522B2 JP 3906522 B2 JP3906522 B2 JP 3906522B2 JP 15174997 A JP15174997 A JP 15174997A JP 15174997 A JP15174997 A JP 15174997A JP 3906522 B2 JP3906522 B2 JP 3906522B2
Authority
JP
Japan
Prior art keywords
film
wiring
wire
pad portion
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP15174997A
Other languages
English (en)
Other versions
JPH10340920A (ja
Inventor
和弘 星野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP15174997A priority Critical patent/JP3906522B2/ja
Publication of JPH10340920A publication Critical patent/JPH10340920A/ja
Application granted granted Critical
Publication of JP3906522B2 publication Critical patent/JP3906522B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05541—Structure
    • H01L2224/05546—Dual damascene structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48617—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950 °C
    • H01L2224/48624—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01007—Nitrogen [N]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01018—Argon [Ar]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0494—4th Group
    • H01L2924/04941—TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/049—Nitrides composed of metals from groups of the periodic table
    • H01L2924/0504—14th Group
    • H01L2924/05042—Si3N4
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Wire Bonding (AREA)

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に搭載基板の導電部と半導体チップの配線とのワイヤーボンディングに適用される半導体装置の製造方法に関する。
【０００２】
【従来の技術】
ＬＳＩ（Large Scale Integrated-circuit) チップ、ＩＣチップ（Integrated-Circuit) 等の半導体チップには、最上層の配線上にパッド部が形成されて、このパッド部と半導体チップが搭載されるＩＣパッケージのリード部とがワイヤーボンディングされるものが知られている。上記パッド部は、最上層の配線上に形成された絶縁膜を開口して配線の一部を外側に臨ませた状態で形成した部分である。現在、ワイヤーボンディングでは、例えば金（Ａｕ）線からなるワイヤーが用いられ、３００℃程度の温度で超音波を付加しながら加圧によってパッド部とＡｕワイヤーとを接合する超音波併用熱圧着法が主流になっている。
【０００３】
なお、ワイヤーボンディングにおける接合は、線材の金属原子（例えばＡｕワイヤーのＡｕ）が接合部位の金属組織（例えばアルミニウム（Ａｌ））へ拡散し、連続的な原子構造を形成することにより行われる、いわゆる固相拡散接合である。この拡散に要するエネルギーは、上記したように熱、加圧、超音波等の形で与えられる。
【０００４】
ところで従来、半導体チップの配線材料には、加工の容易なＡｌ系合金が用いられていたが、高集積化に伴う配線の微細化とこれによる高電流密度化の進行とにより、エレクトロマイグレーション（ＥＭ）等による断線が発生し易くなる等、十分な信頼性が得られ難くなってきている。そのため、Ａｌに替えて銅（Ｃｕ）が用いた配線形成技術の開発も進められている。Ｃｕは比抵抗が１．８μΩｃｍとＡｌよりも低いためデバイスの高速化に有利であり、しかもＡｌよりも高ＥＭ耐性を有することから配線の信頼性の向上を図るうえで有効とされている。
【０００５】
【発明が解決しようとする課題】
しかしながら、Ｃｕを用いて配線を形成した場合には、通常のＡｕ線を用いたワイヤーボンディングを行おうとすると、ＡｕワイヤーとＣｕとの反応温度が４００℃程度と高くしかもＣｕの硬度もＡｌに比較して高いために、パッド部にＡｕワイヤーが接合されず、結果としてＩＣパッケージに組むことができないという難点がある。
【０００６】
この解決策として、Ｃｕ配線上のパッド部にＡｌ膜を一層追加する方法が提案されている（Advanced Metallization "Electromigration in CMP-copper interconnect with quarter micron size prepared by sputter-reflow"(1996-Oct.-23,24) N.Misawa,et al p.151-154) 。ところが、この方法では配線層が一層追加されることになるため、絶縁膜形成、スパッタリング、リソグラフィやドライエッチングの工程が増える。よって、製造が煩雑になるとともにコスト的にもデメリットが大きく、これらの点から実際に半導体装置の製造に適用することは困難であると考えられる。
【０００７】
一方、配線材料にこれまで通りＡｌ系合金を用いながら、配線のＥＭを抑制する対策も種々検討されている。しかしながら、半導体装置の高集積化に伴いＡｌの膜厚を減少させる傾向にあるため、Ａｌ膜が例えば３００ｎｍ程度と薄く、かつＡｌ膜上層に窒化チタン（ＴｉＮ）等の反射防止膜（Anti Reflection Coating;以下、ＡＲＣ膜と記す）が７０ｎｍ程度と比較的厚く形成されるような配線構造の場合に、ワイヤーボンディングが困難になる不具合が生じる。
【０００８】
すなわち、パッド部となる開口部を形成するためにドライエッチングによってＡＲＣ膜を除去する際、ＴｉＮ膜とＡｌ膜とのエッチングの選択比が小さいためにオーバーエッチングを行うと、Ａｌ膜も掘られてしまってＡｌ膜がさらに薄くなる。その結果、パッド部にＡｕワイヤーを用いたボンディングを行うと、ＡｌとＡｕとの固相拡散が十分に進まず、接合部にボイドが形成されたり、Ａｕワイヤーの密着力が弱くてＡｕワイヤーが剥がれる等の不具合が生じてしまうのである。また、膜厚が３００ｎｍ程度のＡｌ膜へのワイヤーボンディングでは、一応接合が達成されるが、２００℃前後の温度で長時間が経過すると、Ａｕの拡散量に対して供給されるＡｌが不足するようになって接合部にボンドが生じ易くなる。
【０００９】
またＴｉＮ膜は、バリアメタルとしても用いられるようにＣｕ膜よりもさらにＡｕワイヤーと反応し難い膜である。したがって、開口部を形成するためのＡＲＣ膜のドライエッチングの際に、オーバーエッチングによりさらにＡｌ膜を薄膜化しないようにＴｉＮ膜を残した場合にも、通常のワイヤーボンディングによってパッド部にＡｕワイヤーを接合することができない。したがって、Ｃｕ配線や薄膜化したＡｌ配線を用いた場合に、確実にワイヤーボンディングを行え、電気的信頼性の高い半導体装置を製造できる製造方法の確立が切望されている。
【００１０】
【課題を解決するための手段】
そこで、上記課題を解決するために本発明は、基体の上面に配線とこれを覆う絶縁膜とこの絶縁膜に形成されて上記配線を外側に臨ませる開口部とを有してなる半導体チップを用い、この半導体チップの開口部内に選択的にアルミニウムを含む導電材料からなる導電膜を形成してパッド部を得る工程と、パッド部を形成した半導体チップを搭載基板に搭載して、パッド部と前記搭載基板の導電部とをワイヤーボンディングする工程とを有する半導体装置の製造方法であって、パッド部を得る工程では、絶縁膜の全面に導電材料の膜を形成するとともに導電材料で開口部内を埋込み、その後に化学的機械研磨法によって、開口部内を埋め込んだ導電材料を残した状態で絶縁膜の上面が露出する位置まで導電材料からなる膜を除去することにより導電膜を形成することを特徴としている。
【００１１】
この発明では、開口部内にＡｌを含む導電材料からなる導電膜を形成してパッド部を得た後、パッド部と搭載基板の導電部とをワイヤーボンディングするため、たとえ配線がＣｕからなって、このＣｕを外側に臨ませた状態で開口部が形成され、しかもＣｕとの接合が困難なＡｕワイヤーを用いてボンディングを行う場合にも、ボンディングに何ら影響がなく、パッド部とＡｕワイヤーとが密着性よく接合されることになる。同様に、配線の最上層が、Ａｕワイヤーとの接合がさらに困難なＴｉＮ膜からなり、このＴｉＮ膜を外部に露出させた状態で開口部が形成されていても、パッド部とＡｕワイヤーとが密着性よく接合されることになる。さらに、配線が薄膜化したＡｌからなっていても、このＡｌ配線上にＡｌを含む導電膜を形成してパッド部を得ることから接合部におけるＡｌ膜の膜厚が厚くなるので、パッド部とワイヤーとをボンディングする際、ワイヤーの拡散量に対して十分なＡｌが供給されることになる。よって、Ａｌとワイヤーとの固相拡散が十分に進むため、接合部におけるボイドの発生が防止される。またパッド部とワイヤーとが密着性良く接合されてワイヤーが剥がれることもない。
【００１２】
【発明の実施の形態】
以下、本発明に係る半導体装置の製造方法の実施形態を説明するが、ここでは特に本発明の特徴であるパッド部の形成工程およびワイヤーボンディング工程を示した図面を用いて実施形態を説明する。
【００１３】
図１（ａ）〜（ｃ）は本発明の第１参考形態に係る半導体装置の製造方法を工程順に示した要部側断面図である。第１参考形態では、半導体装置を製造するに先立ち、図１（ａ）に示すようなＬＳＩチップからなる半導体チップ１を用意する。すなわち、半導体チップ１においては、例えばウエハからなる基板（図示略）に半導体素子が形成されて基体２が構成されており、基体２の最表面が酸化シリコン（ＳｉＯ2 ）膜からなる絶縁膜２ａとなっている。そして、この基体２の上面に半導体チップ１における最上層の配線３が形成されている。
【００１４】
配線３は例えば、基体２上面に形成されたバリアメタル層３１と、バリアメタル層３１上に形成された配線層３２と、この上層に形成されたＡＲＣ膜（反射防止膜）３３とからなる。上記バリアメタル層３１は、２０ｎｍ程度の膜厚のチタン（Ｔｉ）膜と、Ｔｉ膜上に積層された２０ｎｍ程度のＴｉＮ膜とから構成されており、配線層３２は４００ｎｍ程度の膜厚のＣｕ膜で形成されている。さらにＡＲＣ膜３３は、５ｎｍ程度のＴｉ膜の上層に７０ｎｍ程度のＴｉＮ膜が積層されて形成されている。
【００１５】
上記配線３が形成された基体２上面には、配線３を覆うようにして例えば窒化シリコン（ＳｉＮ）膜からなる絶縁膜４が形成されている。また絶縁膜４の上記パッド部を形成する位置には、配線３に達しかつ配線３の最上層であるＡＲＣ膜３３のＴｉＮ膜を外側に臨ませた状態で開口部５が形成されている。
【００１６】
このような半導体チップ１を用意した後は、まず選択成長Ａｌ−ＣＶＤ（化学的気相成長）法を用いて、図１（ｂ）に示すように開口部５内に選択的にＡｌを堆積させてＡｌ膜からなる導電膜６１を形成することによりパッド部６を得る。ここでは、導電膜６１を５００ｎｍ程度の厚みに形成する。選択成長Ａｌ−ＣＶＤ法を用いた導電膜６１の堆積条件の一例およびこの堆積の前に実施するプレクリーン条件の一例を以下に示す。
【００１７】
＜プレクリーン条件＞
反応ガスおよび流量；ＢＣｌ3 ／Ａｒ：１００ｓｃｃｍ／１００ｓｃｃｍ
〔ｓｃｃｍは標準状態における体積流量（ｃｍ3 ／分）〕
雰囲気圧力；１３３Ｐａ（１．０Ｔｏｒｒ）
ＲＦパワー；５００Ｗ
＜Ａｌ−ＣＶＤ条件＞
反応ガスおよび流量；ＤＭＡＨ〔Ａｌ（ＣＨ3)2 Ｈ〕：５０ｓｃｃｍ
キャリアガスおよび流量；Ｈ2 ：５００ｓｃｃｍ
雰囲気圧力；２６７Ｐａ（２．０Ｔｏｒｒ）
温度；２２０℃
【００１８】
次いで、通常の半導体装置の製造における後工程において、例えば搭載基板としてパッケージ（図示略）に半導体チップ１を搭載する。そして、Ａｕワイヤー７を用いてパッケージの導電部、例えばリード部とパッド部６とのワイヤーボンディングを例えば超音波併用熱圧着法により行う。その後は、例えば半導体チップとパッケージのリード部とを一体に封止して半導体装置を得る。
【００１９】
なお、上記ワイヤーボンディングにおける条件例を以下に示す。
＜ワイヤーボンディング条件＞
温度；２９０℃
超音波印加時間；２０ミリ秒
荷重；５０グラム
【００２０】
上記したように第１参考形態では、配線３上に形成した開口部５内にＡｌの導電膜６１を選択的に堆積してパッド部６を得た後、このパッド部６とＡｕワイヤー７とのワイヤーボンディングを行っている。このため、Ａｕとの接合が困難なＡＲＣ層３３のＴｉＮ膜を外側に臨ませた状態で開口部５が形成されていても、ワイヤーボンディングに何ら影響がなく、パッド部６とＡｕワイヤー７とを密着性良く接合することができる。よって、パッケージと半導体チップ１との良好な電気的導通を得ることができる。
【００２１】
また、開口部５内を埋込むようにして導電膜６１が形成されることから導電膜６１を厚く形成できるため、上記ボンディングの際にＡｕワイヤー７の拡散量に対して十分なＡｌを供給できる。よって、パッド部６のＡｌとＡｕワイヤー７との固相拡散が十分に進むため、接合部におけるボイドの発生も防止できる。さらに選択成長Ａｌ−ＣＶＤ法によって、開口部５内に選択的に導電膜６１を形成できるため、工程数の増加はこの導電膜６１を形成する一工程だけで済む。したがって、電気的信頼性が向上し、配線層３２が低抵抗なＣｕで形成されて高速化された高集積ＬＳＩからなる半導体装置を容易に製造することができる。
【００２２】
次に、本発明に係る半導体装置の製造方法の第１実施形態を図２に基づいて説明する。なお、図２（ａ）〜（ｄ）は第１実施形態を工程順に示した要部側断面図であり、図において第１参考形態と同一の形成要素には同一の符号を付して説明を省略する。
【００２３】
第１実施形態において、第１参考形態と相違するところは、導電膜６２の形成にスパッタリング法および化学的機械研磨（Chemical Mechanical Polishing;以下，ＣＭＰと記す）法を用いたことにある。すなわち、第１実施形態においても図２（ａ）に示すように、半導体装置を製造するに先立ち、第１参考形態の場合と同様に構成された半導体チップ１を用意する。
【００２４】
そして、まず図２（ｂ）に示すように、スパッタリング法を用いて絶縁膜４の全面に導電材料の膜、ここではＡｌ膜６２ａを堆積するとともにＡｌ膜６２ａで開口部５内を埋込む。この際のＡｌ膜６２ａの膜厚は例えば２．０μｍ程度とする。スパッタリング法を用いたＡｌ膜６２ａの堆積条件の一例を以下に示す。またＡｌ膜６２ａの堆積前にＲＦエッチングによって、ＡＲＣ層３３のＴｉＮ膜表面に形成された自然酸化膜を除去するプレクリーンを行う。
【００２５】
＜プレクリーン条件＞
エッチングガスおよび流量；Ａｒ：３０ｓｃｃｍ
雰囲気圧力；０．２７Ｐａ（２ｍＴｏｒｒ）
ＲＦパワー；５００Ｗ
ＴｉＮ膜エッチング量；１０ｎｍ
＜Ａｌスパッタリング条件＞
スパッタリングガスおよび流量；Ａｒ：９０ｓｃｃｍ
雰囲気圧力；０．６７Ｐａ（５ｍＴｏｒｒ）
ＤＣパワー；１２ｋＷ温度；２２０℃
【００２６】
次いで、ＣＭＰ法によって、図２（ｃ）に示すように開口部５内のＡｌ膜６２ａを残した状態で絶縁膜４の上面が露出する位置までＡｌ膜６２ａを除去する。このことによって、開口部５内にＡｌからなる導電膜６２を選択的に形成してパッド部６を得る。ＣＭＰの条件例を以下に示す。
【００２７】
＜ＣＭＰ条件＞
研磨材（スラリー）；過酸化水素水＋アルミナ
スラリー流量；２０ｓｃｃｍ
研磨ヘッド圧力；４．０ｐｓｉ
基体（ウエハ）回転数；２０ｒｐｍ
ヘッド回転数；２０ｒｐｍ
【００２８】
その後は、第１参考形態と同様にして、例えばパッケージ（図示略）に半導体チップ１を搭載し、図２（ｄ）に示すようにＡｕワイヤー７を用いてパッケージのリード部とパッド部６とのワイヤーボンディングを例えば超音波併用熱圧着法により行う。そして、例えば半導体チップ１とパッケージのリード部とを一体に封止して半導体装置を得る。なお、上記ワイヤーボンディングの条件は、例えば第１参考形態にて示した条件が採用される。
【００２９】
上記した第１実施形態においても、スパッタリング法およびＣＭＰ法を用いて配線３上に形成した開口部５内にＡｌの導電膜６２を選択的に形成してパッド部６を得た後、このパッド部６とＡｕワイヤー７とのワイヤーボンディングを行っている。このため、第１参考形態と同様に、Ａｕとの接合が難しいＡＲＣ層３３のＴｉＮ膜を外側に臨ませた状態で開口部５が形成されていても、パッド部６とＡｕワイヤー７とを密着性良く接合することができ、パッケージと半導体チップ１との良好な電気的導通を得ることができる。
【００３０】
また、開口部５内を埋込んだ状態に導電膜６２が形成されることから導電膜６２を厚く形成できるため、第１参考形態と同様、ボイドを発生させることなくパッド部６とＡｕワイヤー７とを密着性良く接合することができる。さらにスパッタリング法による成膜およびＣＭＰ法によって、開口部５内に選択的に導電膜６２を形成できるため、工程数の増加はこの導電膜６１を形成する二工程だけで済む。したがって、工程数の増加を抑制しつつパッド部６とＡｕワイヤー７とが確実に接合された電気的信頼性の高い超高集積ＬＳＩからなる半導体装置を製造することができるとともに、配線層３２がＣｕで形成されているため半導体装置の高速化も図ることができる。
【００３１】
次に、本発明に係る半導体装置の製造方法の第２参考形態を図３に基づいて説明する。なお、図３（ａ）〜（ｃ）は第２参考形態を工程順に示した要部側断面図であり、図において第１参考形態と同一の形成要素には同一の符号を付して説明を省略する。
【００３２】
第２参考形態では、半導体装置を製造するに先立ち、図３（ａ）に示すような半導体チップ８を用意する。すなわち、半導体チップ８では、例えば第１参考形態と同様に構成された基体２の上面に最上層の配線９が形成されている。配線９は例えば、基体２上面に形成されたバリアメタル層９１と、バリアメタル層９１上に形成された配線層９２と、この上層に形成されたＡＲＣ膜９３とからなる。上記バリアメタル層９１は、２０ｎｍ程度の膜厚のＴｉ膜と、Ｔｉ膜上に積層された２０ｎｍ程度のＴｉＮ膜とから構成されており、配線層９２は３００ｎｍ程度の膜厚のＡｌ膜で形成されている。さらにＡＲＣ膜９３は、５ｎｍ程度のＴｉ膜の上層に７０ｎｍ程度のＴｉＮ膜が積層されて形成されている。
【００３３】
上記配線９が形成された基体２上には、配線９を覆うようにして絶縁膜４が形成されている。また絶縁膜４のパッド部を形成する位置には、配線９の配線層９２に達する開口部１０が形成されている。つまり、開口部１０を形成する際のオーバーエッチングによって、パッド部を形成する位置のＡＲＣ膜９３が除去されてＡｌ膜の配線層９２を外側に臨ませた状態で開口部１０が形成されている。またこの際、配線層９２もエッチングされて１８０ｎｍ程度の膜厚に減少している。
【００３４】
このような半導体チップ８を用意した後は、まず図３（ｂ）に示すように、選択成長Ａｌ−ＣＶＤ法を用いて、開口部１０内に選択的にＡｌを堆積させてＡｌ膜からなる導電膜１１１を形成することによりパッド部１１を得る。ここでは、導電膜１１１を７００ｎｍ程度の厚みに形成する。選択成長Ａｌ−ＣＶＤ法を用いた導電膜１１１の堆積条件の例およびこの堆積の前に実施するプレクリーン条件の例としては、第１参考形態における導電膜６１の堆積条件およびプレクリーン条件が挙げられる。
【００３５】
次いで、通常の半導体装置の製造における後工程において、例えば搭載基板としてパッケージ（図示略）に半導体チップ１を搭載する。そして、Ａｕワイヤー７を用いてパッケージのリード部とパッド部１１とのワイヤーボンディングを例えば超音波併用熱圧着法により行う。その後は、例えば半導体チップ８とパッケージのリード部とを一体に封止して半導体装置を得る。なお、上記ワイヤーボンディングの条件は、例えば第１参考形態にて示した条件が採用される。
【００３６】
上記した第２参考形態では、配線９上に形成した開口部１０内にＡｌの導電膜１１１を選択的に形成してパッド部１１を得た後、このパッド部１１とＡｕワイヤー７とのボンディングを行っている。このため、オーバーエッチングによって上記のようにＡｌ膜の配線層９２が薄膜化されても、導電膜１１１の形成によって接合部におけるＡｌ膜が厚膜となるので、上記ボンディングの際にＡｕワイヤー７の拡散量に対して十分なＡｌが供給されることになる。よって、パッド部１１のＡｌとＡｕワイヤー７との固相拡散が十分に進むため、ボイドを発生させることなくパッド部１１とＡｕワイヤー７とを密着性良く接合することができ、パッケージと半導体チップ８との良好な電気的導通を得ることができる。
【００３７】
また選択成長Ａｌ−ＣＶＤ法によって、開口部１０内に選択的に導電膜１１１を形成できるため、工程数の増加はこの導電膜１１１を形成する一工程だけで済む。したがって、工程数の増加を抑制しつつパッド部１１とＡｕワイヤー７とが確実に接合された電気的信頼性の高い超高集積ＬＳＩからなる半導体装置を実現できる。
【００３８】
次に、本発明に係る半導体装置の製造方法の第２実施形態を図４に基づいて説明する。なお、図４（ａ）〜（ｄ）は第２実施形態を工程順に示した要部側断面図であり、図において第２参考形態と同一の形成要素には同一の符号を付して説明を省略する。
【００３９】
第２実施形態では、半導体装置を製造するに先立ち、図４（ａ）に示すような半導体チップ１２を用意する。すなわち、半導体チップ１２では、例えば第１参考形態と同様に構成された基体２の上面に最上層の配線１３が形成されている。配線１３は例えば、基体２上面に形成されたバリアメタル層１３１と、バリアメタル層１３１上に形成された配線層１３２と、この上層に形成されたＡＲＣ膜１３３とからなる。上記バリアメタル層１３１は、２０ｎｍ程度の膜厚のＴｉ膜と、Ｔｉ膜上に積層された２０ｎｍ程度のＴｉＮ膜とから構成されており、配線層１３２は３００ｎｍ程度の膜厚のＣｕ膜で形成されている。さらにＡＲＣ膜１３３は、５ｎｍ程度のＴｉ膜の上層に７０ｎｍ程度のＴｉＮ膜が積層されて形成されている。
【００４０】
上記配線１３が形成された基体２上には、配線１３を覆うようにして絶縁膜４が形成されている。また絶縁膜４のパッド部を形成する位置には、配線１３の配線層１３２に達する開口部１４が形成されている。つまり、開口部１４を形成する際のオーバーエッチングによって、パッド部を形成する位置のＡＲＣ膜１３３が除去されて配線層１３２を外側に臨ませた状態で開口部１４が形成されている。またこの際、配線層１３２もエッチングされて２００ｎｍ程度の膜厚に減少している。
【００４１】
このような半導体チップ１２を用意した後は、まず図４（ｂ）に示すように、スパッタリング法を用いてＴｉＮ膜からなるバリアメタル膜１５を絶縁膜４の全面に形成するとともに開口部１４の内面を覆うように形成する。この際のバリアメタル膜１５の膜厚は例えば２０ｎｍ程度とする。
【００４２】
次いで、絶縁膜４の全面にバリアメタル膜１５を介してＡｌ膜１６１ａを堆積するとともに開口部１５内にバリアメタル膜１５を介してＡｌ膜１６１ａを埋込む。この際のＡｌ膜１６１ａの膜厚は例えば２．０μｍ程度とする。スパッタリング法を用いたバリアメタル膜１５、Ａｌ膜１６１ａのそれぞれの堆積条件の一例を以下に示す。またＡｌ膜１６１ａの堆積前にＲＦエッチングによって、Ｃｕの配線層１３２表面に形成された自然酸化膜を除去するプレクリーンを行う。
【００４３】
＜プレクリーン条件＞
エッチングガスおよび流量；Ａｒ：３０ｓｃｃｍ
雰囲気圧力；０．２７Ｐａ（２ｍＴｏｒｒ）
ＲＦパワー；５００Ｗ
Ｃｕ配線層エッチング量；１０ｎｍ
＜ＴｉＮスパッタリング条件＞
スパッタリングガスおよび流量；Ａｒ＋Ｎ2：６０ｓｃｃｍ＋１２０ｓｃｃｍ
雰囲気圧力；０．６７Ｐａ（５ｍＴｏｒｒ）
ＤＣパワー；８ｋＷ温度；２００℃
＜Ａｌスパッタリング条件＞
スパッタリングガスおよび流量；Ａｒ：９０ｓｃｃｍ
雰囲気圧力；０．６７Ｐａ（５ｍＴｏｒｒ）
ＤＣパワー；１２ｋＷ
温度；２２０℃
【００４４】
次いで、ＣＭＰ法によって、図４（ｃ）に示すように開口部１４内のＡｌ膜１６１ａおよびバリアメタル膜１５を残した状態で絶縁膜４の上面が露出する位置までＡｌ膜１６１ａおよびバリアメタル膜１５を除去する。このことによって開口部１４内にバリアメタル膜１５を介してＡｌからなる導電膜１６１を選択的に形成してパッド部１６を得る。このときのＣＭＰ条件としては、例えば第１実施形態におけるＣＭＰ条件が採用される。
【００４５】
次いで、通常の半導体装置の製造における後工程において、例えば搭載基板としてパッケージ（図示略）に半導体チップ１を搭載する。そして、Ａｕワイヤー７を用いてパッケージのリード部とパッド部１６とのワイヤーボンディングを例えば超音波併用熱圧着法により行った後、例えば半導体チップ１２とパッケージのリード部とを一体に封止して半導体装置を得る。なお、上記ワイヤーボンディングの条件は、例えば第１参考形態にて示した条件が採用される。
【００４６】
上記した第２実施形態では、配線１３上に形成した開口部１４内に、スパッタリング法およびＣＭＰ法を用いてＡｌの導電膜１６１を選択的に形成してパッド部１６を得た後、このパッド部１６とＡｕワイヤー７とのワイヤーボンディングを行っている。このため、開口部１４の内面と導電膜１６１との間にＡｕの接合が難しいＴｉＮ膜からなるバリアメタル膜１５が形成されていても、ワイヤーボンディングに何ら影響がなく、パッド部１６とＡｕワイヤー７とを密着性良く接合することができる。よってパッケージと半導体チップ１２との良好な電気的導通を得ることができる。
【００４７】
またこの実施形態においても、開口部１４内を埋込んだ状態に導電膜１６１が形成されることにより、Ａｌからなる導電膜１６１を厚く形成できることから、ボイドを発生させることなくパッド部１６とＡｕワイヤー７とを密着性良く接合できる。しかも、導電膜１６１を形成するためにスパッタリング法とＣＭＰ法との二工程を増加させるだけで済む。したがって、電気的信頼性が向上し、配線層１３２が低抵抗なＣｕで形成されて高速化された高集積ＬＳＩからなる半導体装置を容易に製造することができる。
【００４８】
なお、上記第１実施形態〜第２実施形態では、Ａｌ膜で導電膜を形成したが、ワイヤーボンディングで用いるワイヤーと接合可能なＡｌを含む導電材料で形成されればよく、実施形態の例に限定されない。また、配線がＡｌあるいはＣｕで形成されている例を述べたが、その他、種々の配線材料を用いてもよいのはもちろんである。例えばＣｕ以外のワイヤーボンディングで用いるＡｕワイヤーとのボンディングが困難な配線材料を用いてもよく、この場合にもパッド部とワイヤーとを確実に接合するできる効果が得られる。
【００４９】
また第１実施形態〜第２実施形態で述べた条件等は一例であって、本発明の主旨に反しない限り適宜変更可能である。
【００５０】
【発明の効果】
以上説明したように本発明の半導体装置の製造方法によれば、開口部内にＡｌを含む導電材料からなる導電膜を形成してパッド部を得た後、パッド部と搭載基板の導電部とをワイヤーボンディングするようにしたことにより、たとえワイヤーとの接合が困難な配線材料を外側に臨ませた状態で開口部が形成されていても、パッド部とワイヤーとが密着性良く接合することができる。また、配線が薄膜化したＡｌからなっていても、このＡｌ配線上にＡｌを含む導電膜を形成してパッド部を得ることから、パッド部のＡｌとワイヤーとの固層拡散を十分に進ませることができ、接合部におけるボイドの発生を防止できる。したがって、電気的信頼性が高い高集積ＬＳＩからなる半導体装置を実現することができる。
【図面の簡単な説明】
【図１】 （ａ）〜（ｃ）は本発明の第１参考形態に係る半導体装置の製造方法を工程順に示した要部側断面図である。
【図２】 （ａ）〜（ｄ）は本発明の第１実施形態に係る半導体装置の製造方法を工程順に示した要部側断面図である。
【図３】 （ａ）〜（ｃ）は本発明の第２参考形態に係る半導体装置の製造方法を工程順に示した要部側断面図である。
【図４】 （ａ）〜（ｄ）は本発明の第２実施形態に係る半導体装置の製造方法を工程順に示した要部側断面図である。
【符号の説明】
１，８，１２…半導体チップ、２…基体、３，９，１３…配線、４…絶縁膜、５，１０，１４…開口部、６，１１，１６…パッド部、７…Ａｕワイヤー、１５…バリアメタル膜、６１，６２，１１１，１６１…導電膜、６２ａ、１６１ａ…Ａｌ膜

Claims (1)

  1. 基体の上面に配線とこれを覆う絶縁膜と該絶縁膜に形成されて前記配線を外側に臨ませる開口部とを有してなる半導体チップを用い、この半導体チップの前記開口部内に選択的にアルミニウムを含む導電材料からなる導電膜を形成してパッド部を得る工程と、
    前記パッド部を形成した半導体チップを搭載基板に搭載して、前記パッド部と前記搭載基板の導電部とをワイヤーボンディングする工程とを有する半導体装置の製造方法であって、
    前記パッド部を得る工程では、前記絶縁膜の全面に前記導電材料の膜を形成するとともに該導電材料で前記開口部内を埋込み、その後に化学的機械研磨法によって、前記開口部内を埋め込んだ導電材料を残した状態で前記絶縁膜の上面が露出する位置まで前記導電材料からなる膜を除去することにより前記導電膜を形成する
    ことを特徴とする半導体装置の製造方法。
JP15174997A 1997-06-10 1997-06-10 半導体装置の製造方法 Expired - Fee Related JP3906522B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP15174997A JP3906522B2 (ja) 1997-06-10 1997-06-10 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP15174997A JP3906522B2 (ja) 1997-06-10 1997-06-10 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JPH10340920A JPH10340920A (ja) 1998-12-22
JP3906522B2 true JP3906522B2 (ja) 2007-04-18

Family

ID=15525454

Family Applications (1)

Application Number Title Priority Date Filing Date
JP15174997A Expired - Fee Related JP3906522B2 (ja) 1997-06-10 1997-06-10 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP3906522B2 (ja)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW426980B (en) * 1999-01-23 2001-03-21 Lucent Technologies Inc Wire bonding to copper
JP2003031575A (ja) 2001-07-17 2003-01-31 Nec Corp 半導体装置及びその製造方法
JP2003303848A (ja) * 2002-04-12 2003-10-24 Nec Compound Semiconductor Devices Ltd 半導体装置
KR20040045109A (ko) * 2002-11-22 2004-06-01 주식회사 하이닉스반도체 반도체 소자의 제조 방법
JP2004221098A (ja) 2003-01-09 2004-08-05 Renesas Technology Corp 半導体装置およびその製造方法
JP2008091454A (ja) * 2006-09-29 2008-04-17 Rohm Co Ltd 半導体装置及び半導体装置の製造方法
US7485564B2 (en) * 2007-02-12 2009-02-03 International Business Machines Corporation Undercut-free BLM process for Pb-free and Pb-reduced C4
JP4701264B2 (ja) * 2008-04-18 2011-06-15 ルネサスエレクトロニクス株式会社 半導体装置、および半導体装置の製造方法
JP5582879B2 (ja) * 2010-06-09 2014-09-03 株式会社東芝 半導体装置及びその製造方法
JP5621712B2 (ja) * 2011-06-06 2014-11-12 株式会社デンソー 半導体チップ
JP2014222742A (ja) * 2013-05-14 2014-11-27 トヨタ自動車株式会社 半導体装置
DE102016101801B4 (de) * 2016-02-02 2021-01-14 Infineon Technologies Ag Lastanschluss eines leistungshalbleiterbauelements, leistungshalbleitermodul damit und herstellungsverfahren dafür
JP7379845B2 (ja) * 2019-03-28 2023-11-15 セイコーエプソン株式会社 半導体装置、半導体装置の製造方法、電子デバイス、電子機器および移動体

Also Published As

Publication number Publication date
JPH10340920A (ja) 1998-12-22

Similar Documents

Publication Publication Date Title
US6727590B2 (en) Semiconductor device with internal bonding pad
JP3906522B2 (ja) 半導体装置の製造方法
CN101558483B (zh) 三维ic方法和器件
TW503493B (en) Copper pad structure
KR100215846B1 (ko) 반도체장치의 배선형성방법
US20040157407A1 (en) Room temperature metal direct bonding
JP2003031575A (ja) 半導体装置及びその製造方法
JPH05343532A (ja) 耐熱金属でキャップした低抵抗率の導体構造およびその形成方法
JPH11135506A (ja) 半導体装置の製造方法
US6753259B2 (en) Method of improving the bondability between Au wires and Cu bonding pads
JP2002329722A (ja) 半導体装置及びその製造方法
JP2000091341A (ja) 銅ボンド・パッドの処理
US7553743B2 (en) Wafer bonding method of system in package
US6569767B1 (en) Semiconductor device and its production process
US7807572B2 (en) Micropad formation for a semiconductor
US6033984A (en) Dual damascene with bond pads
KR100752971B1 (ko) 배선 구조 및 그 형성 방법
JP3449960B2 (ja) 半導体装置の製造方法
JP2010232676A (ja) 信頼性向上のためのケイ化銅パッシベーション
JP2001257226A (ja) 半導体集積回路装置
TW200837855A (en) Copper-metallized integrated circuits having an overcoat for protecting bondable metal contacts and improving mold compound adhesion
TW200416953A (en) Sacrificial metal liner for copper
JP3544464B2 (ja) 半導体装置およびその製造方法
US6445070B1 (en) Coherent carbide diffusion barrier for integrated circuit interconnects
JP3628903B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040416

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20040416

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050120

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060718

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060915

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061010

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061204

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20061226

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070108

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100126

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110126

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110126

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120126

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120126

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130126

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees