KR20040045109A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 금속 패드 형성시 화학 기계적 연마(Chemical Mechanical Polishing; CMP)를 실시함으로서 금속 패드 상부 표면에 스크래치를 발생시켜 후속 금속 와이어의 접착력을 증가시킬 수 있는 반도체 소자의 제조 방법을 제공한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 소자의 패키지 공정시 금속 와이어와 접착력을 증가 시킬 수 있는 금속 패드의 형성 방법에 관한 것이다.
일반적으로 반도체 소자를 전기적으로 연결하기 위한 금속배선을 형성한 다음, 패시베이션막을 형성한다. 패시베이션막을 패터닝하여 금속 패드를 형성하고, 상기 금속 패드 상부에 금속 와이어를 본딩하여 반도체 소자를 외부와 전기적으로 연결하게 된다.
종래에는 금속 패드를 형성하기 위해 전체 구조에 금속막을 형성한 다음 전면 식각을 실시한다. 이러한 전면 식각공정을 이용하여 금속 패드를 형성할 경우, 식각 장비에 따라 금속 잔류물이 금속 패드 이외의 상부 표면에 잔류하여 누설 전류발생의 원인이 되고, 또한 금속 패드와 와이어간의 접착력이 좋지 않아 와이어가 쉽게 떨어져 나가는 문제점이 발생한다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 금속 패드를 화학 기계적 연마공정을 통해 형성하여 금속 잔류물을 제거하고, 금속 패드 상부에 스크래치를 발생시켜 금속 와이어와 금속 패드 사이의 접착력을 증가할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 구조물12 : 금속배선
14, 16 : 절연막17 : 패시베이션막
18 : 베리어막20 : 감광막 패턴
22 : 금속막24 : 금속 패드
본 발명에 따른 반도체 소자가 형성된 반도체 구조물 상부에 패시베이션막과 베리어막을 순차적으로 형성하는 단계와, 패터닝 공정을 통해 상기 베리어막 및 패시베이션막을 식각하여 금속 패드용 콘택홀을 형성하는 단계와, 전체 구조 상부에금속막을 증착하는 단계와, 상기 베리어막 상부의 금속막을 제거하여 금속 패드를 형성하고, 상기 금속 패드의 표면에 스크래치를 유발하여 와이어와의 접착력을 향상시키기 위한 제 1 및 제 2 단계의 화학 기계적 연마를 실시하는 단계 및 상기 금속 패드 상부에 와이어 본딩을 하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 트랜지스터, 커패시터 또는 듀얼 다마신 공정을 통해 형성된 금속배선과 같은 반도체 소자(도시되지 않음)를 포함하여 여러 요소가 형성된 반도체 구조물(10) 상에 패시베이션막(17)과 베리어막(18)을 순차적으로 증착한다.
구체적으로, 반도체 구조물(10) 내부에 듀얼 다마신 공정에 의해 형성된 금속 배선(12) 상부에 충격 또는 긁힘과 같은 물리적 자극으로부터 소자를 보호하고, 수분 또는 이온등의 화학인 침투로부터 소자의 손상을 방지하기 위해패시베이션막(17)을 증착한다. 패시베이션막(17)은 제 1 절연막(14)과 제 2 절연막(16)의 2층 구조로 형성한다. 제 1 절연막(14)은 SiN막으로 형성하고, 제 2 절연막(16)은 TEOS(Tetra Ethyle Ortho Silicate)막으로 형성한다. 이에 한정되지 않고, 패시베이션막(17)은 하부의 반도체 소자를 보호할 수 있는 다양한 형태의 절연막(질화막, 산화막, 질산화막)이 사용될 수 있다.
후속 화학 기계적 연마 공정의 베리어 층으로 작용할 베리어막(18)을 증착한다. 베리어막(18)은 1000 내지 2000Å 두께의 SiN막으로 형성한다.
패시베이션막(17) 또는 베리어막(18)은 화학 기상 증착법(Chemical Vaper Deposition; CVD), 플라즈마 인헨스트 화학 기상 증착법(Plasma Enhanced CVD; PE-CVD), 저압 화학 기상 증착법(Low Pressure CVD; LP-CVD) 및 대기압 화학 기상 증착법(Atmospheric Pressure CVD; AP-CVD)을 이용하여 증착한다.
도 1b를 참조하면, 전체 구조 상부에 감광막을 도포한 다음 포토 리소그라피 공정을 실시하여 감광막 패턴(20)을 형성한다. 감광막 패턴(20)을 식각마스크로 하는 식각공정을 실시하여 베리어막(18)과 패시베이션막(17)을 식각하여 금속 패드용 콘택홀(미도시)를 형성한다. 만일 하부의 구조물이 듀얼 다마신 공정을 통해 형성된 구리 배선(12)일 경우 구리 배선의 영역을 노출한다.
도 1c를 참조하면, 감광막 패턴(20)을 식각한 다음 전해 도금법 및 무전해 도금법을 포함하는 도금공정을 실시하여 전체 구조 상부 금속막(22)을 매립한다. 이에 한정되지 않고, 다양한 형태의 금속막(22) 증착법을 이용하여 금속막(22)을 형성함으로서, 금속 패드용 콘택홀을 충분히 매립하도록 한다. 금속막(22)은 후속와이어 본딩 공정에서 사용될 금속으로 사용하여 형성하되, 본 실시예에서는 알루미늄을 이용하여 형성한다.
도 1d를 참조하면, 평탄화 공정을 실시하여 베리어막(18) 상부의 금속막(22)을 제거함으로서 금속 패드(24)를 형성한다. 평탄화 공정은 두단계로 이루어진 화학 기계적 연마 공정을 이용하여 실시한다. 먼저 Al2O3, pH 조절제 및 탈이온수를 포함하는 슬러리를 이용한 화학 기계적 연마를 실시하여 베리어막(18) 상부의 금속막(22)을 식각하여 베리어막(18)을 노출한다. 다음으로, CeO2, pH 조절재 및 탈이온수를 포함하여 고 선택비를 갖는 슬러리를 이용한 화학 기계적 연마를 실시하여 베리어막(18) 상부에 잔류하는 금속을 제거함으로서 금속 패드(24)를 형성한다. 상술한 바와 같이 화학 기계적 연마를 통해 금속 패드(24) 상부 표면에 스크래치를 발생시켜 후속 패키지 공정시 알루미늄 와이어(미도시)와의 접착력을 증가한다. 이에 한정되지 않고 다양한 형태의 식각공정을 실시하여 금속 패드(24)를 형성할 수 있다. 즉, 건식 또는 습식 식각을 실시하여 베리어막 상부의 금속막을 제거한 다음 화학 기계적 연마를 실시하여 베리어막(18) 상부에 잔류하는 금속을 완전히 제거한다. 금속 패드(24) 상부에 알루미늄을 이용한 와이어 본딩을 실시한다. 본 발명의 적용은 금속의 와이어 본딩을 위해 적용될 뿐만 아니라 반소체 소자의 제조 공정중 금속과 금속간의 접착특성을 향상 시키는데 적용될 수 있다.
상술한 바와 같이, 본 발명은 금속 패드 형성시 화학 기계적 연마를 실시함으로서 금속 패드 상부 표면에 스크래치를 발생시켜 후속 와이어 금속과의 접착력을 증가시킬 수 있다.
Claims (5)
- 반도체 소자가 형성된 반도체 구조물 상부에 패시베이션막과 베리어막을 순차적으로 형성하는 단계;패터닝 공정을 통해 상기 베리어막 및 패시베이션막을 식각하여 금속 패드용 콘택홀을 형성하는 단계;전체 구조 상부에 금속막을 증착하는 단계;상기 베리어막 상부의 금속막을 제거하여 금속 패드를 형성하고, 상기 금속 패드의 표면에 스크래치를 유발하여 와이어와의 접착력을 향상시키기 위한 제 1 및 제 2 단계의 화학 기계적 연마를 실시하는 단계; 및상기 금속 패드 상부에 와이어 본딩을 하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 화학 기계적 연마는,Al2O3를 포함하는 제 1 슬러리를 이용하여 상기 베리어막 상부의 금속막을 식각하는 제 1 단계; 및CeO2를 포함하는 제 2 슬러리를 이용하여 상기 베리어막 상부에 잔류하는 금속막을 식각하면서 상기 금속 패드의 상부 표면에 스크래치를 유발하는 제 2 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 베리어막은 SiN막인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 패시베이션막은 SiN막 과 TEOS막으로 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 금속막은 알루미늄인 것을 특징으로 하는 반도체 소자의 제조 방법.
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