KR20000003338A - 반도체 장치의 금속배선 형성방법 - Google Patents

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Abstract

본 발명은 반도체 기술에 관한 것으로, 특히 반도체 장치 제조공정 중 금속배선 형성방법에 관한 것이며, 금속배선의 보이드를 유발하는 콘택 플러그 형성시의 키홀을 제거할 수 있는 반도체 장치의 금속배선 형성방법을 제공하는데 그 목적이 있다. 본 발명은 플러그 형성을 위한 전면 식각후 키홀 유발 부분을 돌출시킨 상태에서 연마 패드막을 형성하고, 화학적·기계적 연마(CMP) 공정을 통해 돌출된 부분을 평탄화함으로써 금속배선 내의 보이드 발생을 방지할 수 있다.

Description

반도체 장치의 금속배선 형성방법
본 발명은 반도체 기술에 관한 것으로, 특히 반도체 장치 제조공정 중 금속배선 형성방법에 관한 것이다.
일반적으로, 반도체 장치의 금속배선은 스퍼터링(sputtering)법을 이용한 알루미늄막을 사용하여 왔다. 그러나, 반도체 장치의 고집적화에 따라 콘택홀(또는 비아홀)의 선폭이 점점 감소하게 되고, 이에 따라 좁은 콘택홀 내에 알루미늄막을 매립하는 것이 용이하기 않게 되었다.
이러한 알루미늄 금속배선의 한계를 극복하기 위하여 녹는점이 높고 비저항(10∼20μΩ㎝)이 낮으며, 모서리 도포성이 뛰어난 텅스텐(W)을 사용하게 되었다. 텅스텐은 화학기상증착(CVD)법으로 증착이 용이하여 직접 배선재료로 사용되기도 하나, 주로 금속 콘택의 플러그(plug) 물질로 적용되고 있다.
첨부된 도면 도 1a 내지 도 1d는 종래의 텅스텐 플러그를 사용한 금속배선 형성 공정을 도시한 것으로, 이하 이를 참조하여 종래기술을 설명한다.
우선, 도 1a에 도시된 바와 같이 소정의 하부층 공정을 마친 실리콘 기판(20) 상에 층간절연막(11)을 형성하고, 이를 선택 식각하여 금속 콘택홀을 형성한다.
다음으로, 도 1b에 도시된 바와 같이 전체구조 상부에 장벽 금속막(12)을 증착하고, 그 상부에 화학기상증착법으로 텅스텐막(13)을 증착하여 콘택홀을 매립한다. 이때, 텅스텐막(13)의 매립 특성을 한계로 인하여 콘택홀 내에 미세한 키홀(key hole)(14)이 발생한다.
계속하여, 도 1c에 도시된 바와 같이 텅스텐막(13)을 전면 식각하여 텅스텐 플러그(13a)를 형성한다. 이 과정에서 키홀(14) 부분이 다른 부분에 비해 과도 식각되어 도시된 바와 같은 요(凹)부를 형성한다.
다음으로, 도 1d에 도시된 바와 같이 전체구조 상부에 배선재료인 알루미늄막(15)을 스퍼터링법으로 증착한다. 여기서, 텅스텐 플러그(13a)의 요부에 의해 알루미늄막(15) 내에 보이드(16)가 유발된다.
이러한 보이드(16)는 금속배선의 저항 특성을 저하시킬뿐 아니라, 후속 열공정 등에 의해 스트레스와 수분이 침투하게 되어 소자의 신뢰도를 저하시키는 문제점을 유발하게 된다.
본 발명은 금속배선의 보이드를 유발하는 콘택 플러그 형성시의 키홀을 제거할 수 있는 반도체 장치의 금속배선 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 종래기술에 따른 금속배선 형성 공정도.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 금속배선 형성 공정도.
* 도면의 주요 부분에 대한 부호의 설명
20 : 실리콘 기판 21 : 층간절연막
22 : 질화막 23 : 산화막
24 : Ti/Ti막 25 : 텅스텐막
26 : 키홀 27 : Ti막
28 : 웨팅 Ti막 29 : 알루미늄막
상기 목적을 달성하기 위하여 본 발명의 특징적인 반도체 장치의 금속배선 형성방법은 층간절연막을 관통하여 반도체 기판의 소정 부분을 노출시키는 콘택홀을 형성하는 제1 단계; 상기 제1 단계 수행후, 전체구조 상부에 플러그용 전도막을 형성하는 제2 단계; 상기 층간절연막이 노출되도록 상기 플러그용 전도막을 전면 식각하는 제3 단계; 상기 층간절연막의 일부를 제거하여 상기 플러그용 전도막을 돌출시키는 제4 단계; 상기 제4 단계 수행후, 전체구조 상부에 연마 패드층을 형성하는 제5 단계; 및 화학적·기계적 연마를 실시하여 상기 층간절연막을 노출시키는 제6 단계를 포함한다.
또한, 본 발명은 반도체 기판 상에 차례로 적층된 층간절연막, 식각 정지막 및 희생막을 관통하여 상기 반도체 기판을 노출시키는 콘택홀을 형성하는 제1 단계; 상기 제1 단계 수행후, 전체구조 상부에 플러그용 전도막을 형성하는 제2 단계; 상기 층간절연막이 노출되도록 상기 플러그용 전도막을 전면 식각하는 제3 단계; 상기 희생막을 습식 제거하는 제4 단계; 상기 제4 단계 수행후, 전체구조 상부에 연마 패드층을 형성하는 제5 단계; 및 화학적·기계적 연마를 실시하여 상기 층간절연막을 노출시키는 제6 단계를 포함한다.
즉, 본 발명은 플러그 형성을 위한 전면 식각후 키홀 유발 부분을 돌출시킨 상태에서 연마 패드막을 형성하고, 화학적·기계적 연마(CMP) 공정을 통해 돌출된 부분을 평탄화함으로써 금속배선 내의 보이드 발생을 방지할 수 있다.
이하, 본 발명의 바람직하고 용이한 실시를 위하여 그 실시예를 소개한다.
첨부된 도면 도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 금속배선 형성 공정을 도시한 것으로, 이하 이를 참조하여 그 공정을 살펴본다.
우선, 도 2a에 도시된 바와 같이 소정의 하부층 공정을 마친 실리콘 기판(20) 상에 층간절연막(21)을 증착하고, 층간절연막(21) 상에 질화막(22)을 100∼500Å 두께로 증착한다. 이어서, 질화막(22) 상에 산화막(23)을 2000Å 이하의 두께로 증착한다.
다음으로, 도 2b에 도시된 바와 같이 산화막(23), 질화막(22) 및 층간절연막(21)을 차례로 선택 식각하여 금속 콘택홀을 형성하고, 전체구조 상부에 장벽 금속층(또는 접착층)으로 Ti/TiN막(24)을 증착한 다음, 텅스텐막(25)을 증착한다. 이 과정에서 텅스텐막(25) 내에 미세한 키홀(26)이 발생한다.
계속하여, 도 2c에 도시된 바와 같이 SF6가스 등의 불소계 가스를 사용하여 텅스텐막(25)을 전면 식각하고, 이어서 Cl2, BCl3가스 등의 염소계 가스를 사용하여 산화막(23) 상부의 Ti/TiN막(24)을 제거한다.
다음으로, 도 2d에 도시된 바와 같이 BOE(Buffered Oxide Etchant), HF 등의 산화막 식각제를 사용하여 산화막(23)을 습식 제거한다. 이때, 질화막(22)은 식각 정지층으로 작용하게 되며, 뒤이어 인산 용액을 사용하여 질화막(22)을 제거한다. 여기서, 산화막(23) 및 질화막(22)의 습식 제거시 Ti/TiN막(24) 및 텅스텐막(25)의 손실은 거의 발생하지 않는다.
이어서, 도 2e에 도시된 바와 같이 전체구조 상부에 500∼2000Å 두께의 Ti막(27)을 증착한다. 이때, Ti막(27)은 후속 화학적·기계적 연마(CMP) 공정시 연마 패드층으로 이용되며, 이를 대신하여 TiN막, Al막 등의 금속을 사용할 수 있다.
계속하여, 도 2f에 도시된 바와 같이 알루미나(Al2O3) 슬러리(slurry)를 이용한 금속 CMP 공정을 수행하여 에치백을 실시함으로써 평탄화를 이룬다. 이 과정에서 텅스텐막(25)내의 키홀이 함께 제거된다.
끝으로, 도 2g에 도시된 바와 같이 전체구조 상부에 웨팅(wetting) Ti막(28) 및 주배선재인 알루미늄막(29)을 차례로 증착한다.
이상의 공정을 통해 주배선재의 증착 이전에 키홀을 완전히 제거할 수 있으므로, 금속배선 내의 보이드 발생을 방지할 수 있다.
전술한 실시예에서는 장벽금속층(또는 접착층)으로 Ti/TiN막(24)을 알루미늄막(29)의 웨팅층으로 Ti막(28)을 사용하였으나, 이들를 사용하지 않거나 다른 물질로 대체할 수 있다. 또한, 플러그 물질 및 주배선재로서 텅스텐막(25), 알루미늄막(29) 외의 다른 전도층을 사용할 수 있다. 그리고, 층간절연막상(21)에 질화막(22)을 적용하지 않은 상태에서 식각 타겟을 조절하여 수행할 수 있으며, 그와 함께 산화막(23)을 적용하지 않고 층간절연막(21)을 미리 두껍게 형성한 상태에서 식각 타겟을 조절하여 수행할 수도 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서와 같이 본 발명은 금속배선 내의 보이드를 원천적으로 방지하여 반도체 장치의 신뢰도 및 수율을 향상시키는 효과가 있다.

Claims (13)

  1. 층간절연막을 관통하여 반도체 기판의 소정 부분을 노출시키는 콘택홀을 형성하는 제1 단계;
    상기 제1 단계 수행후, 전체구조 상부에 플러그용 전도막을 형성하는 제2 단계;
    상기 층간절연막이 노출되도록 상기 플러그용 전도막을 전면 식각하는 제3 단계;
    상기 층간절연막의 일부를 제거하여 상기 플러그용 전도막을 돌출시키는 제4 단계;
    상기 제4 단계 수행후, 전체구조 상부에 연마 패드층을 형성하는 제5 단계; 및
    화학적·기계적 연마를 실시하여 상기 층간절연막을 노출시키는 제6 단계
    를 포함하는 반도체 장치의 금속배선 형성방법.
  2. 제 1 항에 있어서, 상기 제6 단계 수행후,
    전체구조 상부에 배선 금속막을 형성하는 제7 단계를 더 포함하는 반도체 장치의 금속배선 형성방법.
  3. 제 1 항에 있어서, 상기 제1 단계 수행후,
    전체구조 상부에 장벽 금속막을 형성하는 제8 단계를 더 포함하는 반도체 장치의 금속배선 형성방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 연마 패드층이,
    Ti막, TiN막, Al막 중 어느 하나인 반도체 장치의 금속배선 형성방법.
  5. 제 4 항에 있어서, 상기 연마 패드층이,
    500∼2000Å 두께인 반도체 장치의 금속배선 형성방법.
  6. 반도체 기판 상에 차례로 적층된 층간절연막, 식각 정지막 및 희생막을 관통하여 상기 반도체 기판을 노출시키는 콘택홀을 형성하는 제1 단계;
    상기 제1 단계 수행후, 전체구조 상부에 플러그용 전도막을 형성하는 제2 단계;
    상기 층간절연막이 노출되도록 상기 플러그용 전도막을 전면 식각하는 제3 단계;
    상기 희생막을 습식 제거하는 제4 단계;
    상기 제4 단계 수행후, 전체구조 상부에 연마 패드층을 형성하는 제5 단계; 및
    화학적·기계적 연마를 실시하여 상기 층간절연막을 노출시키는 제6 단계
    를 포함하는 반도체 장치의 금속배선 형성방법.
  7. 제 6 항에 있어서, 상기 제6 단계 수행후,
    전체구조 상부에 배선 금속막을 형성하는 제7 단계를 더 포함하는 반도체 장치의 금속배선 형성방법.
  8. 제 6 항에 있어서, 상기 제1 단계 수행후,
    전체구조 상부에 장벽 금속막을 형성하는 제8 단계를 더 포함하는 반도체 장치의 금속배선 형성방법.
  9. 제 6 항 내지 제 8 항 중 어느 한 항에 있어서, 상기 연마 패드층이,
    Ti막, TiN막, Al막 중 어느 하나인 반도체 장치의 금속배선 형성방법.
  10. 제 9 항에 있어서, 상기 연마 패드층이,
    500∼2000Å 두께인 반도체 장치의 금속배선 형성방법.
  11. 제 6 항에 있어서, 상기 제4 단계 수행후,
    상기 식각 정지막을 제거하는 제9 단계를 더 포함하는 반도체 장치의 금속배선 형성방법.
  12. 제 6 항에 있어서, 상기 희생막이,
    산화막인 반도체 장치의 금속배선 형성방법.
  13. 제 6 항, 제 11 항, 제 12 항 중 어느 한 항에 있어서, 상기 식각 정지막이,
    질화막인 반도체 장치의 금속배선 형성방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100451040B1 (ko) * 2000-12-29 2004-10-02 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법

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