KR20130112886A - 메탈 ｅ-퓨즈의 구조 - Google Patents

메탈 ｅ-퓨즈의 구조 Download PDF

Info

Publication number
KR20130112886A
KR20130112886A KR1020137009102A KR20137009102A KR20130112886A KR 20130112886 A KR20130112886 A KR 20130112886A KR 1020137009102 A KR1020137009102 A KR 1020137009102A KR 20137009102 A KR20137009102 A KR 20137009102A KR 20130112886 A KR20130112886 A KR 20130112886A
Authority
KR
South Korea
Prior art keywords
conductive
sidewalls
conductive path
fuse
metal
Prior art date
Application number
KR1020137009102A
Other languages
English (en)
Other versions
KR101531772B1 (ko
Inventor
핑-촨 왕
춘옌 이. 톈
로날드 필립피
와이-킨 리
Original Assignee
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 인터내셔널 비지네스 머신즈 코포레이션
Publication of KR20130112886A publication Critical patent/KR20130112886A/ko
Application granted granted Critical
Publication of KR101531772B1 publication Critical patent/KR101531772B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/62—Protection against overvoltage, e.g. fuses, shunts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

전자 퓨즈들(e-fuse)의 구조들이 제공된다. 프로그래밍되지 않은 e-퓨즈(100)은 바닥과 측벽들을 갖는 제1 도전성 재료의 비아(120) - 상기 측벽들의 부분은 도전성 라이너(121)에 의해서 덮이고 상기 비아의 바닥은 유전체 층(410)의 상부에 형성됨 - 과 상기 유전체 층 (410)의 상부에 형성되는 제2 도전성 재료의 제1 및 제2 도전성 경로들(111, 112) - 상기 제1 및 제2 도전성 경로들은 상기 측벽들에서 상기 비아(120)을 통해서, 오직 통해서만, 도전적으로 연결됨 - 을 포함한다. 프로그래밍된 e-퓨즈는 비아(120); 상기 비아의 제1 사이드에 위치하고 공동(122)에 의해서 상기 비아의 측벽들로부터 분리되는 제1 도전성 경로(111); 및 상기 비아의 제2의 다른 사이드에 위치하고 상기 비아의 측벽들을 통해서 상기 비아와 도전적 콘택을 하는 제2 도전성 경로 (112)를 포함한다.

Description

메탈 Ｅ-퓨즈의 구조{STRUCTURE OF METAL E-FUSE}
이 출원은 2010년 11월 23일 출원된 "메탈 E-퓨즈의 구조"라는 명칭을 갖는 미국 특허출원 번호 12/952,317의 우선권의 혜택을 청구하며, 상기 미국 특허 출원은 이 출원에서 전체로서 참고자료로 포함된다.
본 발명은 일반적으로 반도체 디바이스 제조의 분야에 관련되며, 특히 메탈 e-퓨즈들의 구조와 그들의 동작에 관한 것이다.
반도체 집적회로에서, 1회용 프로그램가능(OTP) 전자 퓨즈(e-fuse)는 중요한 디바이스로 알려져 있는데, 이는 종종 그리고 일반적으로 중요한 디바이스가 고장인 상황들에서 자가-수리 목적(self-repairing purpose)을 위해 칩 내의 다양한 미션-크리티컬 콤포넨트들을 위한 리던던시를 구축하기 위해서 사용된다. 이는 제조 후 구성의 기능성을 칩에 제공함으로써 집적회로(IC) 칩의 전체 수율을 향상시키기 위한 것이며, 이는 예를 들어, 전자 칩 식별(ECID)과 같은 특정의 안전 특징들의 프로그래밍을 인에이블하기 위한 것이다. 상보형 금속-산화물-반도체(CMOS)기술이 스케일 다운되고 더 최근에는 하이-케이(high-k) 메탈 게이트 채택까지 가능해 짐에 따라, 메탈 e-퓨즈들이 점차로 사용되어 종래의 살리사이드화(salicided)된 폴리실리콘 e-퓨즈들을 대체하고 있다.
도 7(a) 및 도 7(b)는, 종래 기술에서 알려진, 프로그래밍 되기 전과 후의 전형적인 메탈 e-퓨즈를 간단하게 도시한 것이다. 메탈 e-퓨즈(700)은 보통 비아들(vias)(종래 기술에서 "V1"으로 알려진) 의해서 두 개의 단부(701, 702)에서 터미네이트 되는 메탈 링크(703)(종래 기술에서 "M2"로 알려진) 및 배선들(wirings)(종래 기술에서 "M1"으로 알려진)로 구성된다. 도 7(b)에서 도시한 바와 같이, 프로그래밍할 때는, 전자들의 과도한 전류가 M2 메탈 링크를 통해서 흐르는데, 이는 플럭스 디버전스 사이트들(flux divergence sites)에서 전자-이동의 공동화(electro-migration voiding)를 유도하는 수단이 된다. 빈번하게, 그러한 공동화는 터미네이팅 비아의 바닥에서 발달되는데, 예를 들면 V1 비아에서 공동(710)과 같은 것이며, 이곳에서는 플럭스 디버전스가 통상적으로 일어나고, 그리고 V1 비아의 선형 그리고 메탈 커버리지는 V1 비아 및 M2 메탈 링크의 제조 동안 잘 컨트롤될 수 없다. 그럼에도 불구하고, 때때로 공동화가 M1 혹은 M2 배선들에서 일어날 수 있는데, 이는 도 7(a)에서 도시한 구조를 채용하는 e-퓨즈들의 프로그래밍 재생산성에 악영향을 미친다.
일반적으로, 지금까지 주로 두 가지 종류의 메탈 e-퓨즈들이 보고되었는데, 이들은 모두 전자 전류의 컨트롤된 플로(flow) 하의 메탈 전자-이동(EM) 메커니즘을 채용하여 프로그래밍 된다. 첫 번째 종류의 e-퓨즈들은, 배선 EM(배선 모드)에 의해서, 구리(Cu) 배선과 같은, 배선 내에 공동을 생성하는 것을 통해서 기능한다. 두 번째 종류의 e-퓨즈들은 비아 EM(비아 모드)에 의해서 비아 내에 공동을 생성하는 것을 통해서 기능한다. 그러나, 이들 두 종류의 e-퓨즈 혹은 e-퓨즈 동작 모드들은 다음과 같은 특정의 염려들과 신뢰성 문제들을 수반하는데, 즉 (1) 프로그램 가능성 문제(공동이 발생하는 위치가 예측 불가능하다) 그리고 (2) 신뢰성 문제(프로그래밍 후 메탈의 아웃-디퓨전(out-diffusion)의 가능성이 있다)가 있다.
배선 모드 e-퓨즈에 대한 주요 염려는, 포스트-프로그래밍 e-퓨즈의 저항의 촘촘한 배열(tight distribution of post-programming e-fuse resistance)을 달성하기 위해서 공동의 크기와 공동의 위치를 컨트롤하여 재-생성하는(re-produce) 것이 일반적으로 어렵다는 것이다. e-퓨즈 포스트-프로그래밍 저항이 넓게 그리고 때때로 컨트롤되지 않은 상태로 배열되면, 그것의 안전한 사용을 위한 어떠한 의미 있는 보장을 제공하기 위해서 그러한 프로그래밍된 e-퓨즈의 신뢰성을 기술하기(characterize)가 매우 어렵게 된다. 다른 한편으로, 비아 모드 e-퓨즈에도 또한 신뢰성 문제가 있다. 예를 들어, 메탈 e-퓨즈 프로그래밍 동안(during) 그리고 후(post) 모두에서 인접하는 디바이스들에 대한 부수적인 손상을 방지하기 위해서 메탈 아웃-디퓨전을, 즉 통상적으로 구리를 포함하기 어렵다. 그러한 손상들에는, 예를 들어, 인접하는 메탈 라인 혹은 비아의 저항을 변경시키는 것, 메탈의 쇼트(short) 혹은 오픈(open)을 가져오는 것이 포함될 뿐만 아니라, ILD(intra or inter level dielectric)의 누설 증가(leakage increase) 혹은 불량(failure)도 포함될 수 있다.
본 발명의 실시 예들은 반도체 구조를 제공한다. 상기 반도체 구조는 바닥과 측벽들을 갖는 제1 도전성 재료의 비아 - 상기 측벽들의 적어도 일부분은 도전성 라이너에 의해서 커버되고, 상기 비아의 바닥은 유전체 층 상부에(on top of)에 형성됨 -; 그리고 상기 유전체 층 상부에 형성되는 제2 도전성 재료의 제1 및 제2 도전성 경로 - 상기 제1 및 제2 도전성 경로들은 상기 측벽들에서 상기 비아를 통해서, 오직 통해서만, 도전적으로 연결됨 - 를 포함한다.
한 실시 예에서, 적어도 상기 제1 도전성 경로의 도전성은 상기 측벽들의 일부분에서 상기 비아를 커버하는 도전성 라이너의 도전성보다 더 크다. 다른 실시 예에서, 상기 측벽들의 일부분은 상기 제1 도전성 경로와 상기 비아 사이의 측벽이다.
한 실시 예에서, 적어도 하나의 공동이 상기 측벽들의 일부분에 인접한 위치에서 상기 제1 도전성 경로 내에 존재하며, 상기 적어도 하나의 공동은 전자-이동에 의해서 형성되고 상기 제1 도전성 경로의 단면적의 반보다 더 많이 차지한다.
한 실시 예에서, 상기 제1 도전성 재료는 텅스텐(W), 알루미늄(Al), 구리(Cu), 은(Ag), 금(Au), 및 그들의 합금으로 구성되는 그룹으로부터 선택되고, 상기 제2 도전성 재료는 알루미늄(Al), 구리(Cu), 은(Ag), 금(Au), 및 그들의 합금으로 구성되는 그룹으로부터 선택된다. 다른 실시 예에서, 상기 도전성 라이너는 티타늄(Ti), 탄탈룸(Ta), 루테늄(Ru), 텅스텐(W), 질화 티타늄(TiN), 질화 탄탈룸(TaN), 질화 루테늄(RuN), 및 질화-텅스텐(WN)으로 구성되는 그룹으로부터 선택되는 재료로 만들어지고, 상기 도전성 라이너는 상기 비아의 제1 도전성 재료가 그곳을 통해서(there-through) 확산하는 것을 방지할 수 있다.
본 발명의 실시 예들은 전자 퓨즈(e-fuse)를 제공한다. 상기 e-퓨즈는 바닥과 측벽들을 갖는 제1 도전성 재료의 비아 - 상기 바닥은 유전체 층 상부에 직접적으로 형성됨 -; 상기 비아의 제1의 측면에서 상기 유전체 층 상부에 형성되고 공동에 의해서 상기 바아의 측벽들로부터 분리되는 제1 도전성 경로; 그리고 상기 비아의 제2의 다른 측면에서 상기 유전체 층 상부에 형성되고 상기 측벽들을 통해서 상기 바아와 도전성 콘택(contact)을 하는 제2 도전성 경로를 포함하고, 상기 제1 도전성 경로로부터 분리되는 상기 측벽들의 일부분은 도전성 라이너에 의해서 커버되며, 상기 제1 및 제2 도전성 경로들은 제2 도전성 재료로 만들어진다.
본 발명의 실시 예들은 다른 전자 퓨즈(e-fuse)를 제공한다. 상기 e-퓨즈는 바닥과 측벽들을 갖는 제1 도전성 재료의 비아 - 상기 측벽들은 도전성 라이너에 의해서 커버되고, 상기 바닥은 유전체 층 상부에 형성됨 -; 그리고 상기 유전체 층 상부에 형성되는 제2 도전성 재료의 제1 및 제2 도전성 경로 - 상기 제1 및 제2 도전성 경로들은 상기 측벽들에서 상기 비아를 통해서, 오직 통해서만, 도전적으로 연결됨 - 를 포함한다. 이에 더하여, 상기 e-퓨즈는 상기 비아의 상부에 형성되고 상기 비아와 도전성 콘택을 하는 메탈 콘택 층을 포함할 수 있고, 상기 메탈 콘택 층은 상기 비아를 통하지 않고 유전체 층을 통하여 상기 제1 및 제2 도전성 경로들로부터 도전적으로 절연된다.
한 실시 예에서, 상기 제2 도전성 경로는 전자들의 플로에 의해서 표시되는 전자 전류를 상기 제1 도전성 경로를 향한 방향으로 상기 비아를 통해서 흐르도록 구성되며(adapted), 상기 전자들의 플로는 충분히 커서 상기 제1 도전성 경로 내에 공동을 생성하는데, 상기 제1 도전성 경로를 마주보는(facing) 측벽들에 인접한 위치에 생성한다.
다른 실시 예에서, 상기 메탈-콘택 층은 상기 공동이 상기 비아 옆 상기 제1 도전성 경로 내에 생성된 후 그에 관한 전자적 연속성(electronic continuity)을 확인하기 위해서 상기 비아를 통해서 그리고 상기 제2 도전성 경로를 통해서 전류를 흘리도록 구성된다(adapted).
또 다른 실시 예에서, 상기 공동이 생성된 후에는 상기 메탈 콘택 층으로부터 상기 비아를 통하여 그리고 상기 제1 도전성 경로를 통하여 아무런 전류도 흐르지 않게 할 수 있다.
본 발명은 아래에 첨부된 도면들을 참조하여, 본 발명의 아래의 상세한 설명으로부터 더 충분히 이해가 될 수 있을 것이다.
도 1(a) 및 1(b)는 본 발명의 한 실시 예에 따라 제조된 전자 퓨즈(e-fuse)의 구조의 상면도 및 측면도를 도시한 것이다;
도 2(a) 및 2(b)는 본 발명의 한 실시 예에 따라 도 1에서 도시한 e-퓨즈를 프로그래밍하는 것과 프로그래밍된 후 그에 관한 구조들의 상면도 및 측면도를 도시한 것이다;
도 3(a) 및 3(b)는 본 발명의 한 실시 예에 따라 도 1에 도시한 e-퓨즈를 감지하는 것과 프로그래밍된 후 그에 관한 구조들의 상면도 및 측면도를 도시한 것이다;
도 4(a)에서 4(d)까지는 본 발명의 한 실시 예에 따라 도 1에 도시한 e-퓨즈를 제조하는 방법을 도시한 것이다;
도 5(a) 및 5(b)는 본 발명의 다른 실시 예에 따라 제조된 전자 퓨즈(e-fuse)의 구조의 상면도 및 측면도를 도시한 것이다;
도 6(a) 및 6(b)는 본 발명의 한 실시 예에 따라 도 5에서 도시한 e-퓨즈를 프로그래밍하는 것과 프로그래밍된 후 그에 관한 구조들의 상면도 및 측면도를 도시한 것이다; 그리고
도 7(a) 및 7(b)는 종래 기술에 알려진 전자퓨즈를 간단하게 도시한 것이다.
도시를 단순하고 명확히 하기 위해서 도면들 내의 엘리먼트들은 항상 실제 크기로 그려진 것은 아니라는 것을 이해할 수 있을 것이다. 예를 들어, 일부 엘리먼트들의 크기들은 명확성을 위해 다른 엘리먼트들보다 과장되었을 수 있다.
아래의 상세한 설명에서, 본 발명의 다양한 실시 예들의 철저한 이해를 제공하기 위하여 다수의 구체적인 세부 설명이 제시된다. 그러나 본 발명의 실시 예들은 이들 구체적인 설명들이 없어도 실시될 수 있음을 이해하여야 한다.
본 발명의 핵심들 및/또는 실시 예들의 제시를 방해하지 않도록 하기 위해, 아래의 상세한 설명에서, 종래의 기술에서 알려진 일부 처리 단계들 및/또는 오퍼레이션들은 제시 및/또는 도시의 목적으로 함께 합쳐질 수도 있고, 어떤 경우들에서는 상세히 설명되지 않을 수 있다. 다른 경우들에서는, 종래 기술에서 알려진 일부 처리 단계들 및/또는 오퍼레이션들이 전혀 설명되지 않았을 수 있다. 또한, 일부 잘 알려진 디바이스 처리 기술들은 상세히 설명되지 않을 수 있고, 그리고 일부 경우들에서는, 다른 공개된 기사들, 특허들, 및/또는 공개된 특허 출원들을 참조하여 인용될 수 있는데, 이는 본 발명의 핵심 및/또는 실시 예들의 설명을 방해하지 않기 위함이다. 아래의 설명들은 본 발명의 다양한 실시 예들의 뚜렷한 특징들 및/또는 엘리먼트들에 주로 초점이 맞추어졌음을 이해해야 한다.
도 1(a) 및 1(b)는 본 발명의 일 실시 예에 따른 전자 퓨즈(e-fuse)의 구조의 상면도 및 측면도를 도시한 것이다. 더 구체적으로, e-퓨즈(100)은 M1 메탈 배선 혹은 메탈 링크(110)과 그 안에 형성된 V1 비아(120)을 포함할 수 있다. 다시 말하면, 메탈 배선(110)은 제1 도전성 경로(111) 및 제2 도전성 경로(112)를 포함하고 이들은 V1 비아(120)을 통해서, 오직 이를 통해서만 연결된다. 전자들의 연속 플로에 의해서 표시되는, 전류는 V1 비아(120)을 통해서 제2 도전성 경로(112)로부터 제1 도전성 경로(111)로 흐를 수 있다. 제1 및 제2 도전성 경로들(111, 112)는 모두 전류의 플로를 위해 전기적 입력/출력 포트들로서 기능할 수 있다. 한 실시 예에 따르면, 메탈 콘택 층(130)은 V1 비아(120)과 도전적 콘택을 하기 위해 V1 비아(120)의 상부에 형성될 수 있다. 메탈 콘택 층(130)은 또한 M2 메탈 배선 혹은 메탈 링크로 알려져 있으며, 일반적으로 M1 메탈 링크(110)으로부터(V1 비아(120)을 통하는 것을 제외하고) 도전적으로 절연될 수 있다.
한 실시 예에 따르면, V1 비아(120)은 M1 메탈 배선(110)의 상부 표면 아래 및 내부에 형성되는 적어도 일부분을 갖는다. V1 비아(120) 측벽들의 적어도 일부분은 수직 도전성 라이너(121)로 형성되는데, 이는 확산 장벽으로서 기능한다. 예를 들어, 프로그래밍 동안 M1 메탈 배선(110)의 포트(112)(오른쪽 사이드에 있음)로부터 포트(111)(왼쪽 사이드에 있음)로 전자 전류(electron current)가 흐른다고 가정하면, V1 비아(120), - 프로그래밍 전자들은 V1 비아(120)으로 배출됨(exit) - 의 적어도 왼쪽 사이드 측벽은 확산 장벽(121)의 수직 도전성 라이너로 형성되거나 혹은 코팅된다. 한 실시 예에서, V1 비아(120)의 측벽들의 상당한 부분 혹은 전체 측벽들은 확산 장벽(121)로 코팅된다. 수직 확산 장벽(121)은, 메탈 e-퓨즈(100) 내에, 예를 들어 티타늄(Ti), 탄탈룸(Ta), 루테늄(Ru), 텅스텐(W), 질화 티타늄(TiN), 질화 탄탈룸(TaN), 질화 루테늄(RuN), 및/또는 질화-텅스텐(WN)으로 만들어질 수 있고, 또한 다른 적당한 재료들로도 만들어질 수 있으며, 이것은 프로그래밍 동안 플럭스 디버전스(flux divergence)를 위한 차단 경계(a blocking boundary)를 제공한다.
본 발명의 다른 실시 예에 따르면, e-퓨즈(100)은 M1 메탈 층(110) 내에서 적당한 모양을 갖도록 형성될 수 있다. 더 구체적으로 설명하면, 쇼트 네킹 영역(short necking region) L1은, 예를 들어, 대략 5~20μm의 길이와, 입력/출력 포트들(111 혹은 112)보다 더 좁은 폭 W1을 갖도록 형성될 수 있다. 그러므로, 그렇게 형성된 쇼트 네킹 영역 L1은 e-퓨즈(100)의 프로그래밍을 용이하게 하기 위하여 효과적으로 전류 크라우딩(current crowding)을 유도해서 국부적 가열(localized heating)을 일으킬 수 있다. 전자가 확산 장벽(121)에서 V1 비아(120)을 빠져나가는 그곳으로부터 입력/출력 포트(111)까지의 전체 길이 L2는 블레크 길이(a Blech length)보다 더 긴 길이를 가져서, 이에 의해 전자이동(electromigration) 동안 쇼트-길이 효과(short-length effect)를 피할 수 있도록 적당하게 설계될 수 있다.
도전성 재료의 블레크 길이 혹은 LBlech는 도전성 재료의 원자들의 전자-이동과 관련되고, 일반적으로 LBlech=(jL)th/j의 공식에 의해서 결정되는데, 여기서 (jL)th는 도전성 재료의 블레크 쓰레시홀드 (Blech threshold)이고 그리고 j는 블레크 길이가 측정되는 방향으로 도전성 재료를 통해 흐르는 전류(혹은 전자) 밀도이다. 예를 들어, 도전성 배선의 블레크 쓰레시홀드 (jL)th는 일반적으로 도전성 배선을 만드는 재료의 도전율(conductivity)에 의해서 영향을 받는데, 예를 들어, 구리(Cu)로 만들어진 도전성 배선에 대한 블레크 쓰레시홀드 (jL)th는 통상적으로 약 200 mA/μm (milliamp per micrometer)이다. 전류 밀도는 일반적으로, 예를 들어, mA/μm²(milliamp per micrometer square)의 단위로 측정될 수 있다. 그러므로, 예를 들어 도전성 배선의 측면으로(laterally) 흐르는 20 mA/μm²의 전류 밀도에 대해서, 블레크 길이는 통상적으로 약 10 μm로 발견될 수 있다.
또 다른 실시 예에 따르면, e-퓨즈(100)은 감지 배선(a sensing wire)을 포함할 수 있는데, 이는 e-퓨즈(100)의 상태가 열린 회로인지 혹은 닫힌 회로인지를 검출하기 위해 전류를 V1 비아(120)을 통해서 흐를 수 있도록 한다. 전기적 콘택이 M2 메탈 배선에 제공될 수 있는데, 이는 M2 메탈 배선(130)과 입력/출력 포트(111) 사이에 혹은 M2 메탈 배선(130)과 입력/출력(112) 사이에 전기적 경로를 형성하기 위해서이다.
도 2(a) 및 2(b)는 본 발명의 한 실시 예에 따라 e-퓨즈(100)을 프로그래밍하는 것과 프로그래밍 후 e-퓨즈(100)의 구조의 상면도 및 측면도를 도시한 것이다. 예를 들어, e-퓨즈를 프로그래밍하는 동안, 프로그래밍 전자 전류(211)은 M1 메탈 배선(110)의 입력/출력 포트(112)로부터 시작되어 V1 비아(120)을 통해서 흐르고 그 다음 빠져 나와서(exit) 입력/출력 포트(111)을 향하는 전자 전류(212)가 된다. 구리 원자와 같은, M1 메탈 원자의 확산성(diffusivity) 및 확산 장벽 층(121)의 확산성에서 차이가 있기 때문에, 전자-이동 플럭스 디버전스(electro-migration flux divergence)가 확산 장벽(121) 및 M1 메탈 층(110) 사이의 교차점(intersection)에서 발생하는데, 이는 확산 장벽(121) 부근에서, 메탈 원자들의 공핍(depletion)을 일으켜, 공동(122)를 생성한다. 본 발명의 실시 예를 따르면, 공동(122)는 충분히 커서 제2 도전성 경로(112)로부터 제1 도전성 경로(111)까지의 전자 플로를 급격히 감소시키고, 바람직하게는 중단시킨다. 예를 들어, 전자-이동으로 생성된 공동(122)는 제1 도전성 경로(111)의 단면적의 적어도 절반보다 더 많은 부분을 차지하고, 바람직하게는 V1 비아(120)으로부터 제1 도전성 경로(111)의 나머지 부분을 완전히 분리할 수 있다. 예를 들어, 공동(122)는 프로그래밍 후 V1 비아(120)으로부터 제1 도전성 경로(111)을 도전적으로(conductively) 절연할 수 있다. 도 2(b)에서, 점선으로 된 화살표(212)는 공동(122)가 일단 생성되면 M1 메탈(110) 내에 열린 회로를 만들어서, 전자가 더 이상 화살표(212)에 의해서 지시되는 방향으로 흐르지 못하게 됨을 표시하기 위해 사용된다.
도 3(a) 및 3(b)는 본 발명의 한 실시 예에 따라 도 1에 도시한 e-퓨즈를 감지하는 것과 프로그래밍된 후 그에 관한 구조들의 상면도 및 측면도를 도시한 것이다. 예를 들어, 전자 전류는 M2 메탈 배선(130)으로부터 V1 비아(120)을 통해서 M1 메탈(110)의 입력/출력 포트(111)을 향하여(혹은 반대 방향으로) 흐를 수 있고, 전자들은 e-퓨즈(100)이 프로그래밍이 안된 상태(un-programmed condition)에 있을 때 정상적으로 포트(111)에서 검출될 수 있다. e-퓨즈(100)이 프로그래밍되고 공동(122)가 생성되고 난 후, M2 메탈 배선 혹은 M2 메탈 층(130)으로부터 M1 메탈 배선(110)의 포트(111)까지의 전기적 경로는 열려서(open), 그들 사이에 전자들은 흐르지 않을 수 있다. 한편, 공동이 제1 도전성 경로(111)의 내부에, V1 비아(120)의 왼쪽 사이드로, 생성되기 때문에, 전자는 M2 메탈 배선(130)으로부터 M1 메탈(110)의 포트(112)까지 아직 흐를 수 있다. M2 메탈 배선(130)과 제1 도전성 경로(111) 사이의 "열린(open)" 회로가 아닌 M2 메탈 배선(130)과 제2 도전성 경로(112) 사이의 "닫힌(close)" 회로의 존재를 검출함으로써, 공동이 제1 도전성 경로(111) 내부에 생성되었음이 결정될 수 있다.
도 4(a)에서 4(d)까지는 본 발명의 한 실시 예에 따라 도 1의 e-퓨즈(100)을 제조하는 방법을 도시한 것이다. 예를 들어, 본 발명의 실시 예는, 먼저, 층간-레벨 유전체(an inter-level dielectric)(ILD) 층(410) - e-퓨즈(100)이 그 위에 형성될 수 있음 - 을 제공하는 단계를 포함할 수 있다. 당업자에게 알려진 바와 같이, ILD 층(410)은 절연 유전체 층(insulating dielectric layer)일 수 있으며, 이는 다른 백-엔드-오브-라인(other back-end-of-line)(BEOL) 상호연결 구조들 상부에 배치(deposited) 및/또는 반도체 기판 상부 - 이 위에는 다양한 능동 및/또는 수동의 반도체 디바이스들, 예를 들면 전계-효과-트랜지스터들이 제조될 수 있음 - 에 직접적으로 배치될 수 있다.
본 발명의 한 실시 예에 따르면, 상기 방법은, M1 메탈 층(420)의 도전성 경로들(421)(왼쪽의 제1 도전성 경로 및 오른쪽의 제2 도전성 경로를 포함함) 사이에 ILD 층의 일부분(411)을 남겨두면서, 도전성 경로들(421)을 ILD 층(410)의 상부에(on top of) 혹은 ILD 층(410)의 상부 부분에(at a top portion of) 형성하는 단계를 포함할 수 있다. ILD 층(410)의 상부에 도전성 경로들(421)을 형성할 때, 상기 방법은 ILD 층(410)의 상부에 다른 ILD 층(411)을 배치시키는 단계를 포함할 수 있다. ILD 층 (411)은 ILD 층(410)의 유전체 재료와 동일의 유전체 재료를 포함할 수 있고; 그리고 그 안에 형성되는 M1 메탈 층(420)의 두께와 거의 같은(close) 두께를 갖는 것이 바람직할 수 있다. 본 발명의 실시 예들은 이 실시 예로 제한되는 것이 아니며, 다른 유전체 재료들 및/또는 다른 두께가 ILD 층(411)을 형성하는데 사용될 수 있음을 이해하여야 한다. 도전성 경로(421)은 e-퓨즈(100)의 프로그래밍 동안 전력(electric power) 혹은 전자를 흐르게 하기(pass) 위해 형성될 수 있다.
한 실시 예에 따라, ILD 층(410) 내부에 혹은 추가로 형성된 ILD 층(411) 내에 형성되든지 간에, 표준 포토리소그래픽 프로세스(standard photolithographic process)가 도전성 경로(421)의 패턴을 생성하기 위해 사용될 수 있고, 선택적 에칭 프로세스가 상기 패턴을 ILD 층(411)(혹은 ILD 층(410)의 상부부분(top portion))으로 전달하여(transfer) 도전성 경로들을 위한 개구부들(openings)을 형성하기 위해 사용될 수 있다. 메탈 혹은 메탈 합금과 같은 도전성 재료들이, ILD 층(411) 내부에, 도전성 경로들(421)을 형성하기 위해 상기 개구부들을 채우기 위해서 후속으로 사용될 수 있다. 본 발명의 한 실시 예는 다른 적당한 기존의 BEOL 프로세스들 및/또는 미래에 개발되는 기술들을 적용하여 도전성 경로들(421)을 형성하는 단계 혹은 생성하는 단계를 포함할 수 있고, 메탈 증착(metal deposition)을 통해서 도전성 경로(421)을 형성하기 전에 먼저 ILD 층(410)의 상부에 도전성 메탈 라이너(conductive metal liner)를 증착하는 단계를 포함할 수 있다. 도전성 경로들(421)을 위해 적당한 재료들에는, 예를 들어, 구리(Cu), 알루미늄(Al), 은(Ag), 금(Au), 및/또는 그들의 합금이 포함될 수 있다.
도 4(a)에서 도시한 바와 같이, 도전성 경로들(421)은 제1 및 제2 도전성 경로들(421)을 포함할 수 있다. 상기 제 1 및 제2 도전성 경로들 사이에, V1 비아가 제1 및 제2 도전성 경로들을 도전적으로 연결하기 위해 형성될 수 있는데, 이는 그들 사이에 있는 ILD 층(411)의 부분을 다른 도전성 재료로 대체함에 의해서(by replacing) 한다. (대체될) 이 ILD 층(411)의 측면 크기(lateral size)는, 상기 V1 비아를 위해 사용되는 도전성 재료의 종류 및 성질, 예를 들어 도전율(conductivity)에 의해서 결정될 수 있다. 그러나, 본 발명의 실시 예들은 이 실시 예로 한정되지 않음을 이해하여야 한다. 예를 들어, 본 발명의 실시 예는 연속적 도전성 경로(421)을 형성하는 단계와 그 다음 도전성 V1 비아에 의해서 대체될 수 있도록 연속적 경로(421)의 일 부분을 에칭하여 제거하는 단계를 포함할 수 있다.
M1 메탈 배선(421)을 형성한 후, 본 발명의 실시 예는 도전성 경로(421) 및 ILD 층(411)의 상부에 유전체 캐핑 층(431)을 증착하는 단계, 그리고 그 다음 유전체 캐핑 층(431)의 상부에 다른 ILD 층(430)을 증착하는 단계를 포함할 수 있다. 유전체 캐핑 층(431)의 사용은 도전성 경로(421)의 재료들의 오염이 ILD 층(430) 내부로 침투하는 것을 방지하는데 도움이 될 수 있고, 이에 의해서 도전성 경로(421)의 전체적 고립 및/또는 절연을 개선할 수 있다.
ILD 층(430)의 형성 후, 본 발명의 실시 예는 ILD 층(430)의 상부에 포토-레지스트 층(440)을 증착하는 단계, 그리고 기타 유사한 패턴들 가운데 포토-레지스트 층(440) 내에 V1 비아의 패턴을 생성하는 단계를 포함할 수 있다. 도 4(b)에서 도시한 바와 같이, V1 비아 패턴은 후속으로 RIE 프로세스(441)을 통해서 비아 홀들(442, 443)이 ILD 층(43)의 내부에 부분적으로 생성될 수 있도록 아래의 ILD 층(430)으로 전달될 수 있다. 비아 홀들(442, 443)의 부분적 생성 다음에, 포토-레지스트 패턴(440)은 적당한 화학적 용액을 통해서 제거될 수 있다.
다음, 도 4(c)에서 도시한 바와 같이, 제2 포토-레지스트 층(450)이 ILD 층(430)의 상부에 증착될 수 있고, M2 메탈 층을 나타내는 포토-레지스트 패턴이 잘 알려진 포토리소그래픽 프로세스를 통해서 생성될 수 있다. M2 메탈 콘택의 패턴은 후속으로 ILD 층(430)에 전달되어, 비아 홀들(442, 443)과 같은 V1 비아 패턴의 상부에 부가될 수 있다(superimposed). M2 메탈 층을 위한 개구를 형성하는 에칭 프로세스가 비아 홀(442)의 에칭을 아래로 M1 층(420)까지, 그리고 비아 홀(443)은 아래로 M1 층(420)까지 더 진행시키고 그리고 남아있는 ILD 층(411)을 통하여 아래로 M1 메탈 층 (420)의 상부 표면 아래까지 더 진행시키도록 할 수 있다.
한 실시 예에서, 상기 에칭은 하나의 개구를 형성할 수 있는데, 이 개구의 바닥은 ILD 층(410)을 노출시키며, 바닥 표면은 M1 메탈 층(420)의 바닥 표면과 같거나 그 아래일 수 있다. 다른 실시 예에서, 상기 에칭은 하나의 개구를 형성할 수 있는데, 이 개구의 바닥은 ILD 층(410)을 노출시키며, 바닥 표면은 M1 메탈 층(420)의 바닥 표면보다 높지만 M1 메탈 층(420)의 상부 표면보다는 아래일 수 있으며, 이에 관해서는 도 5를 참조하여 아래에 더 상세히 설명한다.
다음, 도 4(d)에 도시한 바와 같이, 본 발명의 실시 예는 ILD 층(430)의 내부에 그리고 도전성 경로들(421)의 사이에 비아 홀(443)의 내부 측벽들 및 바닥 위에, 예를 들어 메탈 라이너와 같은, 도전성 라이너(461)을 증착하는 단계를 포함할 수 있다. 도전성 라이너(461)은 확산 장벽 혹은 확산 장벽 층으로서 기능을 할 수 있다. 도전성 라이너(461)의 재료는, 예를 들어, 티타늄(Ti), 탄탈룸(Ta), 루테늄(Ru), 텅스텐(W), 그리고 질화 티타늄(TiN), 질화 탄탈룸(TaN), 질화 루테늄(RuN), 및/또는 질화-텅스텐(WN)과 같은 질화물을 포함할 수 있으며, 기타 적당한 재료들도 또한 고려될 수 있다. 도전성 라이너(461)은 장벽으로서 기능을 할 수 있고 구리와 같은 도전성 재료들의 확산을 방지할 수 있는 모든 도전성 재료들에 의해서 형성될 수 있다.
도전성 라이너(461)의 형성 다음에, 본 발명의 실시 예는 M2 메탈 층(460)을 형성하기 위하여 도전성 재료(460)을 비아 홀들(442, 443)과 그 위의 개구부들 내로 증착하는 단계를 포함할 수 있으며, 이에 의하여 메탈 콘택들(462, 463)을 생성하되, 메탈 콘택(463)은 M1 메탈 층(420)의 제1 및 제2 도전성 경로들 사이를 연결하는(reach) V1 비아를 포함한다. M2 메탈 층(460)을 만드는 도전성 재료는, 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 은(Ag), 금(Au), 및 그들의 합금을 포함할 수 있다.
도 5(a) 및 5(b)는 본 발명의 다른 실시 예에 따라 제조된 전자 퓨즈(e-fuse)의 구조의 상면도 및 측면도를 도시한 것이다. 더 구체적으로 설명하면, 본 발명의 실시 예는 V1 비아(503)을 포함하는데, 이는 윗부분(upper portion)을 갖고, 이 윗부분은 M1 메탈 층(501, 502)의 상부 표면(top surface)의 부분과 접촉을 하되, 상기 윗부분의 바닥 표면에서, 접촉한다. V1 비아(503)의 윗부분은 길이 Lv1 및 폭 Wv1을 갖는다. V1 비아(503)은 또한 M1 메탈 층의 제1 섹션(혹은 제1 도전성 경로)(501)과 제2 섹션(혹은 제2 도전성 경로)(502)를 도전적으로 연결하는 아래 부분(a lower portion)을 포함한다.
본 발명의 한 실시 예에 따르면, 프로그래밍 전력을 감소시키기 위해서는, M1 메탈 층의 제1 섹션(501)과 중첩되는 V1 비아(503)의 부분 - 전자들은 V1 비아(503)을 빠져나가서 M1 메탈 층의 제1 섹션(501) 내에 적어도 하나의 공동, 가능하면 다수의 공동들을 만듦 - 은 V1 비아(503)의 폭 Wv1의 20 내지 100% 사이인 폭 W와 V1 비아(503)의 길이 Lv1의 10 내지 30% 사이인 길이 LC(도 5(a))를 가질 수 있다. 한편, 프로그램이 안된 상태 아래에 있을 때 e-퓨즈의 저항을 감소시키기 위해서 M1 메탈 층의 도전성 경로들은 V1 비아(503)보다 바람직하게는 더 크게 만들 수 있다. 예를 들어, M1 메탈 층의 제1 섹션(501)(W1)의 폭은 V1 비아의 폭 Wv1의 100 내지 300% 사이에서 만들어질 수 있고 그리고 M1 메탈 층의 제2 섹션(502)(W2)의 폭은 V1 비아의 폭 Wv1의 150 내지 500% 사이에서 만들어질 수 있다. 또한, V1 비아(503) 및 M1 메탈 층의 제2 섹션(502)는 길이 LA가 V1 비아(503)의 길이 Lv1의 전체 길이의 약 50%인 중첩된 영역을 갖도록 만들어질 수 있다. V1 비아(503)을 형성할 때, 도전성 라이너(510)은 V1 비아(503)의 측벽들 주변에 증착된다. 도전성 라이너(510)은 M1 메탈 층의 도전성 재료보다 더 높은 저항(혹은 더 낮은 도전율)을 갖는데, 특히 M1 메탈 층의 제1 섹션(501)의 재료보다 더 높은 저항(혹은 더 낮은 도전율)을 갖는다. 더 낮은 도전율은 대량의 전자들의 플로(a large flow of electron)가 V1 비아(503)과 M1 메탈 층의 제1 섹션(혹은 제1 도전성 경로) 사이의 경계면을 통해서 흐를 때 프로그래밍 동안 V1 비아(503) 부근에(next) 하나 혹은 그 이상의 공동들이 생성되는 것을 돕는다.
도 6(a) 및 6(b)는 본 발명의 한 실시 예에 따라 도 5에서 도시한 e-퓨즈를 프로그래밍하는 것과 프로그래밍된 후 그에 관한 구조들의 상면도 및 측면도를 도시한 것이다. 예를 들어, M1 메탈 층의 제1 섹션(601)(도 5의 섹션(501)에 대응)으로부터 제2 섹션(602)(도 5의 섹션(502)에 대응)까지 양의 전압이 인가되는 프로그래밍 동안, 전자들(611)은, 인가되는 전압과 반대 방향으로 흐르는데, M1 메탈 층의 제2 섹션(602)로부터 M1 메탈 층의 제1 섹션(601)으로, V1 비아(603)(도 5의 V1 비아(503)에 대응)을 통해서 흐른다. V1 비아(603)으로부터 M1 메탈 층의 제1 섹션(601)로 가로지르는 것과 비교하면, 전자들이 M1 메탈 층의 제2 섹션(602)로부터 V1 비아(603)으로 가로지를 때 상대적으로 더 적은 저항을 경험할 수 있는데, 이는 그들 사이에 경계면이 상대적으로 크기 때문이며 그러므로 도전율이 더 크기 때문/저항이 더 낮기 때문이다.
한편, 확산 장벽 층(610) 내에서, 구리 원자와 같은 M1 메탈 원자의 확산성(diffusivity)과, M1 메탈 내의 확산성에서 차이가 있기 때문에, 전자이동 플럭스 디버전스(electromigration flux divergence)가 확산 장벽(610) 및 M1 메탈 층의 제1 섹션(601) 사이의 교차점(intersection)에서 일어나며, 이는 확산 장벽(610)의 부근에, 메탈 원자들의 공핍(depletion)을 일으켜서, 공동(612)를 생성한다. 전자들이 V1 비아(603)으로부터 M1 메탈 층의 제1 섹션(601)으로 흐를 때, 확산 장벽 층으로서 기능을 하고 전자-이동 플럭스 디버전스를 거기에 생성하는 도전성 라이너(610) 때문에, 전자-이동 유도된 공동(612)는 V1 비아(603)과 M1 메탈 층의 제1 섹션(601) 사이의 경계면에 인접하여 형성된다. 공동(612)의 형성은 공동에 대한 확실한(predicable) 위치를 갖는 e-퓨즈를 성공적으로 프로그래밍 한다.
여기서 본 발명의 특정 특징들이 도시되고 기술되었지만, 많은 수정들, 치환들, 변경들, 및 등가물들이 당업자들에게서 만들어질 수 있을 것이다. 그러므로, 첨부된 청구항들은 본 발명의 정신 내에 있는 모든 수정들 및 변경들을 커버하려고 의도된 것임을 이해하여야 한다.

Claims (20)

  1. 반도체 구조에 있어서, 상기 구조는:
    바닥(a bottom)과 측벽들(sidewalls)를 갖는 제1 도전성 재료의 비아(120) - 상기 측벽들의 적어도 일부분은 도전성 라이너(a conductive liner)(121,461)에 의해서 덮이고(covered), 상기 비아의 상기 바닥은 유전체 층 상부에(on top of a dielectric layer) 직접적으로(directly) 형성됨 -; 및
    상기 유전체 층(410) 상부에 형성되는 제2 도전성 재료의 제1 (111) 및 제2 (112) 도전성 경로(conductive path) - 상기 제 1 및 제2 도전성 경로들은 상기 측벽들에서 상기 비아를 통해서, 오직 통해서만, 도전적으로(conductively) 연결됨 - 를 포함하는
    반도체 구조.
  2. 제 1항에 있어서, 적어도 상기 제1 도전성 경로의 도전율(conductivity)은 상기 측벽들의 상기 부분에서 상기 비아(120)을 덮는 상기 도전성 라이너(121)의 도전율보다 더 큰
    반도체 구조.
  3. 제2항에 있어서, 상기 측벽들의 상기 부분은 상기 제1 도전성 경로(111)과 상기 비아(120) 사이의 측벽(a sidewall)인
    반도체 구조.
  4. 제3항에 있어서, 적어도 하나의 공동(void)(122)는 상기 측벽들의 상기 부분에 인접한 위치에서 상기 제1 도전성 경로(111) 내부에 존재하고, 상기 적어도 하나의 공동(122)는 전자-이동(electro-migration)에 의해서 만들어지며 상기 제1 도전성 경로의 단면적(cross-section)의 절반(half)보다 더 많이 차지하는(occupying)
    반도체 구조.
  5. 제1항에 있어서, 상기 비아(120)의 상기 바닥(bottom) 및 상기 측벽들은 상기 도전성 라이너에 의해서 완전히(fully) 덮이는(covered)
    반도체 구조.
  6. 제1항에 있어서, 서로 대향하는(opposing) 상기 두 측벽들에 의해서 측정되는 상기 비아(120)의 측면 크기(a lateral dimension)는 블레크 길이(a Blech length)보다 더 작으며, 상기 블레크 길이는 상기 비아 내부의 메탈 원자들의 전자-이동과 관련되고 상기 비아(120)의 제1 도전성 재료의 성질들(properties)에 의해서 적어도 부분적으로 영향을 받는
    반도체 구조.
  7. 제6항에 있어서, 상기 제1 도전성 재료는 구리(Cu)이고 상기 비아 내부의 상기 블레크 길이는 대략 10μm 혹은 그 이하인
    반도체 구조.
  8. 제1항에 있어서, 상기 제1 도전성 재료는 텅스텐(W), 알루미늄(Al), 구리(Cu), 은(Ag), 금(Au), 및 그들의 합금으로 구성되는 그룹으로부터 선택되고, 상기 제2 도전성 재료는 알루미늄(Al), 구리(Cu), 은(Ag), 금(Au), 및 그들의 합금으로 구성되는 그룹으로부터 선택되는
    반도체 구조.
  9. 제1항에 있어서, 상기 도전성 라이너는 티타늄(Ti), 탄탈룸(Ta), 루테늄(Ru), 텅스텐(W), 질화 티타늄(TiN), 질화 탄탈룸(TaN), 질화 루테늄(RuN), 및 질화-텅스텐(WN)으로 구성되는 그룹으로부터 선택되는 재료로 만들어지고, 상기 도전성 라이너는 상기 비아의 제1 도전성 재료가 그곳을 통해서(there-through) 확산하는 것을 방지할 수 있는
    반도체 구조.
  10. 전자 퓨즈에서, 상기 전자 퓨즈는:
    바닥(a bottom)과 측벽들(sidewalls)을 갖는 제1 도전성 재료의 비아(120) - 상기 바닥은 유전체 층(410)의 상부에 직접적으로 형성됨 -;
    상기 비아의 제1 사이드(side)에서 상기 유전체 층(410)의 상부에(on top of) 형성되고 공동(a void)(122)에 의해서 상기 바아의 상기 측벽들로부터 분리되는 제1 도전성 경로(111); 그리고
    상기 비아의 제2 다른 사이드에서 상기 유전체 층(410)의 상부에 형성되고 상기 측벽들을 통해서 상기 바아와 도전성 콘택(conductive contact)을 하는 제2 도전성 경로(112)를 포함하고,
    상기 제1 도전성 경로로부터 분리되는 상기 측벽들의 부분은 도전성 라이너(121)에 의해서 덮이며, 상기 제1 및 제2 도전성 경로들(111, 112)은 제2 도전성 재료로 만들어지는
    전자 퓨즈.
  11. 제10항에 있어서, 상기 비아는 메탈 콘택 층(130)에 도전적으로 연결되고, 상기 메탈 콘택 층은 상기 제1 및 제2 도전성 경로들(111, 112) 위에, 그리고 이들로부터 분리되어 형성되는
    전자 퓨즈.
  12. 제10항에 있어서, 상기 메탈 콘택 층(130) 및 상기 제2 도전성 경로(112)는, 상기 비아(120)을 통해서, 연속적 도전성 경로를 형성하며, 상기 제2 도전성 경로(112)로부터 상기 메탈 콘택 층(130)으로 상기 비아(120)을 통해서 감지 전자 전류(a sensing electron current)를 흘리도록(pass) 구성되는(adapted)
    전자 퓨즈.
  13. 제10항에 있어서, 상기 메탈 콘택 층(130) 및 상기 비아(120)은 상기 공동(122)에 의해서 상기 제1 도전성 경로로부터 도전적으로 절연되는
    전자 퓨즈.
  14. 전자 퓨즈에 있어서, 상기 퓨즈는:
    바닥(a bottom)과 측벽들(sidewalls)을 갖는 제1 도전성 재료의 비아(120) - 상기 측벽들은 도전성 라이너(121)에 의해서 덮이고, 상기 바닥은 유전체 층(410)의 상부에 직접적으로 형성됨 -; 및
    상기 유전체 층(410)의 상부에 형성되는 제2 도전성 재료의 제1 및 제2 도전성 경로(111, 112)를 포함하고, 상기 제 1 및 제2 도전성 경로들(111, 112)은 상기 측벽들에서 상기 비아를 통해서, 오직 통해서만, 서로에 대하여 도전적으로 연결되는
    전자 퓨즈.
  15. 제14항에 있어서, 상기 유전체 층은 제1 유전체 층이고, 상기 비아(120)의 상부에 형성되고 상기 비아와 도전적으로 콘택되는 메탈 콘택 층(130)을 더 포함하며, 상기 메탈 콘택 층은, 제2 유전체 층(430)에 의해서 상기 제1 및 제2 도전성 경로들(111, 112)로부터, 상기 비아를 통하는 것을 제외하고는, 도전적으로 절연되는
    전자 퓨즈.
  16. 제15항에 있어서, 상기 제2 도전성 경로(112)는 전자들의 플로(flow)에 의해서 표시되는 전자 전류를 상기 제1 도전성 경로(111)를 향하는 방향으로 상기 비아(120)을 통해서 흘리도록 구성되고(adapted to pass), 상기 전자들의 플로는 충분히 커서 상기 제1 도전성 경로(111)과 마주하는(facing) 상기 측벽들에 인접한 위치에서 상기 제1 도전성 경로(111) 내에 공동(122)를 생성하는
    전자 퓨즈.
  17. 제16항에 있어서, 상기 메탈 콘택 층(130)은 상기 공동(122)가 상기 비아(120) 부근의(next) 상기 제1 도전성 경로(111) 내부에 생성된 후 그에 관한 전자적 연속성(electronic continuity)을 확인하기 위해 상기 비아(120)을 통해서 그리고 상기 제2 도전성 경로(112)를 통해서 전기 전류를 흘리도록 구성되는
    전자 퓨즈.
  18. 제16항에 있어서, 상기 공동(122)가 생성된 후에 전기 전류가 상기 메탈 콘택 층(130)으로부터 상기 비아(120)을 통해서 그리고 상기 제1 도전성 경로(111)을 통해서 흐르지 않는
    전자 퓨즈.
  19. 제14항에 있어서, 적어도 상기 제1 도전성 경로(111)의 도전율은 상기 측벽들에서 상기 비아를 덮는 상기 도전성 라이너(121)의 도전율보다 더 큰
    전자 퓨즈.
  20. 제14항에 있어서, 하나 혹은 그 이상의 공동들(122)는 상기 제1 및 제2 도전성 경로들(111, 112) 중 적어도 하나의 내부에 상기 비아(120)의 상기 측벽들에 인접하여 존재하고, 상기 공동들은 전자-이동에 의해서 형성되며 상기 제1 및 제2 도전성 경로들의 상기 적어도 하나의 단면적의 상당한 부분(a substantial portion)을 차지하는
    전자 퓨즈.
KR1020137009102A 2010-11-23 2011-08-18 메탈 ｅ-퓨즈의 구조 KR101531772B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/952,317 US8299567B2 (en) 2010-11-23 2010-11-23 Structure of metal e-fuse
US12/952,317 2010-11-23
PCT/US2011/048214 WO2012071093A1 (en) 2010-11-23 2011-08-18 Structure of metal e-fuse

Publications (2)

Publication Number Publication Date
KR20130112886A true KR20130112886A (ko) 2013-10-14
KR101531772B1 KR101531772B1 (ko) 2015-06-25

Family

ID=46063563

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020137009102A KR101531772B1 (ko) 2010-11-23 2011-08-18 메탈 ｅ-퓨즈의 구조

Country Status (5)

Country Link
US (1) US8299567B2 (ko)
KR (1) KR101531772B1 (ko)
CN (1) CN103222052B (ko)
DE (1) DE112011103278B4 (ko)
WO (1) WO2012071093A1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170052944A (ko) * 2015-11-05 2017-05-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20190137004A (ko) * 2018-05-31 2019-12-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 이퓨즈

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8633707B2 (en) 2011-03-29 2014-01-21 International Business Machines Corporation Stacked via structure for metal fuse applications
US9093149B2 (en) * 2012-09-04 2015-07-28 Qualcomm Incorporated Low cost programmable multi-state device
US9059170B2 (en) 2013-02-06 2015-06-16 International Business Machines Corporation Electronic fuse having a damaged region
US9536830B2 (en) 2013-05-09 2017-01-03 Globalfoundries Inc. High performance refractory metal / copper interconnects to eliminate electromigration
US9171801B2 (en) 2013-05-09 2015-10-27 Globalfoundries U.S. 2 Llc E-fuse with hybrid metallization
US9305879B2 (en) * 2013-05-09 2016-04-05 Globalfoundries Inc. E-fuse with hybrid metallization
US9099469B2 (en) 2013-10-11 2015-08-04 Samsung Electronics Co., Ltd. E-fuse structure of semiconductor device
US9337143B2 (en) 2014-01-27 2016-05-10 Globalfoundries Inc. E-fuse structure with methods of fusing the same and monitoring material leakage
US9536829B2 (en) 2014-09-11 2017-01-03 Internatonal Business Machines Corporation Programmable electrical fuse in keep out zone
KR102343205B1 (ko) 2015-08-12 2021-12-23 삼성전자주식회사 반도체 장치
US9666528B1 (en) 2016-02-23 2017-05-30 International Business Machines Corporation BEOL vertical fuse formed over air gap
US10049980B1 (en) 2017-02-10 2018-08-14 International Business Machines Corporation Low resistance seed enhancement spacers for voidless interconnect structures
US11121082B2 (en) 2019-04-17 2021-09-14 International Business Machines Corporation Sub-ground rule e-Fuse structure

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2803999B2 (ja) 1993-11-10 1998-09-24 現代電子産業株式会社 半導体装置の微細パターン製造法
KR100206597B1 (ko) 1995-12-29 1999-07-01 김영환 반도체 장치의 미세패턴 제조방법
US6100116A (en) 1998-06-18 2000-08-08 Taiwan Semiconductor Manufacturing Company Method to form a protected metal fuse
US6242789B1 (en) * 1999-02-23 2001-06-05 Infineon Technologies North America Corp. Vertical fuse and method of fabrication
US6249038B1 (en) * 1999-06-04 2001-06-19 International Business Machines Corporation Method and structure for a semiconductor fuse
US6295721B1 (en) 1999-12-28 2001-10-02 Taiwan Semiconductor Manufacturing Company Metal fuse in copper dual damascene
TW503518B (en) * 2000-04-19 2002-09-21 Ibm Interconnect via structure and method
US6368902B1 (en) 2000-05-30 2002-04-09 International Business Machines Corporation Enhanced efuses by the local degradation of the fuse link
US6555458B1 (en) 2002-01-14 2003-04-29 Taiwan Semiconductor Manufacturing Co., Ltd. Fabricating an electrical metal fuse
US6444503B1 (en) 2002-02-07 2002-09-03 Taiwan Semiconductor Manufacturing Company Fabricating electrical metal fuses without additional masking
US6753210B2 (en) 2002-09-17 2004-06-22 Taiwan Semiconductor Manufacturing Company Metal fuse for semiconductor devices
US7323751B2 (en) * 2003-06-03 2008-01-29 Texas Instruments Incorporated Thin film resistor integration in a dual damascene structure
JP2004363376A (ja) * 2003-06-05 2004-12-24 Renesas Technology Corp 配線及びビアプラグ間の接続構造、及び配線及びビアプラグ間の接続構造を有する半導体装置の製造方法
US7345350B2 (en) * 2003-09-23 2008-03-18 Micron Technology, Inc. Process and integration scheme for fabricating conductive components, through-vias and semiconductor components including conductive through-wafer vias
US6933591B1 (en) 2003-10-16 2005-08-23 Altera Corporation Electrically-programmable integrated circuit fuses and sensing circuits
US7585614B2 (en) 2004-09-20 2009-09-08 International Business Machines Corporation Sub-lithographic imaging techniques and processes
JP2006165454A (ja) * 2004-12-10 2006-06-22 Sony Corp 半導体装置の製造方法および半導体装置
US7227207B2 (en) 2005-03-03 2007-06-05 International Business Machines Corporation Dense semiconductor fuse array
US7667289B2 (en) 2005-03-29 2010-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Fuse structure having a tortuous metal fuse line
JP4959267B2 (ja) * 2006-03-07 2012-06-20 ルネサスエレクトロニクス株式会社 半導体装置および電気ヒューズの抵抗値の増加方法
US7344959B1 (en) * 2006-07-25 2008-03-18 International Business Machines Corporation Metal filled through via structure for providing vertical wafer-to-wafer interconnection
US7396762B2 (en) * 2006-08-30 2008-07-08 International Business Machines Corporation Interconnect structures with linear repair layers and methods for forming such interconnection structures
US8749020B2 (en) 2007-03-09 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Metal e-fuse structure design
US7956466B2 (en) * 2008-05-09 2011-06-07 International Business Machines Corporation Structure for interconnect structure containing various capping materials for electrical fuse and other related applications
US7893520B2 (en) * 2008-05-12 2011-02-22 International Business Machines Corporation Efficient interconnect structure for electrical fuse applications
US7862982B2 (en) 2008-06-12 2011-01-04 International Business Machines Corporation Chemical trim of photoresist lines by means of a tuned overcoat material
US8003474B2 (en) 2008-08-15 2011-08-23 International Business Machines Corporation Electrically programmable fuse and fabrication method
US8164190B2 (en) * 2009-06-25 2012-04-24 International Business Machines Corporation Structure of power grid for semiconductor devices and method of making the same
US7994060B2 (en) 2009-09-01 2011-08-09 International Business Machines Corporation Dual exposure track only pitch split process

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170052944A (ko) * 2015-11-05 2017-05-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20190137004A (ko) * 2018-05-31 2019-12-10 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 이퓨즈
US10923483B2 (en) 2018-05-31 2021-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. EFuse
US11785766B2 (en) 2018-05-31 2023-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. E-fuse

Also Published As

Publication number Publication date
WO2012071093A1 (en) 2012-05-31
US8299567B2 (en) 2012-10-30
KR101531772B1 (ko) 2015-06-25
CN103222052A (zh) 2013-07-24
US20120126363A1 (en) 2012-05-24
DE112011103278B4 (de) 2016-10-27
DE112011103278T5 (de) 2013-08-01
CN103222052B (zh) 2016-06-29

Similar Documents

Publication Publication Date Title
KR101531772B1 (ko) 메탈 ｅ-퓨즈의 구조
KR101151302B1 (ko) 집적 회로 장치의 퓨즈 구조
US7956466B2 (en) Structure for interconnect structure containing various capping materials for electrical fuse and other related applications
US9209111B2 (en) Semiconductor device having a multilayer interconnection structure
US8228158B2 (en) Semiconductor device
JP5307437B2 (ja) 半導体装置
CN101261979A (zh) 集成电路结构
JP4871031B2 (ja) 半導体装置およびヒューズの判定方法
JP2007324400A (ja) 半導体装置および電気ヒューズの切断方法
US8736020B2 (en) Electronic anti-fuse
US8314625B2 (en) Built-in compliance in test structures for leakage and dielectric breakdown of dielectric materials of metallization systems of semiconductor devices
JP2007305939A (ja) 半導体装置および電気ヒューズの切断方法
US9337144B2 (en) E-fuse structure with methods of fusing the same and monitoring material leakage
JP2012527768A (ja) 集積回路のための電気的に切断される金属ヒューズの構造体及びその形成方法
JP4903015B2 (ja) 半導体装置、電気ヒューズの切断方法、および電気ヒューズの判定方法
CN107622991A (zh) 电熔丝结构及其制作方法
US20230268267A1 (en) Top via interconnect with an embedded antifuse

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180528

Year of fee payment: 4