KR20090071789A - 반도체 수동 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 구리 배선 공정을 이용하는 MIM 캐패시터의 단차 개선을 통해 전기적 특성을 향상시킬 수 있는 반도체 수동 소자의 제조 방법에 관한 것이다.
이를 위한 본 발명의 반도체 수동 소자의 제조 방법은, 소정의 하부 구조가 형성된 기판 상에 금속 확산 방지막과 하부 도전층을 순차로 형성하는 단계와, 상기 하부 도전층에 대한 사진 및 식각 공정으로 하부 도전층을 패터닝하는 단계와, 상기 하부 도전층이 패터닝된 결과물 상에 절연막과 상부 도전층을 순차로 형성하는 단계와, 상기 상부 도전층에 대한 사진 및 식각 공정으로 상부 도전층을 패터닝하여 MIM 캐패시터 패턴을 형성하는 단계와, 상기 MIM 캐패시터 패턴(MIM)이 형성된 기판 상에 층간절연막을 증착하는 단계와, 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계, 및 상기 콘택홀을 구리로 매립한 후 평탄화하여 금속 배선을 형성하는 단계를 포함한다.
구리, MIM, 단차, 평탄화, 잔류물

Description

반도체 수동 소자의 제조 방법{METHOD FOR MANUFACTURING PASSIVE DEVICE OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 수동 소자의 제조 방법에 관한 것으로서, 더욱 상세하게는 구리 배선 공정을 이용하는 MIM 캐패시터의 단차 개선을 통해 전기적 특성을 향상시킬 수 있는 반도체 수동 소자의 제조 방법에 관한 것이다.
높은 정밀도를 요구하는 CMOS IC Logic Device에 적용되는 아날로그 캐패시터(Analog Cpacitor)는 아날로그/디지털 변환기(Converter)나 스위치드 캐패시터 필터(Switched Capacitor Filter) 분야의 핵심 요소로서, 최근에는 CMOS IMAGE SENSOR용 수동 소자로서 널리 이용되고 있다.
이와 같은 캐패시터의 구조로는 폴리실리콘/폴리실리콘(polysilicon to polysilicon), 폴리실리콘/실리콘(polysilicon to silicon), 금속/실리콘(metal to silicon), 금속/폴리실리콘(metal to silicon) 및 금속/금속(metal to metal)이 있다.
이들 중 금속/금속(metal to metal) 구조는 시리즈 레지스턴스(Series Resistance)가 낮아 높은 캐패시턴스를 갖는 캐패시터를 만들 수 있으며, 써멀 버짓(Thermal Budget) 및 Vcc가 낮은 장점으로 인하여 현재 아날로그 캐패시터 구조로 널리 이용되고 있다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 수동 소자의 제조 방법을 나타낸 공정 단면도이다.
도 1a를 참조하면, 소정의 하부층이 형성된 기판(10) 상에 금속간절연막(11)을 증착한다.
이때, 하부층은 통상적인 트랜지스터 및 소자분리막이 형성된 층으로써, 형성 공정은 생략한다.
이어서, 금속간절연막(11)을 선택적 식각하여 콘택홀을 형성한 후 콘택홀을 금속물질로 매립하여 금속플러그(12)를 형성한다.
도 1b를 참조하면, 금속간절연막(11) 상에 금속 확산 방지막(13)과, 하부 도전층(14)과 절연층(15) 및 상부 도전층(16)을 순차로 증착한다.
도 1c를 참조하면, 통상의 사진 및 식각 공정을 진행하여 상부 도전층(16)을 식각한다.
도 1d를 참조하면, 절연층(15)과 하부 도전층(14)을 순차로 식각하여 MIM 캐패시터 패턴(MIM)을 형성한다.
도 1e를 참조하면, MIM 캐패시터 패턴(MIM)이 형성된 기판 상에 층간절연막(17)을 증착한다.
이때, 층간절연막(17)로 FSG, OSG, TEOS와 같은 산화막을 이용하는데, MIM 캐패시터 패턴(MIM)에 의한 단차 개선을 위해 평탄화 공정을 진행할 수도 있으나, 층간절연막(17) 평탄화 공정을 진행하면, 후속의 금속배선(18; 도 1f 참조) 형성을 위한 식각 공정시에 하부 도전층(14)과 상부 도전층(16) 및 금속 플러그(12)의 식각 타겟이 달라져 공정 여유도가 저하된다.
이에 따라, 서로 다른 두께를 가지는 층간 절연막(17)을 식각하여 하부 도전층(14)과 상부 도전층(16) 및 금속 플러그(12)에 접속되는 배선을 형성하기 위해서는, 사진 및 식각을 여러번 나누어 진행해야 하며 평탄화 공정시에도 상부 도전층의 상부에 매우 얇은 층간절연막을 남겨두어야 하므로 평탄화 공정 여유도가 떨어지는 문제가 있어 평탄화 공정은 진행하지 않는다.
도 1f를 참조하면, 층간절연막(17)을 선택적으로 식각하여 하부 도전층(14)과 상부 도전층(16)을 노출시키는 콘택홀(미도시함)을 형성한다.
그리고, 콘택홀(미도시함)이 형성된 결과물 전면에 구리를 증착한 후 평탄화 공정을 진행하여, 하부 도전층(14)과 상부 도전층(16)에 접속되는 금속배선(18: 18a,18b)을 형성한다.
이와 같은 종래 기술에 따른 반도체 수동 소자의 제조 방법에 의하면, MIM 캐패시터에 의해 층간 절연막이 단차를 갖게 되므로, 구리에 대한 CMP 공정을 진행한 후에 상호 인접하는 MIM 캐패시터 패턴(MIM)이나 배선 사이에 발생하는 단차 영역에 구리가 잔류물(19)로 남는다.
이러한 잔류된 구리는 기생 캐패시턴스를 유발하여 소자의 신뢰성을 저하시 킬 뿐만 아니라, 회로의 단락을 유발시킬 수 있다.
본 발명은 구리 배선 공정을 이용하는 MIM 캐패시터의 단차에 의한 층간 절연막의 단차 발생에 기인하여 MIM 캐패시터 패턴의 사이 및 금속 배선의 사이에 구리 잔류물이 생성되는 것을 방지할 수 있도록 하는 반도체 수동 소자의 제조 방법을 제공하기 위한 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 수동 소자의 제조 방법은, 소정의 하부 구조가 형성된 기판 상에 금속 확산 방지막과 하부 도전층을 순차로 형성하는 단계와, 상기 하부 도전층에 대한 사진 및 식각 공정으로 하부 도전층을 패터닝하는 단계와, 상기 하부 도전층이 패터닝된 결과물 상에 절연막과 상부 도전층을 순차로 형성하는 단계와, 상기 상부 도전층에 대한 사진 및 식각 공정으로 상부 도전층을 패터닝하여 MIM 캐패시터 패턴을 형성하는 단계와, 상기 MIM 캐패시터 패턴(MIM)이 형성된 기판 상에 층간절연막을 증착하는 단계와, 상기 층간절연막을 식각하여 콘택홀을 형성하는 단계, 및 상기 콘택홀을 금속으로 매립한 후 평탄화하여 금속 배선을 형성하는 단계를 포함한다.
여기서, 상기 금속 확산 방지막은 SiN막 또는 SiC막으로 형성할 수 있으며, 하부 도전층과 상부 도전층은 각각 TiN막 또는 TaN막으로 형성할 수 있다.
또한, 상기 하부 도전층 패터닝 공정과 상부 도전층 패터닝 공정은 하부 도전층 또는 상부 도전층 상부에 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 이용한 식각 공정을 진행하여 하부 도전층 또는 상부 도전층을 형성하는 단계와, 상기 포토레지스트 패턴을 제거하는 단계를 포함한다.
여기서, 상기 하부 도전층과 상부 도전층 식각 공정은 BLC3/Cl2, Cl2/Ar 및 BCl3/Cl2/Ar 가스를 이용한 건식 식각 공정으로 실시할 수 있다.
또한, 상기 포토레지스트 제거 공정은 O2 플라즈마나 오존을 이용하여 실시할 수 있다.
상기 절연막은 SiN, Ta2O5, Al2O3, HfO 중 선택된 어느 하나로 형성할 수 있으며, 상기 층간절연막은 FSG, OSG, TEOS 중 선택된 어느 하나로 형성할 수 있다.
또한, 상기 층간절연막은 1500~5000Å 두께로 형성할 수 있으며, 상기 콘택홀은 구리를 이용하여 매립시킬 수 있다.
본 발명은 MIM 캐패시터 단차를 최소화를 통해 층간 절연막의 단차를 감소시켜 MIM 캐패시터 패턴의 사이 및 금속 배선의 사이에 구리 잔류물이 생성되는 것을 방지함으로써, 구리 잔류물에 의한 기생 캐패시턴스 발생을 방지하여 회로의 단락을 방지하며 소자의 신뢰성을 향상시킬 수 있다.
도 2a 내지 도 2f는 본 발명의 실시예에 의한 반도체 수동 소자의 제조 방법을 나타낸 공정 단면도이다.
도 2a를 참조하면, 소정의 하부층이 형성된 기판(20) 상에 금속간절연막(21)을 증착한다.
이때, 하부층은 통상적인 트랜지스터 및 소자분리막을 포함하는 층으로써, 형성 공정 및 도면상에 대한 표기는 생략하도록 한다.
이어서, 금속간절연막(21)을 선택적 식각하여 콘택홀을 형성한 후 콘택홀을 금속물질로 매립하고 평탄화 공정을 진행하여 금속플러그(22)를 형성한다.
이때, 금속플러그(22)를 형성하는 금속물질은 텅스텐을 이용함이 바람직하다.
도 2b를 참조하면, 금속간절연막(21) 상에 금속 확산 방지막(23)과, 하부 도전층(24)을 증착한다.
이어서, 하부 도전층(24) 상에 포토레지스트 패턴(미도시함)을 형성한 후 이를 이용한 식각 공정을 진행하여 하부 도전층(24)을 패터닝한다.
여기서, 금속 확산 방지막(23)은 SiN막 또는 SiC막으로 형성할 수 있으며, 하부 도전층(24)은 TiN막 또는 TaN막으로 형성할 수 있다.
또한, 하부 도전층(24)에 대한 식각 공정은 BLC3/Cl2, Cl2/Ar 및 BCl3/Cl2/Ar 가스를 이용한 건식 식각 공정으로 진행할 수 있다.
그리고, 도면에는 도시되지 않은 하부 도전층(24) 패터닝이 마스크 역할을 하는 포토레지스트 패턴(미도시함)을 O2 플라즈마나 오존을 이용하여 제거한다.
도 2c를 참조하면, 하부 도전층(24)이 패터닝된 결과물 상에 절연막(25)과 상부 도전층(26)을 순차로 증착한다.
여기서, 절연막(25)은 SiN, Ta2O5, Al2O3, HfO 중 선택된 어느 하나를 이용할 수 있으며, 상부 도전층(26)은 TiN막 또는 TaN막으로 형성할 수 있다.
도 2d를 참조하면, 상부 도전층(26) 상에 포토레지스트 패턴(미도시함)을 형성한 후 이를 이용한 식각 공정을 진행하여 상부 도전층(26)을 식각하여 MIM 캐패시터 패턴(MIM)을 형성한다.
여기서, 상부 도전층(26) 식각 공정은 BLC3/Cl2, Cl2/Ar 및 BCl3/Cl2/Ar 가스를 이용한 건식 식각 공정으로 진행할 수 있다.
그리고, 상부 도전층(26) 식각 후 포토레지스트 패턴을 O2 플라즈마나 오존을 이용하여 제거한다.
도 2e를 참조하면, MIM 캐패시터 패턴(MIM)이 형성된 기판 상에 층간절연막(27)을 증착한다.
이때, 층간절연막(27)로 FSG, OSG, TEOS와 같은 산화막을 이용할 수 있으며, 층간 절연막(27)은 1500~5000Å 두께로 증착한다.
이대, MIM 캐패시터 패턴(MIM)에 의한 단차 개선을 위해 화학기계적평탄 화(CMP) 공정을 진행할 수도 있으나, 층간절연막(27) 평탄화 공정을 진행하면, 후속의 금속배선(28; 도 2f 참조) 형성을 위한 식각 공정시에 하부 도전층(24)과 상부 도전층(26) 및 금속 플러그(22)의 식각 타겟이 달라져 공정 여유도가 저하되므로, 평탄화 공정을 진행하지 않는 것이 바람직하다.
도 2f를 참조하면, 층간절연막(27)을 선택적으로 식각하여 하부 도전층(24)과 상부 도전층(26)을 노출시키는 콘택홀(미도시함)을 형성한다.
그리고, 콘택홀(미도시함)이 형성된 결과물 전면에 도면에는 도시되지 않으나 장벽 금속층과, 구리 시드층을 형성한 후 구리로 콘택홀(미도시함)을 매립한다.
이어서, 평탄화 공정을 진행하여, 하부 도전층(24)과 상부 도전층(26)에 접속되는 금속배선(28: 28a,28b)을 형성한다.
이와 같이 본 발명은 하부 도전층과 절연막 및 상부 도전층을 한번에 식각하지 않고, 하부 도전층을 식각한 후 절연막과 상부 도전층을 차례로 증착한 다음 상부 도전층에 대한 패터닝만 진행하여, 인접하는 MIM 캐패시터 패턴의 사이의 층간절연막의 단차를 감소시킴으로써, 단차에 금속 배선을 형성하는 구리의 평탄화 공정시 단차 발생 영역에 구리가 잔류하지 않도록 할 수 있는 것이다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 수동 소자의 제조 방법을 나타낸 공정 단면도.
도 2a 내지 도 2f는 본 발명의 실시예에 의한 반도체 수동 소자의 제조 방법을 나타낸 공정 단면도.
<도면의 주요 부분에 대한 부호 설명>
20 : 기판 21 : 금속간절연막
22 : 금속 플러그 23 : 금속 확산 방지막
24 : 하부 도전층 25 : 절연막
26 : 상부 도전층 27 : 층간절연막
28 : 금속배선

Claims (6)

  1. 소정의 하부 구조가 형성된 기판 상에 금속 확산 방지막과 하부 도전층을 순차로 형성하는 단계;
    상기 하부 도전층에 대한 사진 및 식각 공정으로 하부 도전층을 패터닝하는 단계;
    상기 하부 도전층이 패터닝된 결과물 상에 절연막과 상부 도전층을 순차로 형성하는 단계;
    상기 상부 도전층에 대한 사진 및 식각 공정으로 상부 도전층을 패터닝하여 MIM 캐패시터 패턴을 형성하는 단계;
    상기 MIM 캐패시터 패턴(MIM)이 형성된 기판 상에 층간절연막을 증착하는 단계;
    상기 층간절연막을 식각하여 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 금속으로 매립한 후 평탄화하여 금속 배선을 형성하는 단계;
    를 포함하는 반도체 수동 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 하부 도전층과 상부 도전층은 각각 TiN막 또는 TaN막으로 형성하는 것을 특징으로 하는 반도체 수동 소자의 제조 방법.
  3. 제 1항에 있어서, 상기 하부 도전층 패터닝 공정과 상부 도전층 패터닝 공정은;
    하부 도전층 또는 상부 도전층 상부에 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 패턴을 이용한 식각 공정을 진행하여 하부 도전층 또는 상부 도전층을 형성하는 단계;
    상기 포토레지스트 패턴을 제거하는 단계를 포함함을 특징으로 하는 반도체 수동 소자의 제조 방법.
  4. 제 3항에 있어서,
    상기 하부 도전층과 상부 도전층 식각 공정은 BLC3/Cl2, Cl2/Ar 및 BCl3/Cl2/Ar 가스를 이용한 건식 식각 공정으로 실시하는 것을 특징으로 하는 반도체 수동 소자의 제조 방법.
  5. 제 1항에 있어서,
    상기 절연막은 SiN, Ta2O5, Al2O3, HfO 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 수동 소자의 제조 방법.
  6. 제 1항에 있어서,
    상기 콘택홀을 매립시키기 위한 금속으로 구리를 사용하는 것을 특징으로 하 는 반도체 수동 소자의 제조 방법.
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