KR20050064588A - 반도체 소자 제조 방법 - Google Patents

Abstract

본 발명은 유전막과 상부 전극의 측벽에 절연막 스페이서를 형성함으로써, MIM 캐패시터의 유전막 및 상부 전극을 패터닝할 때 상부 전극의 하부에 발생하는 언더컷으로 인한 캐패시턴스 미스매칭(mismatching)을 감소시키는 반도체 소자의 제조 방법에 관한 것이다. 본 발명에 따른 반도체 소자 제조 방법은 반도체 기판 상부에 하부 전극용 도전층, 유전막 및 상부 전극용 도전층을 순차적으로 형성하는 단계; 상부 전극 마스크를 이용한 식각 공정으로 상기 상부 전극용 도전층 및 유전막을 패터닝하여 유전막 패턴 및 상부 전극의 적층 구조를 형성하는 단계; 상기 적층 구조의 측벽에 절연막 스페이서를 형성하는 단계; 전체 표면 상부에 층간 절연막을 형성하는 단계; 상기 층간 절연막을 통하여 상기 하부 전극용 도전층 및 상부 전극에 각각 접속되는 비아 콘택 플러그를 형성하는 단계; 및 상기 비아 콘택 플러그에 각각 접속되는 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 유전막과 상부 전극의 측벽에 절연막 스페이서를 형성함으로써, MIM 캐패시터의 유전막 및 상부 전극을 패터닝할 때 상부 전극의 하부에 발생하는 언더컷으로 인한 캐패시턴스 미스매칭(mismatching)을 감소시키는 반도체 소자의 제조 방법에 관한 것이다.

도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.

도 1a 및 도 1b를 참조하면, 반도체 기판(미도시) 상부에 하부 전극용 도전층(10), 유전막(20) 및 상부 전극용 도전층(30)을 순차적으로 형성한다.

도 1c를 참조하면, 상부 전극 마스크(미도시)를 이용한 식각 공정으로 상부 전극용 도전층(30) 및 유전막(20)을 패터닝하여 유전막 패턴(25) 및 상부 전극(35)의 적층 구조를 형성한다. 여기서, 유전막(20)이 과식각되어 상부 전극(35)의 하부로 언더컷이 형성된다.

도 1d를 참조하면, 전체 표면 상부에 층간 절연막(40)을 형성하고 비아 콘택 플러그 마스크(미도시)를 이용한 사진 식각 공정으로 층간 절연막(40)을 식각하여 하부 전극용 도전층(10) 및 상부 전극(35)을 각각 노출시키는 비아 콘택홀(50)을 형성한다.

도 1e를 참조하면, 비아 콘택홀(50)을 매립하는 비아 콘택 플러그(60)를 형성한다.

도 1f를 참조하면, 비아 콘택 플러그(60)에 각각 접속되는 금속 배선(70)을 형성한다.

상기 종래 기술에 따른 반도체 소자의 제조 방법은, MIM 캐패시터 제조 공정에서 상부 전극의 하부에 발생하는 언더컷으로 인하여 캐패시터의 캐패시턴스가 패턴의 밀도에 따라 달라지게 되며, 같은 크기의 패턴이라도 캐패시턴스 차이가 발생하게 되어 캐패시턴스 미스매칭을 발생시킨다는 문제점이 있다.

상기 문제점을 해결하기 위하여, 유전막과 상부 전극의 측벽에 절연막 스페이서를 형성함으로써, MIM 캐패시터의 유전막 및 상부 전극을 패터닝할 때 상부 전극의 하부에 발생하는 언더컷으로 인한 캐패시턴스 미스매칭을 감소시키는 반도체 소자의 제조 방법을 제공하는 것을 그 목정으로 한다.

본 발명에 따른 반도체 소자 제조 방법은 반도체 기판 상부에 하부 전극용 도전층, 유전막 및 상부 전극용 도전층을 순차적으로 형성하는 단계; 상부 전극 마스크를 이용한 식각 공정으로 상기 상부 전극용 도전층 및 유전막을 패터닝하여 유전막 패턴 및 상부 전극의 적층 구조를 형성하는 단계; 상기 적층 구조의 측벽에 절연막 스페이서를 형성하는 단계; 전체 표면 상부에 층간 절연막을 형성하는 단계; 상기 층간 절연막을 통하여 상기 하부 전극용 도전층 및 상부 전극에 각각 접속되는 비아 콘택 플러그를 형성하는 단계; 및 상기 비아 콘택 플러그에 각각 접속되는 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.

도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.

도 2a 및 도 2b를 참조하면, 반도체 기판(미도시) 상부에 하부 전극용 도전층(100), 유전막(110) 및 상부 전극용 도전층(120)을 순차적으로 형성한다. 하부 전극용 도전층(100) 및 상부 전극용 도전층(120)은 각각 TiN, Ti, Ta, TaN, Cu, Al 및 WSix 중 선택된 어느 하나로 형성하는 것이 바람직하며, 유전막(110)은 질화막, 산화막, Ta₂O₅, HfO₂ 및 Al₂O₃ 중 선택된 어느 하나로 형성하는 것이 바람직하다.

도 2c를 참조하면, 상부 전극 마스크(미도시)를 이용한 식각 공정으로 상부 전극용 도전층(120) 및 유전막(110)을 패터닝하여 유전막 패턴(115) 및 상부 전극(125)의 적층 구조를 형성한다. 여기서, 유전막(110)이 과식각되어 상부 전극(125)의 하부로 언더컷이 형성된다.

도 2d를 참조하면, 상기 적층 구조의 측벽에 절연막 스페이서(130)를 형성한다. 여기서, 절연막 스페이서(130)는 전체 표면 상부에 스페이서용 절연막(미도시)을 형성한 후 식각하여 형성한다. 상기 스페이서용 절연막은 누설 전류를 최소화하기 위하여 실리콘질화막 및 실리콘산화막인 것이 바람직하며, 100 내지 500℃의 온도에서 수행되는 PECVD 또는 ALD 공정을 이용하여 100 내지 700Å의 두께로 형성하는 것이 바람직하다. 절연막 스페이서(130)에 의하여 캐패시터의 미스매칭 특성을 30 내지 40%정도 감소시킬 수 있다.

도 2e를 참조하면, 전체 표면 상부에 층간 절연막(140)을 형성하고 비아 콘택 플러그 마스크(미도시)를 이용한 사진 식각 공정으로 층간 절연막(140)을 식각하여 하부 전극용 도전층(100) 및 상부 전극(125)을 각각 노출시키는 비아 콘택홀(150)을 형성한다.

도 2f를 참조하면, 비아 콘택홀(150)의 측벽 및 층간 절연막(140) 상부에 배리어 금속층(미도시)을 형성하고 전체 표면 상부에 비아 콘택홀(150)을 매립하는 비아 콘택 플러그용 도전층(미도시)을 바람직하게는 텅스텐을 이용하여 형성한다. 다음에는, 층간 절연막(140)이 노출되도록 평탄화 식각 공정을 수행하여 비아 콘택 플러그(160)를 형성한다.

도 2g를 참조하면, 비아 콘택 플러그(150)에 각각 접속되는 금속 배선(170)을 바람직하게는 알루미늄을 이용하여 형성한다.

도 3은 본 발명에 따른 반도체 소자와 종래 기술에 따른 반도체 소자의 캐패시턴스 미스매칭을 비교한 그래프이다. 도3을 참조하면, 절연막 스페이서가 있는 경우에 σ는 0.057% 정도이며, 절연막 스페이서가 없는 경우에 σ는 0.086% 정도로 미스매칭 특성이 감소한 것을 알 수 있다.

본 발명에 따른 반도체 소자의 제조 방법은 상기 문제점을 해결하기 위하여, 유전막과 상부 전극의 측벽에 절연막 스페이서를 형성함으로써, MIM 캐패시터의 유전막 및 상부 전극을 패터닝할 때 상부 전극의 하부에 발생하는 언더컷으로 인한 캐패시턴스 미스매칭을 감소시키는 효과가 있다.

도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들.

도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.

도 3은 본 발명에 따른 반도체 소자와 종래 기술에 따른 반도체 소자의 캐패시턴스 미스매칭을 비교한 그래프.

Claims (10)

1. 반도체 기판 상부에 하부 전극용 도전층, 유전막 및 상부 전극용 도전층을 순차적으로 형성하는 단계;

   상부 전극 마스크를 이용한 식각 공정으로 상기 상부 전극용 도전층 및 유전막을 패터닝하여 유전막 패턴 및 상부 전극의 적층 구조를 형성하는 단계;

   상기 적층 구조의 측벽에 절연막 스페이서를 형성하는 단계;

   전체 표면 상부에 층간 절연막을 형성하는 단계;

   상기 층간 절연막을 통하여 상기 하부 전극용 도전층 및 상부 전극에 각각 접속되는 비아 콘택 플러그를 형성하는 단계; 및

   상기 비아 콘택 플러그에 각각 접속되는 금속 배선을 형성하는 단계

   를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
2. 제1항에 있어서,

   상기 하부 전극용 도전층 및 상부 전극용 도전층은 각각 TiN, Ti, Ta, TaN, Cu, Al 및 WSix 중 선택된 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
3. 제1항에 있어서,

   상기 유전막은 질화막, 산화막, Ta₂O₅, HfO₂ 및 Al₂O₃ 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
4. 제1항에 있어서,

   상기 절연막 스페이서를 형성하는 단계는 전체 표면 상부에 스페이서용 절연막을 형성하는 단계 및 상기 스페이서용 절연막을 식각하여 상기 절연막 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
5. 제4항에 있어서,

   상기 스페이서용 절연막은 실리콘질화막 및 실리콘산화막 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.
6. 제4항에 있어서,

   상기 스페이서용 절연막을 형성하는 단계는 100 내지 500℃의 온도에서 수행되는 PECVD 또는 ALD 공정은 것을 특징으로 하는 반도체 소자 제조 방법.
7. 제4항에 있어서,

   상기 스페이서용 절연막의 두께는 100 내지 700Å인 것을 특징으로 하는 반도체 소자 제조 방법.
8. 제1항에 있어서,

   상기 비아 콘택 플러그를 형성하는 단계는

   상기 층간 절연막을 식각하여 상기 하부 전극용 도전층 및 상부 전극을 각각 노출시키는 비아 콘택홀을 형성하는 단계;

   상기 비아 콘택홀의 측벽을 포함하는 전체표면 상부에 배리어 금속층을 형성하는 단계;

   전체 표면 상부에 상기 비아 콘택홀을 매립하는 비아 콘택 플러그용 도전층을 형성하는 단계; 및

   상기 층간 절연막이 노출되도록 평탄화 식각 공정을 수행하여 비아 콘택 플러그를 형성하는 단계

   를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
9. 제8항에 있어서,

   상기 비아 콘택 플러그용 도전층은 텅스텐층인 것을 특징으로 하는 반도체 소자 제조 방법.
10. 제1항에 있어서,

    상기 금속 배선은 알루미늄으로 형성하는 것을 특징으로 하는 반도체 소자 제조 방법.