KR20050064590A - 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명은 유전막을 HfO2막으로 형성함으로써, 높은 캐패시턴스를 얻을 수 있는 반도체 소자의 제조 방법에 관한 것이다. 본 발명에 따른 반도체 소자의 캐패시터 제조 방법은 반도체 기판 상부에 하부 전극용 도전층을 형성하는 단계; 상기 하부 전극용 도전층 상부에 HfO2막을 포함하는 유전막을 형성하는 단계; 상기 유전막 상부에 상부 전극용 도전층을 형성하는 단계; 상부 전극 마스크를 이용한 식각 공정으로 상기 상부 전극용 도전층 및 유전막을 패터닝하여 유전막 패턴 및 상부 전극의 적층 구조를 형성하는 단계; 전체 표면 상부에 층간 절연막을 형성하는 단계; 상기 층간 절연막을 통하여 상기 하부 전극용 도전층 및 상부 전극에 각각 접속되는 비아 콘택 플러그를 형성하는 단계; 및 상기 비아 콘택 플러그에 각각 접속되는 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 유전막을 HfO2막으로 형성함으로써, 높은 캐패시턴스를 얻을 수 있는 반도체 소자의 제조 방법에 관한 것이다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 1a 및 도 1b를 참조하면, 반도체 기판(미도시) 상부에 하부 전극용 도전층(10), 유전막(20) 및 상부 전극용 도전층(30)을 순차적으로 형성한다.
도 1c를 참조하면, 상부 전극 마스크(미도시)를 이용한 식각 공정으로 상부 전극용 도전층(30) 및 유전막(20)을 패터닝하여 유전막 패턴(25) 및 상부 전극(35)의 적층 구조를 형성한다.
도 1d를 참조하면, 전체 표면 상부에 층간 절연막(40)을 형성하고 비아 콘택 플러그 마스크(미도시)를 이용한 사진 식각 공정으로 층간 절연막(40)을 식각하여 하부 전극용 도전층(10) 및 상부 전극(35)을 각각 노출시키는 비아 콘택홀(50)을 형성한다.
도 1e를 참조하면, 비아 콘택홀(50)을 매립하는 비아 콘택 플러그(60)를 형성한다.
도 1f를 참조하면, 비아 콘택 플러그(60)에 각각 접속되는 금속 배선(70)을 형성한다.
상기 종래 기술에 따른 반도체 소자의 제조 방법은, MIM 캐패시터에 대하여 충분한 캐패시터턴스를 얻을 수 없다는 문제가 있다. 또한, 캐패시턴스를 증가시키기 위하여 유전막인 SiN층 또는 SiO2층의 두께를 감소시키는 경우 누설 전류가 증가하고 FN 터널링이 발생하는 전압이 낮아진다는 문제점이 있다.
상기 문제점을 해결하기 위하여, 유전막을 HfO2막으로 형성함으로써, 누설 전류 특성이 우수하고 충분한 캐패시턴스를 얻을 수 있는 반도체 소자의 제조 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 캐패시터 제조 방법은 반도체 기판 상부에 하부 전극용 도전층을 형성하는 단계; 상기 하부 전극용 도전층 상부에 HfO2막을 포함하는 유전막을 형성하는 단계; 상기 유전막 상부에 상부 전극용 도전층을 형성하는 단계; 상부 전극 마스크를 이용한 식각 공정으로 상기 상부 전극용 도전층 및 유전막을 패터닝하여 유전막 패턴 및 상부 전극의 적층 구조를 형성하는 단계; 전체 표면 상부에 층간 절연막을 형성하는 단계; 상기 층간 절연막을 통하여 상기 하부 전극용 도전층 및 상부 전극에 각각 접속되는 비아 콘택 플러그를 형성하는 단계; 및 상기 비아 콘택 플러그에 각각 접속되는 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(미도시) 상부에 하부 전극용 도전층(100), 하나 이상의 절연막의 적층 구조로 이루어진 유전막(110) 및 상부 전극용 도전층(120)을 순차적으로 형성한다. 하부 전극용 도전층(100)은 TiN, Ti, Ta, TaN, Cu, Al 및 WSix 중 선택된 어느 하나로 형성하는 것이 바람직하며, 유전막(110)은 HfO2막으로 형성하거나 Al2O3막-HfO2막의 적층구조 또는 Al2O3막-HfO2막-Al2O3막의 적층 구조로 형성할 수 있다. 여기서, 상기 HfO2막은 TEMAH(Tetrakis EthylMethylAmino Hafnium)를 소스로 100 내지 500℃에서 수행되는 ALD 공정으로 형성하는 것이 바람직하며, 유전막(110) 형성 후에 유전막(110)에 대한 플라즈마 처리를 추가적으로 수행할 수 있다.
도 2b를 참조하면, 유전막(130)의 상부에 상부전극용 도전층(140)을 바람직하게는 TiN, Ti, Ta 및 TaN 중 선택된 어느 하나로 형성한다.
도 2c를 참조하면, 상부 전극 마스크(미도시)를 이용한 식각 공정으로 상부 전극용 도전층(120) 및 유전막(110)을 패터닝하여 유전막 패턴(115) 및 상부 전극(125)의 적층 구조를 형성한다.
도 2d를 참조하면, 전체 표면 상부에 층간 절연막(130)을 형성하고 비아 콘택 플러그 마스크(미도시)를 이용한 사진 식각 공정으로 층간 절연막(130)을 식각하여 하부 전극용 도전층(100) 및 상부 전극(125)을 각각 노출시키는 비아 콘택홀(140)을 형성한다.
도 2e를 참조하면, 비아 콘택홀(140)의 측벽 및 층간 절연막(130) 상부에 배리어 금속층(미도시)을 형성하고 전체 표면 상부에 비아 콘택홀(140)을 매립하는 비아 콘택 플러그용 도전층(미도시)을 바람직하게는 텅스텐을 이용하여 형성한다. 다음에는, 층간 절연막(130)이 노출되도록 평탄화 식각 공정을 수행하여 비아 콘택 플러그(150)를 형성한다.
도 2f를 참조하면, 비아 콘택 플러그(160)에 각각 접속되는 금속 배선을 바람직하게는 다마신 공정을 이용하여 알루미늄 또는 구리로 형성한다.
본 발명에 따른 반도체 소자의 제조 방법은 유전막을 HfO2막으로 형성함으로써, 누설 전류 특성이 우수하고 FN 터널링 전압이 감소하지 않으면서도 충분한 캐패시턴스를 얻을 수 있는 효과가 있다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 2a 내지 도 2f는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.

Claims (9)

  1. 반도체 기판 상부에 하부 전극용 도전층을 형성하는 단계;
    상기 하부 전극용 도전층 상부에 HfO2막을 포함하는 유전막을 형성하는 단계;
    상기 유전막 상부에 상부 전극용 도전층을 형성하는 단계;
    상부 전극 마스크를 이용한 식각 공정으로 상기 상부 전극용 도전층 및 유전막을 패터닝하여 유전막 패턴 및 상부 전극의 적층 구조를 형성하는 단계;
    전체 표면 상부에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 통하여 상기 하부 전극용 도전층 및 상부 전극에 각각 접속되는 비아 콘택 플러그를 형성하는 단계; 및
    상기 비아 콘택 플러그에 각각 접속되는 금속 배선을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  2. 제1항에 있어서,
    상기 하부 전극용 도전층 및 상부 전극용 도전층은 각각 TiN, Ti, Ta, TaN, Cu, Al 및 WSix중 선택된 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  3. 제1항에 있어서,
    상기 유전막은 상기 HfO2막 상부 및 하부에 Al2O3막을 각각 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  4. 제1항에 있어서,
    상기 HfO2막을 포함하는 유전막을 형성하는 단계는 TEMAH를 소스로 100 내지 500℃에서 수행되는 ALD 공정인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  5. 제1항에 있어서,
    상기 유전막은 Al2O3막을 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  6. 제1항에 있어서,
    상기 유전막을 형성하는 단계는 상기 유전막에 대한 플라즈마 처리를 하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  7. 제1항에 있어서,
    상기 비아 콘택 플러그를 형성하는 단계는
    상기 층간 절연막을 식각하여 상기 하부 전극용 도전층 및 상부 전극을 각각 노출시키는 비아 콘택홀을 형성하는 단계;
    상기 비아 콘택홀의 측벽을 포함하는 전체표면 상부에 배리어 금속층을 형성하는 단계;
    전체 표면 상부에 상기 비아 콘택홀을 매립하는 비아 콘택 플러그용 도전층을 형성하는 단계; 및
    상기 층간 절연막이 노출되도록 평탄화 식각 공정을 수행하여 비아 콘택 플러그를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  8. 제1항에 있어서,
    상기 비아 콘택 플러그용 도전층은 텅스텐층인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
  9. 제1항에 있어서,
    상기 금속 배선은 알루미늄 및 구리 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.
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