KR20060037140A - 금속-절연막-금속 형의 커패시터를 구비하는 반도체 소자및 그 형성 방법 - Google Patents

금속-절연막-금속 형의 커패시터를 구비하는 반도체 소자및 그 형성 방법 Download PDF

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Abstract

MIM형 커패시터를 구비하는 반도체 소자 및 그 형성 방법을 제공한다. 상기 방법에 따르면, 먼저, 제 1 영역 및 제 2 영역을 구비하는 반도체 기판 상에 하부층간절연막을 형성한다. 상기 하부층간절연막을 관통하여 상기 제 1 영역의 반도체 기판과 접하는 하부 도전 패턴 및 상기 제 2 영역의 반도체 기판과 접하는 하부 전극을 형성한다. 절연막을 형성한다. 상기 절연막 상에 상부 층간절연막을 형성한다. 상기 제 1 영역에서 상기 상부 층간절연막 및 상기 절연막을 관통하여 상기 하부 도전 패턴을 노출시키는 듀얼 다마신 홀 및 상기 제 2 영역에서 상기 상부층간절연막을 관통하여 상기 절연막을 노출시키는 비아홀을 형성한다. 베리어막을 콘포말하게 형성한다. 도전막을 형성하여 상기 듀얼 다마신 홀과 상기 비아홀을 채운다. 상기 도전막과 상기 베리어막에 대해 평탄화 공정을 진행하여 상기 상부층간절연막을 노출시킨다.
Figure 112004049436969-PAT00001
MIM 커패시터

Description

금속-절연막-금속 형의 커패시터를 구비하는 반도체 소자 및 그 형성 방법{Semiconductor having a capacitor of metal-insulator-metal type and method of forming the same}
도 1 내지 도 8은 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 순차적으로 나타낸다.
도 9 내지 도 14는 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 순차적으로 나타낸다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로 더욱 상세하게는 MIM 형의 커패시터를 구비하는 반도체 소자 및 그 형성 방법에 관한 것이다.
반도체 소자에 구비되는 커패시터는 서로 중첩된 상부전극 및 하부전극과 그 사이에 개재되는 유전막을 구비한다. 일반적으로 상기 상부전극 및 하부전극은 불순물이 도핑된 폴리실리콘 또는 금속이 함유된 막으로 형성된다. 상기 상부전극 및 하부전극으로 불순물이 도핑된 폴리실리콘을 사용할 경우, 후속의 열처리 공정등에서 상기 폴리실리콘등이 산화될 수 있고, 이에 따라 커패시턴스가 변화될 수 있어 안정적인 소자의 동작이 어려울 수 있다.
이를 방지하고 소자의 속도를 향상시키기 위하여 상기 전극들을 금속을 함유하는 MIM(metal-insulator-metal)형 커패시터가 선호되고 있다. 그러나 MIM형 커패시터는 제조 과정이 복잡하고 여러 문제점을 발생시킬 수 있다.
MIM형 커패시터를 구비하는 반도체 소자를 형성하는 종래의 기술의 일 예에 따르면, 하부전극을 형성한 후에, 유전막을 형성하고, 그 위에 상부전극막을 형성하고 패터닝하여 커패시터를 형성한다. 이때, 상기 하부전극 및 상기 상부전극을 형성할 때 모두 사진식각 공정이 필요하므로 공정이 복잡하고 많은 공정 비용을 필요로 한다. 또한, 상기 상부전극이 패터닝에 의해 형성되므로 다른 영역과 커패시터 형성 영역 사이에 단차가 형성된다. 상기 단차를 극복하기 위하여 층간절연막을 덮고 평탄화 공정이 추가될 수 있으나, 이때 평탄화 공정으로 인하여 층간절연막의 상당량이 제거되야 하므로, 층간절연막의 손실이 크다. 또한 상기 단차로 인하여 정확한 패터닝이 어려울 수 있다.
따라서, 상기 문제점을 해결하기 위하여, 본 발명의 기술적 과제는 상기와 같은 단차가 발생하지 않도록 상부전극을 패터닝하지 않는 MIM형 커패시터를 구비하는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자는 제 1 영역과 제 2 영역을 구비하는 반도체 기판; 상기 반도체 기판 상의 하부 층간절연막; 상기 제 1 영역 및 제 2 영역에 각각 위치하되, 상기 하부 층간절연막을 관통하여 상기 반도체 기판과 전기적으로 접하는 하부 도전 패턴 및 하부전극; 상기 도전 패턴, 상기 하부전극 및 상기 층간절연막을 덮는 절연막; 상기 절연막 상의 상부층간절연막; 상기 제 1 영역에서 상기 상부층간절연막 및 상기 절연막을 관통하여 상기 하부 도전 패턴과 전기적으로 접하는 제 1 상부 도전 패턴; 및 상기 제 2 영역에서 상기 상부층간절연막을 관통하여 상기 절연막과 접하는 제 2 상부 도전 패턴을 구비하되, 상기 하부전극, 상기 하부도전 패턴, 상기 제 1 상부 도전 패턴 및 상기 제 2 상부도전 패턴은 금속을 포함하는 물질로 이루어진다.
상기 상부층간절연막은 차례로 적층된 제 1 층간절연막, 식각저지막 및 제 2 층간절연막을 구비할 수 있다. 상기 제 1 영역에 위치하는 상기 제 1 상부 도전 패턴은, 상기 제 1 층간절연막 및 상기 절연막을 관통하여 상기 하부 도전 패턴과 접하는 콘택플러그; 및 상기 제 2 층간절연막 및 상기 식각 저지막을 관통하여 상기 콘택 플러그와 접하는 배선을 구비할 수 있다.
상기 반도체 소자는 상기 제 1 상부도전 패턴과 상기 상부 층간절연막 사이, 및 상기 제 1 상부도전 패턴과 상기 하부도전 패턴 사이에 개재된 제 1 베리어막; 및 상기 제 2 상부도전 패턴과 상기 상부 층간절연막 사이, 및 상기 제 2 상부도전 패턴과 상기 절연막 사이에 개재된 제 2 베리어막을 더 구비할 수 있다.
일 예에 있어서, 상기 제 2 영역에서 상기 제 2 상부 도전 패턴 하부에 위치하는 상기 절연막은 상기 제 1 영역에 위치하는 절연막보다 얇은 두께를 갖을 수 있다. 이때 상기 반도체 소자는 상기 제 2 영역에서 상기 제 2 상부 도전 패턴과 상기 절연막 사이에 개재된 중간 도전 패턴을 더 구비할 수 있다.
상기 반도체 소자는 상기 제 1 상부도전 패턴과 상기 상부 층간절연막 사이, 및 상기 제 1 상부도전 패턴과 상기 하부도전 패턴 사이에 개재된 제 1 베리어막; 및 상기 제 2 상부도전 패턴과 상기 상부 층간절연막 사이, 및 상기 제 2 상부도전 패턴과 상기 중간 도전 패턴 사이에 개재된 제 2 베리어막을 더 구비할 수 있다.
상기 반도체 소자를 형성하는 방법은 다음과 같다. 먼저, 제 1 영역 및 제 2 영역을 구비하는 반도체 기판 상에 하부층간절연막을 형성한다. 상기 하부층간절연막을 관통하여 상기 제 1 영역의 반도체 기판과 접하는 하부 도전 패턴 및 상기 제 2 영역의 반도체 기판과 접하는 하부 전극을 형성한다. 절연막을 형성한다. 상기 절연막 상에 상부 층간절연막을 형성한다. 상기 제 1 영역에서 상기 상부 층간절연막 및 상기 절연막을 관통하여 상기 하부 도전 패턴을 노출시키는 듀얼 다마신 홀 및 상기 제 2 영역에서 상기 상부층간절연막을 관통하여 상기 절연막을 노출시키는 비아홀을 형성한다. 베리어막을 콘포말하게 형성한다. 도전막을 형성하여 상기 듀얼 다마신 홀과 상기 비아홀을 채운다. 상기 도전막과 상기 베리어막에 대해 평탄화 공정을 진행하여 상기 상부층간절연막을 노출시킨다.
상기 방법에 있어서, 상기 하부도전패턴, 상기 하부전극, 상기 도전막 및 상기 베리어막은 금속을 포함하는 물질로 형성된다. 상기 도전막은 바람직하게는 전기 도금법으로 형성된다.
상기 방법에 있어서, 상기 상부층간절연막을 형성하기 전에, 상기 제 2 영역 상의 상기 절연막에 리세스된 영역을 형성하고 금속함유막을 적층하여 상기 리세스 된 영역을 채울 수 있다. 그리고 상기 금속함유막에 대해 평탄화 공정을 진행하여 상기 절연막을 노출시키는 동시에 상기 제 2 영역에서 상기 리세스된 영역 안에 중간 도전 패턴을 형성할 수 있다.
상기 비아홀은 상기 중간도전 패턴을 노출시키도록 형성될 수 있다.
본 발명의 일 예에 따른 반도체 소자의 제조 방법은 다음과 같다. 먼저, 제 1 영역과 제 2 영역을 구비하는 반도체 기판 상에 하부층간절연막을 형성한다. 상기 하부층간절연막을 관통하여 상기 제 1 영역의 상기 반도체 기판과 접하는 하부 도전 패턴 및 상기 제 2 영역의 상기 반도체 기판과 접하는 하부전극을 형성한다. 절연막을 형성한다. 상기 제 2 영역에서 상기 절연막의 상부를 일부 리세스시키어 리세스된 영역을 형성한다. 금속함유막을 형성하여 상기 리세스된 영역을 채운다. 상기 금속함유막에 대해 평탄화 공정을 진행하여 상기 리세스된 영역에 중간 도전 패턴을 형성한다. 상기 중간도전 패턴이 형성된 상기 반도체 기판의 전면 상에 제 1 층간절연막; 식각저지막; 제 2 층간절연막 및 하드마스크막을 차례로 형성한다. 상기 하드마스크막; 상기 제 2층간절연막; 상기 절연막 및 상기 제 1 층간절연막을 차례로 패터닝하여 상기 제 1 영역에서 상기 절연막을 노출시키는 임시 콘택홀을 형성하는 동시에 상기 제 2 영역에서 상기 중간 도전 패턴을 노출시키는 비아홀을 형성한다. 상기 제 1 영역에서 상기 임시 콘택홀 주변의 상기 하드마스크막, 상기 제 2 층간절연막 및 상기 식각 저지막을 패터닝하여 상기 임시 콘택홀을 구비하는 상기 제 1 층간절연막을 노출시키되, 상기 임시 콘택홀과 중첩되며, 상기 임시콘택홀 보다 넓은 폭을 구비하는 배선용 그루브를 형성한다. 상기 하드마스크막을 제거 하는 동시에 상기 임시 콘택홀에 의해 노출되는 상기 절연막을 제거하여 상기 하부도전 패턴을 노출시키는 콘택홀과 상기 배선용 그루브를 구비하는 듀얼 다마신 홀을 형성한다. 베리어막을 콘포말하게 형성한다. 도전막을 형성하여 상기 듀얼 다마신 홀 및 상기 비아홀을 채운다. 그리고, 상기 도전막 및 상기 베리어막에 대해 평탄화 공정을 진행하여 상기 제 2 층간절연막을 노출시키는 동시에 상기 듀얼 다마신 홀에 제 1 상부 도전 패턴 및 상기 비아홀에 제 2 상부 도전 패턴을 형성한다.
본 발명의 다른 예에 따른 반도체 소자의 제조 방법은 다음과 같다. 먼저, 제 1 영역과 제 2 영역을 구비하는 반도체 기판 상에 하부층간절연막을 형성한다. 상기 하부층간절연막을 관통하여 상기 제 1 영역의 상기 반도체 기판과 접하는 하부 도전 패턴 및 상기 제 2 영역의 상기 반도체 기판과 접하는 하부전극을 형성한다. 절연막을 형성한다. 상기 절연막 상에 제 1 층간절연막; 식각저지막 및 제 2 층간절연막을 차례로 형성한다. 상기 제 2층간절연막; 상기 절연막 및 상기 제 1 층간절연막을 차례로 패터닝하여 상기 제 1 영역에서 상기 절연막을 노출시키는 임시 콘택홀을 형성하는 동시에 상기 제 2 영역에서 상기 절연막을 노출시키는 비아홀을 형성한다. 상기 임시콘택홀 및 상기 비아홀을 채우며, 상기 제 2 층간절연막을 덮되, 상기 임시콘택홀 상부 주변의 상기 제 2 층간절연막을 일부 노출시키며 상기 임시콘택홀보다 넓은 폭을 갖는 개구부를 구비하는 희생막을 형성한다. 상기 개구부를 갖는 상기 희생막을 이용하여 상기 제 2 층간절연막 및 상기 식각 저지막을 패터닝하고, 상기 임시콘택홀 안의 상기 희생막을 일부 제거하여 상기 제 1 층간절연막을 노출시키며 상기 임시콘택홀과 중첩되되 상기 임시콘택홀 보다 넓은 폭 을 갖는 배선용 그루브를 형성한다. 상기 희생막을 일부 제거하여 상기 임시콘택홀 하부의 상기 절연막, 제 2 층간절연막의 상부면 및 측벽, 및 상기 식각저지막의 측벽을 노출시키되, 상기 비아홀 바닥에 상기 희생막의 일부를 남긴다. 상기 비아홀 바닥에 일부 남겨진 상기 희생막을 제거하는 동시에 상기 임시콘택홀에 의해 노출되는 상기 절연막을 제거하여 상기 하부도전 패턴을 노출시키는 콘택홀 및 상기 그루브를 구비하는 듀얼 다마신 홀을 형성한다. 베리어막을 콘포말하게 형성한다. 도전막을 형성하여 상기 듀얼 다마신 홀 및 상기 비아홀을 채운다. 그리고, 상기 도전막 및 상기 베리어막에 대해 평탄화 공정을 진행하여 상기 제 2 층간절연막을 노출시키는 동시에 상기 듀얼 다마신 홀에 제 1 상부 도전 패턴 및 상기 비아홀에 제 2 상부 도전 패턴을 형성한다.
상기 다른 예에 있어서, 바람직하게는 상기 희생막과 상기 절연막은 동일한 식각률를 갖되, 상기 제 1 층간절연막 및 상기 제 2 층간절연막과는 식각 선택비를 갖는 물질로 형성된다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 도면들에 있어서, 층 및 영역들의 두 께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1 내지 도 8은 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 순차적으로 나타낸다.
도 1을 참조하면, 제 1 영역과 제 2 영역을 구비하는 반도체 기판(1) 상에 트랜지스터(미도시)등을 형성한다. 상기 반도체 기판(1) 상에 하부층간절연막(3)을 형성한다. 상기 하부층간절연막을 패터닝하여 상기 제 1영역과 상기 제 2 영역에 각각 비아홀들을 형성하고 금속함유막을 형성하여 상기 비아홀들을 채운후 평탄화하여 상기 제 1 영역에 하부도전 패턴(5b) 및 상기 제 2 영역에 하부전극(5a)을 형성한다. 상기 금속 함유막은 예를 들면 구리, 알루미늄, 텅스텐, 티타늄질화막, 탄탈륨질화막, 티타늄, 탄탈륨, 탄탈륨실리콘질화막 및 티타늄실리콘질화막을 포함하는 그룹에서 선택되는 적어도 하나의 막일 수 있다. 도시하지는 않았지만, 상기 금속함유막을 형성하기 전에 베리어막을 콘포말하게 형성할 수 있다. 상기 금속함유막은 예를 들면 전기도금법(electroplating), 화학기상증착방법(Chemical vapor deposition), 물리기상증착방법(Physical vapor deposition)등으로 형성될 수 있다. 상기 하부도전패턴(5b)과 상기 하부전극(5a)가 형성된 상기 반도체 기판(1)의 전면에 대해 암모니아 가스를 이용하여 플라즈마 처리를 한다. 상기 플라즈마 처리동안, 상기 하부도전패턴(5b) 및 상기 하부전극(5a) 상에 형성될 수 있는 자연산화막을 제거할 수 있다. 이는 후속에 형성할 막과 상기 금속함유막(5a, 5b) 사이의 접착력을 향상시킬 수 있다. 그리고 상기 반도체 기판(1)의 전면 상에 절연막(7)을 형성한다. 상기 절연막은 예를 들면, 실리콘질화막으로 형성할 수 있다. 본 실시예에서 상기 절연막은 예를 들면 1000~5000Å의 두께로 형성될 수 있다.
도 2를 참조하면, 상기 절연막(7) 상에 상기 하부전극(5a)과 중첩되는 개구부를 구비하는 포토레지스트 패턴(9)을 형성한다. 상기 포토레지스트 패턴(9)을 이용하여 상기 절연막(7)을 패터닝하여 상기 제 2 영역에서 상기 절연막(7)에 리세스된 영역(11)을 형성한다. 상기 리세스된 영역(11)하부의 상기 절연막(7a)은 후속에 커패시터 유전막이 된다.
도 3을 참조하면, 금속함유막(13)을 전면에 형성하여 상기 리세스된 영역(11)을 채운다. 상기 금속함유막(13)은 예를 들면 구리, 알루미늄, 텅스텐, 티타늄질화막, 탄탈륨질화막, 티타늄, 탄탈륨, 탄탈륨실리콘질화막 및 티타늄실리콘질화막을 포함하는 그룹에서 선택되는 적어도 하나의 막일 수 있다. 상기 금속함유막(13)은 예를 들면 화학기상증착방법(Chemical vapor deposition), 물리기상증착방법(Physical vapor deposition)등으로 형성될 수 있다.
도 4를 참조하면, 상기 금속함유막(13)에 대해 평탄화 공정을 진행하여 상기 절연막(7) 상의 상기 금속함유막(13)을 제거하고 상기 절연막(7)을 노출시키는 동시에 상기 리세스된 영역(7a)안에 중간도전패턴(13a)을 형성한다. 본 실시예에서 상기 중간도전패턴(13a)은 상부전극이 된다.
도 5를 참조하면, 상기 중간도전 패턴(13a)이 형성된 상기 반도체 기판(1)의 전면 상에 제 1 층간절연막(15), 식각저지막(17), 제 2 층간절연막(19) 및 하드마스크막(21)을 차례로 형성한다. 상기 하드마스크막(21) 상에 포토레지스트 패턴 (23)을 형성한다. 상기 포토레지스트 패턴(23)을 식각 마스크로 이용하여 상기 하드마스크막(21), 상기 제 2 층간절연막(19), 상기 식각저지막(17) 및 상기 제 1 층간절연막을 차례로 패터닝하여 상기 제 1 영역에서 상기 하부 도전 패턴(5b)과 중첩되되 상기 절연막(7)을 노출시키는 임시콘택홀(25b)을 형성하고 상기 제 2 영역에서 상기 중간 도전 패턴(13a)을 노출시키는 비아홀(25a)을 형성한다. 이때 상기 절연막(7)은 식각 저지의 기능을 한다.
도 6을 참조하면, 상기 포토레지스트 패턴(23)을 제거한다. 그리고, 상기 제 1 영역에서 상기 임시콘택홀(25b)과 중첩되되 상기 임시콘택홀(25b) 주변의 상기 하드마스크막(21) 만을 노출시키는 개구부를 갖는 포토레지스트 패턴(27)을 형성한다. 상기 포토레지스트 패턴(27)을 식각 마스크로 이용하여 상기 제 1 영역에서 상기 하드마스크막(21), 상기 제 2 층간절연막(19) 및 상기 식각방지막(17)을 차례대로 패터닝하여 상기 임시콘택홀(25b) 주변의 상기 제 1 층간절연막(15)을 노출시키며, 상기 임시콘택홀(25b) 보다 넓은 폭을 갖는 배선용 그루브(29)를 형성한다.
도 7을 참조하면, 상기 포토레지스트 패턴(27)을 식각마스크로 이용하여 상기 임시콘택홀(25b)에 의해 노출된 상기 절연막(7)을 식각하여 상기 제 1 영역에서 상기 하부도전 패턴(5b)을 노출시키는 콘택홀(25c)을 형성한다. 상기그루브(29) 및 상기 콘택홀(25c)은 듀얼 다마신 홀을 구성한다. 상기 절연막(7)의 두께가 두꺼워 상기 절연막(7)을 제거할 때 상기 포토레지스트 패턴(27)이 모두 식각되고 없어지면, 상기 하드마스크막(21)이 식각마스크역할을 한다. 이로써, 상기 하드마스크막(21)에 의해 상기 제 2 층간절연막(19)이 식각되는 것이 방지될 수 있다. 상기 포 토레지스트 패턴(27)을 애싱 및 스트립 공정으로 제거하여 상기 비아홀(25a), 및 상기 그루브(29)와 상기 콘택홀(25c)이 구성하는 듀얼 다마신 홀을 포함하는 상기 반도체 기판(1)을 노출시킨다.
도 8을 참조하면, 상기 반도체 기판(1)의 전면 상에 베리어막(31a, 31b)을 콘포말하게 적층한다. 그리고 금속함유막(33a, 33b)을 형성하여 상기 듀얼 다마신홀(29, 25c)과 상기 비아홀(25a)을 채운다. 상기 금속함유막(33a, 33b)은 예를 들면 구리, 알루미늄, 텅스텐, 티타늄질화막, 탄탈륨질화막, 티타늄, 탄탈륨, 탄탈륨실리콘질화막 및 티타늄실리콘질화막을 포함하는 그룹에서 선택되는 적어도 하나의 막일 수 있다. 상기 금속함유막(33a, 33b)은 예를 들면 전기도금, 화학기상증착방법(Chemical vapor deposition), 물리기상증착방법(Physical vapor deposition)등으로 형성될 수 있다. 상기 금속함유막(33a, 33b)을 전기도금법으로 형성할 경우, 상기 금속함유막(33a, 33b)을 형성하기 전에, 시드(seed)막을 형성할 수 있다. 상기 금속함유막(33a, 33b)을 형성한후, 어닐링 공정을 더 진행할 수 있다. 상기 금속함유막(33a, 33b) 및 상기 베리어막(31a, 31b)에 대해 평탄화 공정을 진행하여 상기 제 2 층간절연막(19) 상의 상기 금속함유막(33a, 33b) 및 상기 베리어막(31a, 31b)을 제거하여 상기 제 2 층간절연막(19)을 노출시키는 동시에 상기 듀얼 다마신홀(29, 25c)과 상기 비아홀(25a)에 각각 제 1 베리어막(31b) 및 제 1 상부 도전 패턴(33b), 그리고 제 2 베리어막(31a) 및 제 2 상부 도전 패턴(33a)을 형성한다.
상기 반도체 소자의 형성 방법에 의하면, 제 2 영역에서, 상부전극 역할을 하는 중간 도전 패턴(13a), 유전막(7a) 및 하부전극(5a)이 MIM형 커패시터를 구성 한다. 여기서 상기 전극들(5a, 13a)은 건식식각 공정이 아닌 다마신 공정에 의해 형성되어 주변이 모두 평탄화되어 단차가 유발되지 않는다. 또한 상기 커패시터를 형성하는 동안 상기 하부전극(5a)이 노출되지 않아 커패시터의 신뢰도를 향상시킬 수 있다.
도 9 내지 도 14는 본 발명의 다른 실시예에 따른 반도체 소자의 형성 방법을 순차적으로 나타낸다.
도 9를 참조하면, 도 1과 같이 제 1 영역 및 제 2 영역에 각각 하부 도전 패턴(5b)과 하부 전극(5a)이 형성된 상태에서 절연막(7)을 형성한다. 본 실시예에서 상기 절연막(7)은 이전 실시예에서보다 얇게 형성할 수 있다. 예를 들면 상기 절연막(7)은 750Å의 두께로 형성할 수 있다. 상기 절연막(7) 상에 제 1 층간 절연막(15), 식각저지막(17), 제 2 층간절연막(19)을 차례로 형성한다. 포토레지스트 패턴(23)을 식각 마스크로 이용하여 상기 제 2 층간절연막(19), 상기 식각저지막(17) 및 상기 제 1 층간절연막(15)을 차례로 패터닝하여 제 1 영역에 상기 절연막(7)을 노출시키는 임시콘택홀(25b)을 형성하고 상기 제 2 영역에 상기 절연막(7)을 노출시키는 비아홀(25a)을 형성한다.
도 10을 참조하면, SOG 방법등을 이용해 희생막(50a, 50b)을 형성한다. 상기 희생막(50a, 50b)은 상기 절연막(7)과 동일한 식각률을 갖되 상기 층간절연막들(15, 17)과는 식각 선택비를 갖는 물질로, 바람직하게는 HSQ(Hydrogen Silsesquioxane)으로 형성한다. 상기 제 2 영역은 덮되, 상기 제 1 영역의 일부만을 노출시키는 포토레지스트 패턴(52)을 식각 마스크로 이용하여 제 1 영역에서 상 기 희생막(50a, 50b)을 패터닝하여 상기 임시콘택홀(25b) 주변의 상기 제 2 층간절연막(19)을 노출시키는 개구부(29)를 형성하고 상기 임시콘택홀(25b)안에 희생막(50b)을 남긴다. 상기 개구부(29)는 후속에 형성될 배선용 그루브를 한정하며, 상기 임시콘택홀(25b)보다 넓은 폭을 갖는다.
도 11을 참조하면, 상기 포토레지스트 패턴(52)을 식각 마스크로 이용하여 상기 개구부(29)에 의해 노출되는 상기 제 2 층간절연막(19) 및 상기 식각저지막(17)을 차례로 식각하여 상기 제 1 층간절연막(15)을 일부 노출시키는 그루브(29)를 형성한다. 상기 식각 과정에서 상기 임시콘택홀(25b) 안의 상기 희생막(50b)도 식각되어, 상기 그루브(29) 하부의 상기 임시콘택홀(25b) 안의 하부에 일부 남을 수 있다. 상기 포토레지스트 패턴(52)을 제거하여 상기 희생막(50a)을 노출시킨다.
도 12를 참조하면, 상기 희생막(50a, 50b)을 일부 제거하여 상기 제 1 영역에서 상기 절연막(7)을 노출시키는 한편 상기 비아홀(25a) 바닥에 희생막의 일부(50d)를 남긴다. 상기 희생막(50a, 50b)은 습식식각 공정으로 제거될 수 있다.
도 13을 참조하면, 상기 상기 임시콘택홀(25b)에 의해 노출된 상기 절연막(7)을 제거하여 상기 하부 도전 패턴(5b)을 노출시키는 콘택홀을 형성한다. 상기 콘택홀과 상기 그루브(29)는 듀얼 다마신 홀을 구성한다. 이때 상기 비아홀(25a) 바닥에 있던 희생막(50d)도 제거된다.
도 14를 참조하면, 베리어막(31a, 31b)을 콘포말하게 형성하고 금속함유막(33a, 33b)을 형성하고 평탄화 공정을 진행하여 상기 제 2 층간절연막(19) 상의 상기 금속함유막(33a, 33b) 및 상기 베리어막(31a, 31b)을 제거하여 상기 제 2 층간 절연막(19)을 노출시키는 동시에 상기 듀얼 다마신홀(29, 25c)과 상기 비아홀(25a)에 각각 제 1 베리어막(31b) 및 제 1 상부 도전 패턴(33b), 그리고 제 2 베리어막(31a) 및 제 2 상부 도전 패턴(33a)을 형성한다. 이때 상기 제 2 베리어막(31a)은 실질적으로 커패시터의 상부전극 역할을 한다.
따라서, 본 발명에 의한 MIM형 커패시터를 구비하는 반도체 소자 및 그 형성 방법에 따르면, 커패시터 형성 영역에서, 상부전극 및 하부전극들이 건식식각 공정이 아닌 다마신 공정에 의해 형성되어 주변이 모두 평탄화되어 단차가 유발되지 않는다. 또한 상기 커패시터를 형성하는 동안 상기 하부전극이 노출되지 않아 커패시터의 신뢰도를 향상시킬 수 있다.

Claims (16)

  1. 제 1 영역과 제 2 영역을 구비하는 반도체 기판;
    상기 반도체 기판 상의 하부 층간절연막;
    상기 제 1 영역 및 제 2 영역에 각각 위치하되, 상기 하부 층간절연막을 관통하여 상기 반도체 기판과 전기적으로 접하는 하부 도전 패턴 및 하부전극;
    상기 도전 패턴, 상기 하부전극 및 상기 층간절연막을 덮는 절연막;
    상기 절연막 상의 상부층간절연막;
    상기 제 1 영역에서 상기 상부층간절연막 및 상기 절연막을 관통하여 상기 하부 도전 패턴과 전기적으로 접하는 제 1 상부 도전 패턴; 및
    상기 제 2 영역에서 상기 상부층간절연막을 관통하여 상기 절연막과 접하는 제 2 상부 도전 패턴을 구비하되,
    상기 하부전극, 상기 하부도전 패턴, 상기 제 1 상부 도전 패턴 및 상기 제 2 상부도전 패턴은 금속을 포함하는 물질로 이루어지는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 상부층간절연막은 차례로 적층된 제 1 층간절연막, 식각저지막 및 제 2 층간절연막을 구비하는 것을 특징으로 하는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 제 1 영역에 위치하는 상기 제 1 상부 도전 패턴은,
    상기 제 1 층간절연막 및 상기 절연막을 관통하여 상기 하부 도전 패턴과 접하는 콘택플러그; 및
    상기 제 2 층간절연막 및 상기 식각 저지막을 관통하여 상기 콘택 플러그와 접하는 배선을 구비하는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제 1 상부도전 패턴과 상기 상부 층간절연막 사이, 및 상기 제 1 상부도전 패턴과 상기 하부도전 패턴 사이에 개재된 제 1 베리어막; 및
    상기 제 2 상부도전 패턴과 상기 상부 층간절연막 사이, 및 상기 제 2 상부도전 패턴과 상기 절연막 사이에 개재된 제 2 베리어막을 더 구비하는 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 제 2 영역에서 상기 제 2 상부 도전 패턴 하부에 위치하는 상기 절연막은 상기 제 1 영역에 위치하는 절연막보다 얇은 두께를 갖는 것을 특징으로 하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 제 2 영역에서 상기 제 2 상부 도전 패턴과 상기 절연막 사이에 개재된 중간 도전 패턴을 더 구비하는 것을 특징으로 하는 반도체 소자.
  7. 제 6 항에 있어서,
    상기 제 1 상부도전 패턴과 상기 상부 층간절연막 사이, 및 상기 제 1 상부도전 패턴과 상기 하부도전 패턴 사이에 개재된 제 1 베리어막; 및
    상기 제 2 상부도전 패턴과 상기 상부 층간절연막 사이, 및 상기 제 2 상부도전 패턴과 상기 중간 도전 패턴 사이에 개재된 제 2 베리어막을 더 구비하는 것을 특징으로 하는 반도체 소자.
  8. 제 1 영역 및 제 2 영역을 구비하는 반도체 기판 상에 하부층간절연막을 형성하는 단계;
    상기 하부층간절연막을 관통하여 상기 제 1 영역의 반도체 기판과 접하는 하부 도전 패턴 및 상기 제 2 영역의 반도체 기판과 접하는 하부 전극을 형성하는 단계;
    절연막을 형성하는 단계;
    상기 절연막 상에 상부 층간절연막을 형성하는 단계;
    상기 제 1 영역에서 상기 상부 층간절연막 및 상기 절연막을 관통하여 상기 하부 도전 패턴을 노출시키는 듀얼 다마신 홀 및 상기 제 2 영역에서 상기 상부층간절연막을 관통하여 상기 절연막을 노출시키는 비아홀을 형성하는 단계;
    베리어막을 콘포말하게 형성하는 단계;
    도전막을 형성하여 상기 듀얼 다마신 홀과 상기 비아홀을 채우는 단계;
    상기 도전막과 상기 베리어막에 대해 평탄화 공정을 진행하여 상기 상부층간절연막을 노출시키는 단계를 구비하되,
    상기 하부도전패턴, 상기 하부전극, 상기 도전막 및 상기 베리어막은 금속을 포함하는 물질로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 제 8 항에 있어서,
    상기 도전막은 전기 도금법으로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 제 8 항에 있어서,
    상기 상부층간절연막을 형성하기 전에,
    상기 제 2 영역 상의 상기 절연막에 리세스된 영역을 형성하는 단계;
    금속함유막을 적층하여 상기 리세스된 영역을 채우는 단계; 및
    상기 금속함유막에 대해 평탄화 공정을 진행하여 상기 절연막을 노출시키는 동시에 상기 제 2 영역에서 상기 리세스된 영역 안에 중간 도전 패턴을 형성하는 단계를 더 구비하되,
    상기 비아홀은 상기 중간도전 패턴을 노출시키는 것을 특징으로 하는 반도체 소자의 형성 방법.
  11. 제 1 영역과 제 2 영역을 구비하는 반도체 기판 상에 하부층간절연막을 형성하는 단계;
    상기 하부층간절연막을 관통하여 상기 제 1 영역의 상기 반도체 기판과 접하는 하부 도전 패턴 및 상기 제 2 영역의 상기 반도체 기판과 접하는 하부전극을 형성하는 단계;
    절연막을 형성하는 단계;
    상기 제 2 영역에서 상기 절연막의 상부를 일부 리세스시키어 리세스된 영역을 형성하는 단계;
    금속함유막을 형성하여 상기 리세스된 영역을 채우는 단계;
    상기 금속함유막에 대해 평탄화 공정을 진행하여 상기 리세스된 영역에 중간 도전 패턴을 형성하는 단계;
    상기 중간도전 패턴이 형성된 상기 반도체 기판의 전면 상에 제 1 층간절연막; 식각저지막; 제 2 층간절연막 및 하드마스크막을 차례로 형성하는 단계;
    상기 하드마스크막; 상기 제 2층간절연막; 상기 절연막 및 상기 제 1 층간절연막을 차례로 패터닝하여 상기 제 1 영역에서 상기 절연막을 노출시키는 임시 콘택홀을 형성하는 동시에 상기 제 2 영역에서 상기 중간 도전 패턴을 노출시키는 비아홀을 형성하는 단계;
    상기 제 1 영역에서 상기 임시 콘택홀 주변의 상기 하드마스크막, 상기 제 2 층간절연막 및 상기 식각 저지막을 패터닝하여 상기 임시 콘택홀을 구비하는 상기 제 1 층간절연막을 노출시키되, 상기 임시 콘택홀과 중첩되며, 상기 임시콘택홀 보다 넓은 폭을 구비하는 배선용 그루브를 형성하는 단계;
    상기 하드마스크막을 제거하는 동시에 상기 임시 콘택홀에 의해 노출되는 상기 절연막을 제거하여 상기 하부도전 패턴을 노출시키는 콘택홀과 상기 배선용 그루브를 구비하는 듀얼 다마신 홀을 형성하는 단계;
    베리어막을 콘포말하게 형성하는 단계;
    도전막을 형성하여 상기 듀얼 다마신 홀 및 상기 비아홀을 채우는 단계;
    상기 도전막 및 상기 베리어막에 대해 평탄화 공정을 진행하여 상기 제 2 층간절연막을 노출시키는 동시에 상기 듀얼 다마신 홀에 제 1 상부 도전 패턴 및 상기 비아홀에 제 2 상부 도전 패턴을 형성하는 단계를 구비하되,
    상기 하부도전패턴, 상기 하부전극, 상기 도전막 및 상기 베리어막은 금속을 포함하는 물질로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  12. 제 11 항에 있어서,
    상기 도전막은 전기 도금법으로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  13. 제 1 영역과 제 2 영역을 구비하는 반도체 기판 상에 하부층간절연막을 형성하는 단계;
    상기 하부층간절연막을 관통하여 상기 제 1 영역의 상기 반도체 기판과 접하 는 하부 도전 패턴 및 상기 제 2 영역의 상기 반도체 기판과 접하는 하부전극을 형성하는 단계;
    절연막을 형성하는 단계;
    상기 절연막 상에 제 1 층간절연막; 식각저지막 및 제 2 층간절연막을 차례로 형성하는 단계;
    상기 제 2층간절연막; 상기 절연막 및 상기 제 1 층간절연막을 차례로 패터닝하여 상기 제 1 영역에서 상기 절연막을 노출시키는 임시 콘택홀을 형성하는 동시에 상기 제 2 영역에서 상기 절연막을 노출시키는 비아홀을 형성하는 단계;
    상기 임시콘택홀 및 상기 비아홀을 채우며, 상기 제 2 층간절연막을 덮되, 상기 임시콘택홀 상부 주변의 상기 제 2 층간절연막을 일부 노출시키며 상기 임시콘택홀보다 넓은 폭을 갖는 개구부를 구비하는 희생막을 형성하는 단계;
    상기 개구부를 갖는 상기 희생막을 이용하여 상기 제 2 층간절연막 및 상기 식각 저지막을 패터닝하고, 상기 임시콘택홀 안의 상기 희생막을 일부 제거하여 상기 제 1 층간절연막을 노출시키며 상기 임시콘택홀과 중첩되되 상기 임시콘택홀 보다 넓은 폭을 갖는 배선용 그루브를 형성하는 단계;
    상기 희생막을 일부 제거하여 상기 임시콘택홀 하부의 상기 절연막, 제 2 층간절연막의 상부면 및 측벽, 및 상기 식각저지막의 측벽을 노출시키되, 상기 비아홀 바닥에 상기 희생막의 일부를 남기는단계;
    상기 비아홀 바닥에 일부 남겨진 상기 희생막을 제거하는 동시에 상기 임시콘택홀에 의해 노출되는 상기 절연막을 제거하여 상기 하부도전 패턴을 노출시키는 콘택홀 및 상기 그루브를 구비하는 듀얼 다마신 홀을 형성하는 단계;
    베리어막을 콘포말하게 형성하는 단계;
    도전막을 형성하여 상기 듀얼 다마신 홀 및 상기 비아홀을 채우는 단계;
    상기 도전막 및 상기 베리어막에 대해 평탄화 공정을 진행하여 상기 제 2 층간절연막을 노출시키는 동시에 상기 듀얼 다마신 홀에 제 1 상부 도전 패턴 및 상기 비아홀에 제 2 상부 도전 패턴을 형성하는 단계를 구비하되,
    상기 하부도전패턴, 상기 하부전극, 상기 도전막 및 상기 베리어막은 금속을 포함하는 물질로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  14. 제 13 항에 있어서,
    상기 도전막은 전기 도금법으로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  15. 제 13 항에 있어서,
    상기 희생막과 상기 절연막은 동일한 식각률를 갖되, 상기 제 1 층간절연막 및 상기 제 2 층간절연막과는 식각 선택비를 갖는 물질로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  16. 제 13 항에 있어서,
    상기 희생막은 HSQ(Hydrogen Silsesquioxane)으로 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
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