KR20070018639A - 엠아이엠 커패시터를 구비하는 반도체 소자들 및 그제조방법들 - Google Patents

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Abstract

엠아이엠 커패시터를 갖는 반도체 소자들이 제공된다. 상기 반도체 소자들은 칩 영역 및 상기 칩 영역에 인접한 스크라이브 레인 영역을 갖는 반도체 기판을 구비한다. 상기 반도체 기판 상에 하부 층간절연막이 적층되고, 상기 칩 영역의 상기 하부 층간절연막 내에 하부 배선이 제공된다. 상기 하부 배선 및 상기 하부 층간절연막은 하부 캐핑 절연막으로 덮여지고, 상기 칩 영역의 상기 하부 캐핑 절연막 상에 하부 금속전극이 제공된다. 상기 하부 금속전극은 상기 하부 캐핑 절연막을 관통하는 콘택홀을 통하여 상기 하부배선에 전기적으로 접속된다. 상기 하부 금속전극 상에 유전체막 패턴이 적층되고, 상기 유전체막 패턴의 일 부분 상에 상부 금속전극이 제공된다. 상기 엠아이엠 커패시터의 제조방법 또한 제공된다.

Description

엠아이엠 커패시터를 구비하는 반도체 소자들 및 그 제조방법들{Semiconducotr devices having a metal-insulator-metal capacitor and methods of fabricating the same}
도 1 내지 도 3은 종래의 엠아이엠 커패시터의 제조방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 실시예에 따른 엠아이엠 커패시터를 갖는 반도체 칩 및 그에 인접한 스크라이브 레인을 도시한 평면도이다.
도 5 내지 도 10은 본 발명의 실시예에 따른 엠아이엠 커패시터들 및 그 제조방법들을 설명하기 위하여 도 4의 Ⅰ-Ⅰ'에 따라 취해진 단면도들이다.
본 발명은 반도체 소자들 및 그 제조방법들에 관한 것으로, 특히 엠아이엠 커패시터를 갖는 반도체 소자들 및 그 제조방법들에 관한 것이다.
반도체 소자들은 트랜지스터들, 저항체들 및 커패시터들을 포함한다. 상기 커패시터들의 각각은 서로 중첩하는 상부전극 및 하부전극과 아울러서 이들 사이에 개재된 유전체막으로 구성된다. 상기 전극들은 도우프트 폴리실리콘막으로 형성할 수 있다. 그러나, 상기 폴리실리콘막은 후속의 열처리 공정시 추가로 산화될 수 있다. 이에 따라, 상기 커패시터의 전기적인 특성이 변화할 수 있다.
이에 더하여, 상기 폴리실리콘 전극들에 인가되는 전압의 크기(magnitude)에 따라서 상기 커패시터는 불균일한 정전용량을 보일 수 있다. 예를 들면, 상기 상/하부 전극들이 n형의 불순물들로 도우핑된 폴리실리콘막으로 형성되고 상기 상부전극에 음의 전압(negative voltage)이 인가되면, 상기 하부전극의 표면에 정공들(holes)이 유도된다. 이에 따라, 상기 하부전극의 표면에 공핍층(depletion layer)이 형성될 수 있다. 상기 공핍층의 폭은 상기 음의 전압의 크기에 따라 변화한다. 결과적으로, 상기 커패시터의 정전용량(capacitance)은 상기 전극들에 인가되는 전압의 크기에 따라 변화할 수 있다. 따라서, 상기 폴리실리콘 전극들을 채택하는 커패시터는 정교한 특성을 요구하는 반도체 소자들, 예를 들면, 아날로그 회로를 갖는 반도체 소자들에 부적합하다. 상기한 문제점들을 해결하기 위하여 금속전극들을 갖는 커패시터, 즉 엠아이엠(MIM; metal-insulator-metal) 커패시터가 제안된 바 있다. 상기 엠아이엠 커패시터는 구리막으로 형성된 금속 전극을 널리 채택하고 있다.
도 1 내지 도 3은 종래의 엠아이엠 커패시터의 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 칩 영역(C) 및 상기 칩 영역(C)을 둘러싸는 스크라이브 레인 영역(S)을 갖는 반도체 기판(1) 상에 층간절연막(3)을 형성한다. 상기 칩 영역(C)의 상기 층간절연막(3) 내에 다마신 공정을 사용하여 하부 금속전극(5a)을 형성 한다. 상기 하부 금속전극(5a)은 구리막으로 형성한다. 이 경우에, 상기 스크라이브 레인 영역(S)의 상기 층간절연막 내의 모든 정렬키 영역들(예를 들면, 제1 정렬키 영역(K1))은 상기 다마신 공정에 의해 금속막, 즉 구리막으로 완전히 채워질 수 있다. 그 결과, 상기 스크라이브 레인 영역(S) 내에 상기 제1 정렬키 영역(K1)을 채우면서 평평한 표면을 갖는 금속 패턴(5b)이 형성될 수 있다.
상기 하부 금속전극(5a) 및 금속 패턴(5b)을 갖는 기판 상에 커패시터 유전체막(7)을 형성한다. 상기 칩 영역(C) 및 상기 스크라이브 레인 영역(S)은 상기 하부 금속전극(5a)을 형성하기 위한 다마신 공정에 기인하여 평평한 표면 프로파일을 가지므로, 상기 커패시터 유전체막(7) 역시 평평한 표면을 갖도록 형성될 수 있다. 상기 커패시터 유전체막(7) 상에 제1 포토레지스트 패턴(9)을 형성한다. 상기 제1 포토레지스트 패턴(9)은 상기 스크라이브 레인 영역(S) 내의 소정영역을 노출시키는 정렬키 개구부(9k)를 갖도록 형성된다. 상기 제1 포토레지스트 패턴(9)의 형성에 사용되는 포토 마스크는 상기 제1 정렬키 영역(K1) 내의 상기 금속 패턴(5b) 또는 이전의 공정(previous process)에서 형성된 다른 정렬키(도시하지 않음)를 사용하여 정렬될 수 있다.
도 2를 참조하면, 상기 제1 포토레지스트 패턴(9)을 식각 마스크로 사용하여 상기 커패시터 유전체막(7) 및 상기 층간절연막(3)을 식각하여 새로운 단차진 정렬키 영역(new stepped align key region), 즉 제2 정렬키 영역(K2)을 형성한다. 이어서, 상기 제1 포토레지스트 패턴(9)을 제거한다. 상기 제1 포토레지스트 패턴(9)이 제거된 기판 상에 상부 금속전극막(11) 및 하드 마스크막(13)을 차례로 형성한 다. 이 경우에, 상기 제2 정렬키 영역(K2)을 덮는 상기 상부 금속전극막(11)은 단차진 표면 프로파일을 갖도록 형성되어 후속의 사진공정 동안 정렬키 역할을 할 수 있다. 상기 하드 마스크막(13) 상에 제2 포토레지스트 패턴(15)을 형성한다. 상기 제2 포토레지스트 패턴(15)은 상기 하부 금속전극(5a) 상부에 형성된다. 상기 제2 포토레지스트 패턴(15)은 상기 제2 정렬키 영역(K2) 상의 상기 단차진 상부 금속전극막(11)을 정렬키로 사용하는 사진공정에 의해 원하는 지점에 형성될 수 있다.
도 3을 참조하면, 상기 제2 포토레지스트 패턴(15)을 식각 마스크로 사용하여 상기 하드 마스크막(13)을 식각한다. 그 결과, 상기 하부 금속전극(5a) 상부에 하드마스크 패턴(13a)이 형성된다. 이어서, 상기 제2 포토레지스트 패턴(15)을 제거하고, 상기 하드마스크 패턴(13a)을 식각 마스크로 사용하여 상기 상부 금속전극막(11)을 식각한다. 그 결과, 상기 하부 금속전극(5a)과 중첩하는 상부 금속전극(11a)이 형성된다.
상술한 종래기술에 있어서, 상기 커패시터 유전체막(7)은 상기 제2 정렬키 영역(K2)을 형성하기 위한 상기 제1 포토레지스트 패턴(9)과 직접 접촉한다. 따라서, 상기 커패시터 유전체막(7)이 상기 제1 포토레지스트 패턴(9)에 의해 오염되어 엠아이엠 커패시터의 특성을 저하시킬 수 있다. 이러한 문제점을 해결하기 위해서는 상기 제1 포토레지스트 패턴(9)이 적어도 상기 상부 금속전극막(11)을 형성한 후에 형성되어야 한다. 그러나, 이 경우에, 상기 상부 금속전극막(11)은 상기 반도체 기판(1)의 전면, 특히 상기 스크라이브 레인 영역(S)의 전체에 걸쳐서 평평한 표면을 갖도록 형성된다. 따라서, 상기 스크라이브 레인 영역(S) 내의 모든 정렬키 들이 상기 평평한 상부 금속전극막(11)으로 덮여진다. 결과적으로, 상기 제1 포토레지스트 패턴(9)을 형성하기 위한 사진 공정 동안, 상기 평평한 상부 금속전극막(11)은 상기 스크라이브 레인 영역(S) 내의 정렬키들이 인식되는 것을 방해한다.
더 나아가서, 상술한 종래기술에 따르면, 상기 하부 금속전극(5a), 즉 구리 전극으로부터 성장되는 힐록들(hillocks; 도 3의 5h)이 생성될 수 있다. 이 경우에, 상기 커패시터 유전체막(7)의 누설전류 특성이 저하될 수 있고 상기 커패시터 유전체막(7) 내에 크랙들(cracks)이 발생할 수 있다.
한편, 구리 전극을 채택하는 엠아이엠 커패시터 및 그 제조방법이 미국특허 제6,259,128호에 "구리 다마신 공정을 위한 금속-절연체-금속 커패시터 및 그 형성방법(metal-insulator-metal capacitor for copper damascene process and method of forming the same)"이라는 제목으로 애들러 등(Adler et al.)에 의해 개시된 바 있다. 애들러 등에 따르면, 상부전극막, 유전체막 및 하부전극막을 단일 포토레지스트 패턴을 식각 마스크로 사용하여 연속적으로 식각하여 상부전극, 유전체막 패턴 및 하부전극을 형성한다. 따라서, 상기 식각공정 동안 상기 포토레지스트 패턴에 가해지는 부담(burden)이 증가할 수 있다. 그 결과, 상기 포토레지스트 패턴이 상기 식각공정 동안 리프팅되거나 변형될 수 있다.
본 발명이 이루고자 하는 기술적 과제는 구리 전극의 힐록들 및 포토레지스트막의 오염을 방지하기에 적합한 엠아이엠 커패시터들을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 구리 전극의 힐록들 및 포토레 지스트막의 오염을 방지할 수 있는 엠아이엠 커패시터의 제조방법들을 제공하는 데 있다.
본 발명의 일 양태에 따르면, 고성능 엠아이엠 커패시터를 구비하는 반도체 소자들이 제공된다. 상기 반도체 소자들은 칩 영역 및 상기 칩 영역에 인접한 스크라이브 레인 영역을 갖는 반도체 기판을 포함한다. 상기 반도체 기판 상에 하부 층간절연막이 적층되고, 상기 칩 영역의 상기 하부 층간절연막 내에 하부 배선이 제공된다. 상기 하부 배선 및 상기 하부 층간절연막은 하부 캐핑 절연막으로 덮여진다. 상기 칩 영역의 상기 하부 캐핑 절연막 상에 하부 금속전극이 배치된다. 상기 하부 금속전극은 상기 하부 캐핑 절연막을 관통하는 콘택홀을 통하여 상기 하부배선에 전기적으로 접속된다. 상기 하부 금속전극 상에 유전체막 패턴이 적층되고, 상기 유전체막 패턴의 일 부분 상에 상부 금속전극이 배치된다.
본 발명의 몇몇 실시예들에서, 상기 하부 배선은 상기 하부 층간절연막의 상부면과 실질적으로 동일한 레벨의 상부면을 가질 수 있다.
다른 실시예들에서, 상기 하부 배선은 하부 금속배선과 아울러서 상기 하부 금속배선의 하부면 및 측벽들을 덮는 하부 확산장벽 금속 패턴을 포함할 수 있다. 상기 하부 금속배선은 구리 배선일 수 있고, 상기 하부 확산장벽 금속 패턴은 타이타늄 질화막 패턴 또는 탄탈륨 질화막 패턴일 수 있다.
또 다른 실시예들에서, 상기 하부 금속전극은 타이타늄 질화막 또는 탄탈륨 질화막과 같은 금속 질화막일 수 있다.
또 다른 실시예들에서, 상기 상부 금속전극은 타이타늄 질화막 또는 탄탈륨 질화막과 같은 금속 질화막일 수 있다.
또 다른 실시예들에서, 상기 상부 금속전극 및 상기 유전체막 패턴은 보호막 패턴으로 덮여질 수 있다.
또 다른 실시예들에서, 상기 상부 금속전극 상에 상부 캐핑 절연막 패턴이 적층될 수 있고, 상기 상부 캐핑 절연막 패턴, 상기 상부 금속전극 및 상기 유전체막 패턴은 보호막 패턴으로 덮여질 수 있다.
또 다른 실시예들에서, 상기 상부 금속전극을 갖는 기판 상에 상부 층간절연막이 제공될 수 있고, 상기 상부 층간절연막 내에 상부 배선이 제공될 수 있다. 상기 상부 배선은 상기 상부 금속전극에 전기적으로 접속된다.
또 다른 실시예들에서, 상기 스크라이브 레인 영역의 상기 하부 층간절연막 내에 리세스된 정렬키 영역이 제공될 수 있고, 상기 정렬키 영역은 상기 하부 캐핑 절연막을 관통한다. 상기 정렬키 영역은 하부 정렬키로 덮여질 수 있다. 상기 하부 정렬키는 상기 정렬키 영역의 단차(step difference)와 일치하는 표면 프로파일을 갖는다. 상기 하부 정렬키는 상기 하부 금속전극과 동일한 막일 수 있다. 상기 하부 정렬키 상부에 상부 정렬키가 적층될 수 있다. 상기 상부 정렬키는 상기 하부 정렬키의 단차와 일치하는 표면 프로파일을 갖는다. 상기 상부 정렬키는 상기 상부 금속전극과 동일한 막일 수 있다.
본 발명의 다른 양태에 따르면, 고성능 엠아이엠 커패시터의 제조방법들이 제공된다. 이 방법들은 반도체 기판 상에 하부 층간절연막을 형성하는 것과, 상기 하부 층간절연막 내에 다마신 기술을 사용하여 하부 배선을 형성하는 것을 포함한다. 상기 하부 배선을 갖는 기판 상에 하부 캐핑 절연막을 형성하고, 상기 하부 캐핑 절연막을 패터닝하여 상기 하부 배선을 노출시키는 콘택홀을 형성한다. 상기 콘택홀을 갖는 기판 상에 하부 금속전극막, 유전체막 및 상부 금속전극막을 차례로 형성한다. 상기 상부 금속전극막을 패터닝하여 상기 유전체막의 소정영역 상에 상부 금속전극을 형성하고, 상기 유전체막 및 상기 하부 금속전극막을 패터닝하여 하부 금속전극 및 유전체막 패턴을 형성한다. 상기 하부 금속전극 및 유전체막 패턴은 상기 상부 금속전극과 중첩하고 상기 콘택홀을 덮도록 형성된다.
본 발명의 또 다른 양태에 따르면, 고성능 엠아이엠 커패시터를 구비하는 반도체 소자의 제조방법들이 제공된다. 이 방법들은 칩 영역 및 상기 칩 영역에 인접한 스크라이브 레인 영역을 갖는 반도체 기판을 준비하는 것과, 상기 반도체 기판 상에 하부 층간절연막을 형성하는 것을 포함한다. 상기 칩 영역의 상기 하부 층간절연막 내에 다마신 기술을 사용하여 하부 배선을 형성한다. 상기 하부 배선을 갖는 기판 상에 하부 캐핑 절연막을 형성한다. 상기 하부 캐핑 절연막 및 상기 하부 층간절연막을 패터닝하여 상기 하부 배선을 노출시키는 콘택홀 및 상기 스크라이브 레인 영역의 상기 하부 층간절연막 내의 리세스된 정렬키 영역을 형성한다. 상기 콘택홀 및 상기 정렬키 영역을 갖는 기판 상에 하부 금속전극막, 유전체막 및 상부 금속전극막을 차례로 형성한다. 상기 하부 금속전극막, 상기 유전체막 및 상기 상부 금속전극막은 상기 정렬키 영역의 단차와 일치하는 표면 프로파일을 갖도록 콘포말하게 형성된다. 상기 상부 금속전극막을 패터닝하여 상기 칩 영역의 상기 유전 체막 상에 상부 금속전극을 형성한다. 상기 유전체막 및 상기 하부 금속전극막을 패터닝하여 상기 상부 금속전극과 중첩하고 상기 콘택홀을 덮는 하부 금속전극 및 유전체막 패턴을 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 4는 본 발명의 실시예에 따른 엠아이엠 커패시터를 구비하는 반도체 소자의 평면도이고, 도 5 내지 도 10은 본 발명의 실시예에 따른 엠아이엠 커패시터를 구비하는 반도체 소자들 및 그 제조방법들을 설명하기 위하여 도 4의 Ⅰ-Ⅰ'에 따라 취해진 단면도들이다.
도 4 및 도 5를 참조하면, 칩 영역(C) 및 상기 칩 영역에 인접한 스크라이브 레인 영역(S)을 갖는 반도체 기판(21) 상에 하부 층간절연막(23)을 형성한다. 상기 하부 층간절연막(23)은 실리콘 산화막으로 형성될 수 있다. 상기 칩 영역(C)의 상기 하부 층간절연막(23) 내에 통상의 다마신(damascene) 기술을 사용하여 하부 배선(28a)을 형성한다. 그 결과, 상기 하부 배선(28a)은 상기 하부 층간절연막(23)의 상부면과 실질적으로 동일한 레벨의 상부면을 갖도록 형성된다.
상기 하부 배선(28a)은 하부 금속배선(27a)을 포함하도록 형성될 수 있다. 더 나아가서, 상기 하부 배선(28a)은 상기 하부 금속배선(27a) 및 상기 하부 금속배선(27a)의 측벽들 및 하부면을 둘러싸는 확산장벽 금속 패턴(diffusion barrier metal pattern; 25a)을 포함하도록 형성될 수 있다. 상기 하부 금속배선(27a)은 구리막으로 형성될 수 있고, 상기 확산장벽 금속 패턴(25a)은 타이타늄 질화막 또는 탄탈륨 질화막과 같은 금속 질화막으로 형성될 수 있다. 상기 확산장벽 금속 패턴(25a)은 상기 하부 금속배선(27a) 내의 금속 원자들(즉, 구리 배선 내의 구리 원자들)이 상기 하부 층간절연막(23) 내로 확산되는 것을 방지하기 위하여 형성된다.
상기 하부 배선(28a)을 형성하기 위한 다마신 공정은 상기 스크라이브 레인 영역(S) 내의 상기 하부 층간절연막(23)에도 적용될 수 있다. 이 경우에, 상기 스크라이브 레인 영역(S)의 상기 하부 층간절연막(23) 내에 트렌치 영역(T)이 형성될 수 있고, 상기 트렌치 영역(T)을 채우는 금속 패턴(28b)이 형성될 수 있다. 상기 금속패턴(28b)은 상기 하부 배선(28a)과 동일막으로 이루어진다. 예를 들면, 상기 하부 배선(28a)이 상술한 바와 같이 상기 확산장벽 금속 패턴(25a) 및 상기 하부 금속배선(27a)을 포함하도록 형성되는 경우에, 상기 금속패턴(28b) 역시 확산장벽 금속 패턴(25b) 및 금속 플러그(27b)를 포함하도록 형성될 수 있다. 또한, 상기 금속패턴(28b) 역시 상기 하부 층간절연막(23)의 상부면과 실질적으로 동일한 레벨의 상부면을 갖도록 형성된다.
상기 하부 배선(28a)을 갖는 기판 상에 하부 캐핑 절연막(29)을 형성한다. 상기 하부 캐핑 절연막(29)은 실리콘 질화막으로 형성할 수 있다. 상기 하부 캐핑 절연막(29) 상에 제1 포토레지스트 패턴(30)을 형성한다. 상기 제1 포토레지스트 패턴(30)은 상기 하부 배선(28a)의 소정영역 상부에 위치하는 복수개의 제1 개구부들(30h) 및 상기 스크라이브 레인 영역(S) 내에 위치하는 제2 개구부(30k)를 갖도록 형성된다. 또한, 상기 제1 포토레지스트 패턴(30)은 상기 하부 층간절연막(23) 하부의 상기 반도체 기판(21)에 형성된 정렬키들(도시하지 않음)을 사용하여 실시되는 사진 공정에 의해 형성될 수 있다.
도 4 및 도 6을 참조하면, 상기 제1 포토레지스트 패턴(30)을 식각 마스크로 사용하여 상기 하부 캐핑 절연막(29) 및 상기 하부 층간절연막(23)을 식각하여 상기 하부 배선(28a)의 소정영역들을 노출시키는 복수개의 콘택홀들(29h) 및 상기 스크라이브 레인 영역(S)의 상기 하부 층간절연막(23) 내에 리세스된 정렬키 영역(K)을 형성한다. 이어서, 상기 제1 포토레지스트 패턴(30)을 제거한다.
도 4 및 도 7을 참조하면, 상기 제1 포토레지스트 패턴(30)이 제거된 기판 상에 하부 금속전극막(31), 유전체막(33) 및 상부 금속전극막(35)을 차례로 형성한다. 상기 하부 금속전극막(31), 유전체막(33) 및 상부 금속전극막(35)은 상기 정렬키 영역(K)의 단차와 일치하는 표면 프로파일을 갖도록 콘포말하게 형성된다. 상기 하부 금속전극막(31)은 타이타늄 질화막 또는 탄탈륨 질화막과 같은 금속 질화막으로 형성할 수 있고, 상기 유전체막(33)은 실리콘 질화막과 같은 절연막으로 형성할 수 있다. 또한, 상기 상부 금속전극막(35) 역시 타이타늄 질화막 또는 탄탈륨 질화막과 같은 금속 질화막으로 형성할 수 있다. 본 실시예들에 따르면, 상기 하부 금속전극막(31), 상기 유전체막(33) 및 상기 상부 금속전극막(35)이 연속적으로 (successively) 형성된다. 따라서, 상기 금속전극막들(31, 35) 및 상기 유전체막(33) 사이의 계면들에 포토레지스트막에 기인하는 오염물질들이 생성되는 것을 방지할 수 있다.
상기 상부 금속전극막(35) 상에 상부 캐핑 절연막(37)을 추가로 형성할 수 있다. 상기 상부 캐핑 절연막(37)은 상기 상부 금속전극막(35)에 대하여 식각 선택비를 갖는 절연막, 예를 들면 실리콘 질화막으로 형성할 수 있다. 상기 상부 금속전극막(35) 또는 상기 상부 캐핑 절연막(37) 상에 제2 포토레지스트 패턴(39)을 형성한다. 상기 제2 포토레지스트 패턴(39)은 상기 칩 영역(C) 내에 위치하는 상부전극 패턴(39a) 및 상기 정렬키 영역(K)을 덮는 상부 정렬키 패턴(39b)을 포함하도록 형성될 수 있다. 이와는 달리, 상기 제2 포토레지스트 패턴(39)은 상기 상부전극 패턴(39a)만을 포함하도록 형성될 수 있다. 상기 제2 포토레지스트 패턴(39)의 형성에 사용되는 포토 마스크는 상기 정렬키 영역(K) 상의 상기 단차진 상부 금속전극막(35)을 정렬키로 사용하여 정렬될 수 있다. 이 경우에, 상기 상부 캐핑 절연막(37)을 실리콘 질화막으로 형성하면, 상기 상부 캐핑 절연막(37)은 상기 제2 포토레지스트 패턴(39)을 형성하기 위한 사진 공정 동안 반사방지막(anti-reflective coating layer)의 역할을 할 수 있다. 따라서, 상기 상부 캐핑 절연막(37)은 상기 제2 포토레지스트 패턴(39)의 정렬 정확도(alignment accuracy) 및 패턴 프로파일을 향상시킬 수 있다.
도 4 및 도 8을 참조하면, 상기 제2 포토레지스트 패턴(39)을 식각 마스크로 사용하여 상기 상부 캐핑 절연막(37) 및 상기 상부 금속전극막(35)을 식각하여 상 기 칩 영역(C) 내에 차례로 적층된 상부 금속전극(35a) 및 제1 상부 캐핑절연막 패턴(37a)을 형성한다. 상기 제2 포토레지스트 패턴(39)이 도 7에 도시된 상기 상부 정렬키 패턴(39b)을 포함하는 경우에는, 상기 상부 금속전극(35a)을 형성하는 동안 상기 정렬키 영역(K) 상부에 차례로 적층된 상부 정렬키(35b) 및 제2 상부 캐핑절연막 패턴(37b)이 형성될 수 있다. 이어서, 상기 제2 포토레지스트 패턴(39)을 제거한다.
다른 실시예들에서, 상기 제1 및 제2 상부 캐핑절연막 패턴들(37a, 37b)을 형성한 후에 상기 제2 포토레지스트 패턴(39)을 제거할 수 있다. 이 경우에, 상기 상부 금속전극(35a) 및 상기 상부 정렬키(35b)는 상기 제1 및 제2 상부 캐핑 절연막 패턴들(37a, 37b)을 하드 마스크들, 즉 식각 마스크들로 사용하여 상기 상부 금속전극막(35)을 식각함으로써 형성될 수 있다. 결과적으로, 상기 상부 정렬키(35b)는 상기 상부 금속전극(35a)과 동일한 물질막이다.
상기 상부 금속전극(35a), 상기 상부 정렬키(35b) 및 상기 상부 캐핑절연막 패턴들(37a, 37b)을 갖는 기판 상에 보호막(41)을 형성할 수 있다. 상기 보호막(41)은 상기 상부 금속전극(35a)을 형성하는 동안 상기 상부 금속전극(35a)의 측벽들 및 이에 인접한 상기 유전체막(33)에 가해진 식각 손상 등을 치유하기(cure) 위하여 형성될 수 있다. 이는 상기 상부 금속전극(35a)의 측벽들 및 이에 인접한 상기 유전체막(33)에 식각 손상이 존재하면 상기 상부 금속전극(35a) 및 상기 하부 금속전극막(31) 사이의 누설전류 특성이 저하될 수 있기 때문이다. 상기 보호막(41)은 실리콘 질화막으로 형성할 수 있다.
상기 보호막(41) 상에 제3 포토레지스트 패턴(43)을 형성한다. 상기 제3 포토레지스트 패턴(43)은 상기 상부 금속전극(35a)을 덮는 하부전극 패턴(43a) 및 상기 정렬키 영역(K)을 덮는 하부 정렬키 패턴(43b)을 포함하도록 형성될 수 있다. 이와는 달리, 상기 제3 포토레지스트 패턴(43)은 상기 하부전극 패턴(43a) 만을 포함하도록 형성될 수 있다.
상기 제2 포토레지스트 패턴(39)이 도 7에 보여진 바와 같이 상기 상부 정렬키 패턴(39b)을 포함하도록 형성되면, 상기 상부 금속전극(35a)을 형성하는 동안 상기 상부 정렬키(35b)가 형성될 수 있다. 이 경우에, 상기 제3 포토레지스트 패턴(39)의 형성에 사용되는 포토 마스크는 상기 상부 정렬키(35b)를 사용하여 정렬될 수 있다. 이와는 달리, 상기 제2 포토레지스트 패턴(39)이 상기 상부 정렬키 패턴(39b)을 포함하지 않으면, 상기 상부 금속전극(35a)을 형성하는 동안 상기 스크라이브 레인 영역(S) 내의 상기 상부 금속전극막(33)은 제거될 수 있다. 이 경우에, 상기 제3 포토레지스트 패턴(39)의 형성에 사용되는 포토 마스크는 상기 정렬키 영역(K) 상의 상기 단차진 하부 금속전극막(31)을 정렬키로 사용하여 정렬될 수 있다.
도 4 및 도 9를 참조하면, 상기 제3 포토레지스트 패턴(43)을 식각 마스크로 사용하여 상기 보호막(41), 상기 유전체막(33) 및 상기 하부 금속전극막(31)을 식각하여 상기 상부 금속전극(35a)과 중첩하고 상기 콘택홀들(도 4 및 도 6의 29h)을 덮는 하부 금속전극(31a)을 형성함과 동시에 상기 하부 금속전극(31a)과 자기정렬된 제1 유전체막 패턴(33a) 및 제1 보호막 패턴(41a)을 형성한다. 결과적으로, 상 기 제1 유전체막 패턴(33a)은 상기 상부 금속전극(35a) 및 상기 하부 금속전극(31a) 사이에 개재되고, 상기 제1 보호막 패턴(41a)은 상기 제1 상부 캐핑절연막 패턴(37a), 상기 상부 금속전극(35a) 및 상기 제1 유전체막 패턴(33a)을 덮는다. 상기 하부 금속전극(31a), 상기 제1 유전체막 패턴(33a) 및 상기 상부 금속전극(35a)은 엠아이엠 커패시터(CM)를 구성한다.
또한, 상기 제3 포토레지스트 패턴(43)이 도 8에 도시된 바와 같이 상기 하부전극 패턴(43a) 및 상기 하부 정렬키 패턴(43b)을 포함하는 경우에, 상기 하부 금속전극(31a)을 형성하는 동안 상기 정렬키 영역(K)을 덮는 하부 정렬키(31b), 제2 유전체막 패턴(33b) 및 제2 보호막 패턴(41b)이 형성될 수 있다. 결과적으로, 상기 하부 정렬키(31b)는 상기 하부 금속전극(31a)과 동일한 물질막으로 형성될 수 있고, 상기 상부 정렬키(35b)는 상기 하부 정렬키(31b) 상부에 적층될 수 있다.
계속해서, 상기 제3 포토레지스트 패턴(43)을 제거한다. 상기 제3 포토레지스트 패턴(43)이 제거된 기판 상에 상부 층간절연막(50)을 형성한다. 상기 상부 층간절연막(50)은 제1 상부 층간절연막(45), 식각저지막(47) 및 제2 상부 층간절연막(49)를 차례로 적층시키어 형성할 수 있다. 상기 제1 및 제2 상부 층간절연막들(45, 49)은 실리콘 산화막으로 형성할 수 있고, 상기 식각 저지막(47)은 상기 제1 및 제2 상부 층간절연막들(45, 49)에 대하여 식각 선택비를 갖는 절연막으로 형성할 수 있다. 예를 들면, 상기 식각 저지막(47)은 실리콘 질화막으로 형성할 수 있다.
도 4 및 도 10을 참조하면, 상기 상부 층간절연막(50) 내에 통상의 듀얼 다 마신(dual damascene) 기술을 사용하여 상기 상부 금속전극(35a)을 노출시키는 비아홀들(45v) 및 상기 비아홀들(45v)의 상부를 가로지르는 배선 트렌치 영역(49t)을 형성하고, 상기 비아홀들(45v) 및 상기 배선 트렌치 영역(49t)을 채우는 상부 배선(54)을 형성한다. 상기 비아홀들(45v)은 상기 제1 상부 층간절연막(45) 내에 형성되고 상기 제1 상부 캐핑절연막 패턴(37a) 및 상기 제1 보호막 패턴(41a)을 관통한다. 또한, 상기 배선 트렌치 영역(49t)은 상기 제2 상부 층간절연막(49) 및 상기 식각저지막(47) 내에 형성될 수 있다.
상기 상부 배선(54)은 상기 비아홀들(45v) 및 상기 배선 트렌치 영역(49t)의 내벽들을 덮는 확산장벽 금속패턴(51) 및 상기 확산장벽 금속패턴(51)에 의해 둘러싸여진 상부 금속배선(53)을 포함하도록 형성될 수 있다. 상기 상부 금속배선(53)은 구리막으로 형성될 수 있고, 상기 확산장벽 금속패턴(51)은 타이타늄 질화막 또는 탄탈륨 질화막과 같은 금속 질화막으로 형성될 수 있다. 상기 확산장벽 금속 패턴(51)은 상기 상부 금속배선(53) 내의 금속 원자들(예를 들면, 구리 원자들)이 상기 하부 층간절연막(23) 내로 확산되는 것을 방지하기 위하여 형성된다.
상술한 바와 같이 본 발명에 따르면, 커패시터 유전체막이 포토레지스트막과 직접 접촉하는 것을 방지할 수 있다. 따라서, 상기 커패시터 유전체막 및 이와 접촉하는 금속전극들 사이의 계면 특성들을 향상시킬 수 있다. 또한, 상부 금속전극과 중첩하는 하부 금속전극은 금속 질화막으로 형성하고, 상기 하부 금속전극의 일 부분은 연장되어 하부 구리배선과 전기적으로 연결된다. 따라서, 상기 하부 구리배 선의 표면에 힐록들이 성장될지라도, 상기 하부 금속전극, 상기 커패시터 유전체막 및 상기 상부 금속전극으로 구성된 엠아이엠 커패시터의 신뢰성 및 전기적 특성의 저하를 방지할 수 있다.

Claims (39)

  1. 칩 영역 및 상기 칩 영역에 인접한 스크라이브 레인 영역을 갖는 반도체 기판;
    상기 반도체 기판 상에 형성된 하부 층간절연막;
    상기 칩 영역의 상기 하부 층간절연막 내에 형성된 하부 배선;
    상기 하부 배선 및 상기 하부 층간절연막을 덮는 하부 캐핑 절연막;
    상기 칩 영역의 상기 하부 캐핑 절연막 상에 형성되되, 상기 하부 캐핑 절연막을 관통하는 콘택홀을 통하여 상기 하부배선에 전기적으로 접속된 하부 금속전극;
    상기 하부 금속전극 상에 적층된 유전체막 패턴; 및
    상기 유전체막 패턴의 일 부분 상에 적층된 상부 금속전극을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 하부 배선은 상기 하부 층간절연막의 상부면과 실질적으로 동일한 레벨의 상부면을 갖는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 하부 배선은 하부 금속배선과 아울러서 상기 하부 금속배선의 하부면 및 측벽들을 덮는 하부 확산장벽 금속 패턴을 포함하는 것을 특징으로 하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 하부 금속배선은 구리 배선이고, 상기 하부 확산장벽 금속 패턴은 타이타늄 질화막 패턴 또는 탄탈륨 질화막 패턴인 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 하부 금속전극은 금속 질화막인 것을 특징으로 하는 반도체 소자.
  6. 제 5 항에 있어서,
    상기 금속 질화막은 타이타늄 질화막 또는 탄탈륨 질화막인 것을 특징으로 하는 반도체 소자.
  7. 제 1 항에 있어서,
    상기 상부 금속전극은 금속 질화막인 것을 특징으로 하는 반도체 소자.
  8. 제 7 항에 있어서,
    상기 금속 질화막은 타이타늄 질화막 또는 탄탈륨 질화막인 것을 특징으로 하는 반도체 소자.
  9. 제 1 항에 있어서,
    상기 상부 금속전극 및 상기 유전체막 패턴을 덮는 보호막 패턴을 더 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제 1 항에 있어서,
    상기 상부 금속전극 상에 적층된 상부 캐핑 절연막 패턴; 및
    상기 상부 캐핑 절연막 패턴, 상기 상부 금속전극 및 상기 유전체막 패턴을 덮는 보호막 패턴을 더 포함하는 것을 특징으로 하는 반도체 소자.
  11. 제 1 항에 있어서,
    상기 상부 금속전극을 갖는 기판을 덮는 상부 층간절연막; 및
    상기 상부 층간절연막 내에 형성되고 상기 상부 금속전극에 전기적으로 접속된 상부 배선을 더 포함하는 것을 특징으로 하는 반도체 소자.
  12. 제 1 항에 있어서,
    상기 스크라이브 레인 영역의 상기 하부 층간절연막 내에 형성되어 리세스된 영역을 제공하는 정렬키 영역을 더 포함하되, 상기 정렬키 영역은 상기 하부 캐핑 절연막을 관통하는 것을 특징으로 하는 반도체 소자.
  13. 제 12 항에 있어서,
    상기 정렬키 영역을 덮고 상기 정렬키 영역의 단차(step difference)와 일치하는 표면 프로파일을 갖는 하부 정렬키를 더 포함하되, 상기 하부 정렬키는 상기 하부 금속전극과 동일한 막인 것을 특징으로 하는 반도체 소자.
  14. 제 13 항에 있어서,
    상기 하부 정렬키 상에 적층되어 상기 하부 정렬키의 단차와 일치하는 표면 프로파일을 갖는 상부 정렬키를 더 포함하되, 상기 상부 정렬키는 상기 상부 금속전극과 동일한 막인 것을 특징으로 하는 반도체 소자.
  15. 반도체 기판 상에 하부 층간절연막을 형성하고,
    상기 하부 층간절연막 내에 다마신 기술을 사용하여 하부 배선을 형성하고,
    상기 하부 배선을 갖는 기판 상에 하부 캐핑 절연막을 형성하고,
    상기 하부 캐핑 절연막을 패터닝하여 상기 하부 배선을 노출시키는 콘택홀을 형성하고,
    상기 콘택홀을 갖는 기판 상에 하부 금속전극막, 유전체막 및 상부 금속전극막을 차례로 형성하고,
    상기 상부 금속전극막을 패터닝하여 상기 유전체막의 소정영역 상에 상부 금속전극을 형성하고,
    상기 유전체막 및 상기 하부 금속전극막을 패터닝하여 상기 상부 금속전극과 중첩하고 상기 콘택홀을 덮는 하부 금속전극 및 유전체막 패턴을 형성하는 것을 포함하는 엠아이엠 커패시터 제조방법.
  16. 제 15 항에 있어서,
    상기 하부 배선은 구리막을 포함하는 것을 특징으로 하는 엠아이엠 커패시터 제조방법.
  17. 제 15 항에 있어서,
    상기 하부 캐핑 절연막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 엠아이엠 커패시터 제조방법.
  18. 제 15 항에 있어서,
    상기 하부 금속전극막은 금속 질화막으로 형성하는 것을 특징으로 하는 엠아이엠 커패시터 제조방법.
  19. 제 18 항에 있어서,
    상기 금속 질화막은 타이타늄 질화막 또는 탄탈륨 질화막인 것을 특징으로 하는 엠아이엠 커패시터 제조방법.
  20. 제 15 항에 있어서,
    상기 상부 금속전극막은 금속 질화막으로 형성하는 것을 특징으로 하는 엠아이엠 커패시터 제조방법.
  21. 제 20 항에 있어서,
    상기 금속 질화막은 타이타늄 질화막 또는 탄탈륨 질화막인 것을 특징으로 하는 엠아이엠 커패시터 제조방법.
  22. 제 15 항에 있어서,
    상기 상부 금속전극막 상에 상부 캐핑 절연막 패턴을 형성하는 것을 더 포함하되, 상기 상부 캐핑 절연막 패턴은 상기 상부 금속전극막을 패터닝하기 위한 하드 마스크로 사용되는 것을 특징으로 하는 엠아이엠 커패시터 제조방법.
  23. 제 22 항에 있어서,
    상기 상부 캐핑 절연막 패턴은 실리콘 질화막으로 형성하는 것을 특징으로 하는 엠아이엠 커패시터 제조방법.
  24. 제 15 항에 있어서,
    상기 하부 금속전극 및 상기 유전체막 패턴의 형성 전에 상기 상부 금속전극 및 상기 유전체막을 덮는 보호막 패턴을 형성하는 것을 더 포함하되, 상기 하부 금속전극 및 상기 유전체막 패턴은 상기 보호막 패턴과 자기정렬된 것을 특징으로 하 는 엠아이엠 커패시터 제조방법.
  25. 제 24 항에 있어서,
    상기 보호막 패턴은 실리콘 질화막으로 형성하는 것을 특징으로 하는 엠아이엠 커패시터 제조방법.
  26. 제 15 항에 있어서,
    상기 유전체막 패턴 및 상기 하부 금속전극을 갖는 기판 상에 상부 층간절연막을 형성하고,
    상기 상부 층간절연막 내에 상기 상부 금속전극에 전기적으로 접속된 상부 배선을 형성하는 것을 더 포함하는 것을 특징으로 하는 엠아이엠 커패시터 제조방법.
  27. 칩 영역 및 상기 칩 영역에 인접한 스크라이브 레인 영역을 갖는 반도체 기판을 준비하고,
    상기 반도체 기판 상에 하부 층간절연막을 형성하고,
    상기 칩 영역의 상기 하부 층간절연막 내에 다마신 기술을 사용하여 하부 배선을 형성하고,
    상기 하부 배선을 갖는 기판 상에 하부 캐핑 절연막을 형성하고,
    상기 하부 캐핑 절연막 및 상기 하부 층간절연막을 패터닝하여 상기 하부 배 선을 노출시키는 콘택홀 및 상기 스크라이브 레인 영역의 상기 하부 층간절연막 내의 리세스된 정렬키 영역을 형성하고,
    상기 콘택홀 및 상기 정렬키 영역을 갖는 기판 상에 하부 금속전극막, 유전체막 및 상부 금속전극막을 차례로 형성하되, 상기 하부 금속전극막, 상기 유전체막 및 상기 상부 금속전극막은 상기 정렬키 영역의 단차와 일치하는 표면 프로파일을 갖도록 콘포말하게 형성되고,
    상기 상부 금속전극막을 패터닝하여 상기 칩 영역의 상기 유전체막 상에 상부 금속전극을 형성하고,
    상기 유전체막 및 상기 하부 금속전극막을 패터닝하여 상기 상부 금속전극과 중첩하고 상기 콘택홀을 덮는 하부 금속전극 및 유전체막 패턴을 형성하는 것을 포함하는 반도체 소자의 제조방법.
  28. 제 27 항에 있어서,
    상기 하부 캐핑 절연막은 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  29. 제 27 항에 있어서,
    상기 하부 금속전극막은 금속 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  30. 제 29 항에 있어서,
    상기 금속 질화막은 타이타늄 질화막 또는 탄탈륨 질화막인 것을 특징으로 하는 반도체 소자의 제조방법.
  31. 제 27 항에 있어서,
    상기 상부 금속전극막은 금속 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  32. 제 31 항에 있어서,
    상기 금속 질화막은 타이타늄 질화막 또는 탄탈륨 질화막인 것을 특징으로 하는 반도체 소자의 제조방법.
  33. 제 27 항에 있어서,
    상기 상부 금속전극막을 패터닝하는 것은 상기 정렬키 영역 상의 상기 단차진 상부 금속전극막을 정렬키로 채택하는 사진 공정을 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  34. 제 27 항에 있어서,
    상기 상부 금속전극막 상에 상부 캐핑 절연막 패턴을 형성하는 것을 더 포함하되, 상기 상부 캐핑 절연막 패턴은 상기 상부 금속전극막을 패터닝하기 위한 하 드 마스크로 사용되는 것을 특징으로 하는 반도체 소자의 제조방법.
  35. 제 34 항에 있어서,
    상기 상부 캐핑 절연막 패턴은 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  36. 제 27 항에 있어서,
    상기 하부 금속전극 및 상기 유전체막 패턴의 형성 전에 상기 상부 금속전극을 덮는 보호막 패턴을 형성하는 것을 더 포함하되, 상기 하부 금속전극 및 상기 유전체막 패턴은 상기 보호막 패턴과 자기정렬된 것을 특징으로 하는 반도체 소자의 제조방법.
  37. 제 36 항에 있어서,
    상기 보호막 패턴은 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  38. 제 27 항에 있어서,
    상기 유전체막 및 상기 하부 금속전극막을 패터닝하는 것은 상기 정렬키 영역 상의 상기 단차진 하부 금속전극막 및 상기 단차진 상부 금속전극막중 어느 하나를 정렬키로 채택하는 사진 공정을 사용하여 실시하는 것을 특징으로 하는 반도 체 소자의 제조방법.
  39. 제 27 항에 있어서,
    상기 유전체막 패턴 및 상기 하부 금속전극을 갖는 기판 상에 상부 층간절연막을 형성하고,
    상기 상부 층간절연막 내에 상기 상부 금속전극에 전기적으로 접속된 상부 배선을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
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