CN116759448A - 半导体结构及半导体结构的制作方法 - Google Patents

半导体结构及半导体结构的制作方法 Download PDF

Info

Publication number
CN116759448A
CN116759448A CN202210199966.7A CN202210199966A CN116759448A CN 116759448 A CN116759448 A CN 116759448A CN 202210199966 A CN202210199966 A CN 202210199966A CN 116759448 A CN116759448 A CN 116759448A
Authority
CN
China
Prior art keywords
layer
gate
substrate
oxide insulating
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210199966.7A
Other languages
English (en)
Inventor
沈宇桐
汤继峰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Changxin Memory Technologies Inc
Original Assignee
Changxin Memory Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Changxin Memory Technologies Inc filed Critical Changxin Memory Technologies Inc
Priority to CN202210199966.7A priority Critical patent/CN116759448A/zh
Priority to PCT/CN2022/087965 priority patent/WO2023165000A1/zh
Priority to US17/845,971 priority patent/US20230282752A1/en
Publication of CN116759448A publication Critical patent/CN116759448A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本公开提出一种半导体结构及半导体结构的制作方法，半导体结构包含：衬底，具有第一区域和第二区域；位于第一区域的第一栅极结构和位于第二区域的第二栅极结构，第一栅极结构为高介电常数栅极，其包含第一栅电极层与高介电常数层，第二栅极结构包含第二栅电极层与氧化物绝缘层；隔离层和层间介质层，位于第一栅极结构和第二栅极结构上，隔离层和层间介质层覆盖第二栅极结构的一部分、衬底和第一栅极结构；第二接触柱塞，贯穿隔离层和层间介质层并与衬底接触，第二接触柱塞位于第二区域并与第二栅极结构搭接。

Description

半导体结构及半导体结构的制作方法
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构及半导体结构的制作方法。
背景技术
在动态随机存取存储器(Dynamic Random Access Memory，DRAM)的核心(core)区域的版图(pattern)设计中，例如HKMG(high-k绝缘层+栅电极层)结构的版图设计中，存在有源区(AA)与栅极(Gate)共用接触结构(common contact)的设计，这种设计将栅极作为导线。然而，在接触结构的刻蚀过程中，保护栅极(Protect Gate，PG)侧壁的隔离层(spacer)会被部分刻蚀，暴露出保护栅极的栅极材料，其中的HK层金属，例如氧化镧(LaO)、氧化铝(ALO)等，会对机台环境造成污染。并且，上述HK层金属掉落在有源区上会污染硅(silicon)。另外，在填充金属而形成接触柱塞之后，由于保护栅极侧壁的隔离层被部分刻蚀，同时由于金属镧和金属铝容易扩散的性质，这些金属材料会向接触柱塞内扩散，污染接触柱塞。
发明内容
本公开的一个主要目的在于克服上述现有技术的至少一种缺陷，提供一种能够避免保护栅极产生金属扩散污染的半导体结构。
本公开的另一个主要目的在于克服上述现有技术的至少一种缺陷，提供一种半导体结构的制作方法。
为实现上述目的，本公开采用如下技术方案：
根据本公开的一个方面，提供一种半导体结构，包含：衬底，具有第一区域和第二区域；位于所述第一区域的第一栅极结构和位于所述第二区域的第二栅极结构，所述第一栅极结构为高介电常数栅极，其包含第一栅电极层与高介电常数层，所述第二栅极结构包含第二栅电极层与氧化物绝缘层；隔离层和层间介质层，位于所述第一栅极结构和所述第二栅极结构上，所述隔离层和层间介质层覆盖所述第二栅极结构的一部分、所述衬底和所述第一栅极结构；第二接触柱塞，贯穿所述隔离层和层间介质层并与所述衬底接触，所述第二接触柱塞位于第二区域并与第二栅极结构搭接。
根据本公开的另一个方面，提供一种半导体结构的制作方法，包含：提供衬底，所述衬底具有第一区域和第二区域，在所述衬底的第一区域上形成第一栅极结构，在所述衬底的第二区域上形成第二栅极结构，所述第一栅极结构为高介电常数栅极，其包含第一栅电极层与高介电常数层，所述第二栅极结构包含第二栅电极层与氧化物绝缘层；在所述衬底表面形成隔离层和层间介质层，所述隔离层和层间介质层覆盖所述衬底、所述第一栅极结构和所述第二栅极结构；去除部分所述第二栅极结构、部分所述隔离层和层间介质层而形成第二接触孔；在所述第二接触孔中填充导电材料，形成与所述第二栅极结构部分搭接的第二接触柱塞。
由上述技术方案可知，本公开提出的半导体结构及半导体结构的制作方法的优点和积极效果在于：
本公开提出的半导体结构，将位于第二区域的保护栅极与位于第一区域的其他栅极采用不同的栅极结构。具体地，区别于现有方案中将全部区域的全部栅极均采用栅电极层与高介电常数层构成的栅极结构，本公开是将第二区域的保护栅极采用栅电极层与氧化物绝缘层构成的栅极结构，使得上述两种栅极结构共同构成半导体结构的整个栅极。通过上述设计，本公开采用栅电极层与氧化物绝缘层构成的栅极结构，在实现减少上层金属的连线面积的同时，还能够避免现有方案中的HK层金属扩散污染的问题，保证器件性能不受污染影响。
附图说明
通过结合附图考虑以下对本公开的优选实施方式的详细说明，本公开的各种目标、特征和优点将变得更加显而易见。附图仅为本公开的示范性图解，并非一定是按比例绘制。在附图中，同样的附图标记始终表示相同或类似的部件。其中：
图1是本公开提出的半导体结构的部分结构的平面示意图；
图2是本公开提出的半导体结构的制作方法的流程示意图；
图3至图14分别示出了半导体结构的制作方法的一示例性实施方式的几个步骤中，半导体结构的层叠结构示意图；
图15至图27分别示出了半导体结构的制作方法的另一示例性实施方式的几个步骤中，半导体结构的层叠结构示意图。
具体实施方式
体现本公开特征与优点的典型实施例将在以下的说明中详细叙述。应理解的是本公开能够在不同的实施例上具有各种的变化，其皆不脱离本公开的范围，且其中的说明及附图在本质上是作说明之用，而非用以限制本公开。
在对本公开的不同示例性实施方式的下面描述中，参照附图进行，所述附图形成本公开的一部分，并且其中以示例方式显示了可实现本公开的多个方面的不同示例性结构、系统和步骤。应理解的是，可以使用部件、结构、示例性装置、系统和步骤的其他特定方案，并且可在不偏离本公开范围的情况下进行结构和功能性修改。而且，虽然本说明书中可使用术语“之上”、“之间”、“之内”等来描述本公开的不同示例性特征和元件，但是这些术语用于本文中仅出于方便，例如根据附图中所述的示例的方向。本说明书中的任何内容都不应理解为需要结构的特定三维方向才落入本公开的范围内。
参阅图1，其代表性地示出了本公开提出的半导体结构的部分结构的平面示意图(即Top View)。在该示例性实施方式中，本公开提出的半导体结构以动态随机存取存储器为例进行说明的。本领域技术人员容易理解的是，为将本公开的相关设计应用于其他类型的半导体结构中，而对下述的具体实施方式做出多种改型、添加、替代、删除或其他变化，这些变化仍在本公开提出的半导体结构的原理的范围内。
需说明的是，图1中仅示出了本公开提出的半导体结构的部分结构，具体包含衬底100、第一栅极结构G1、第二栅极结构G2和第二接触柱塞C2。其中，在其他体现工艺步骤的附图中，图9、图11、图13、图22、图24和图26可以分别理解为是沿图1中的直线X-X所作的剖面示意图(即Cross Section View)，且图10、图12、图14、图23、图25和图27可以分别理解为是沿图1中的直线Y-Y所作的剖面示意图。另外，由于其余附图所体现的工艺在上述“X-X”剖面视图与“Y-Y”剖面视图中显现的半导体形貌大致相同，故此不作上述区分，特此说明。
如图1所示，同时配合参阅图13、图14、图26和图27所示，在本公开的一实施方式中，本公开提出的半导体结构包含衬底100、第一栅极结构G1和第二栅极结构G2、隔离层600和层间介质层700和第二接触柱塞C2。衬底100具有第一区域A和第二区域B。第一栅极结构G1设置于衬底100的第一区域A上，且第二栅极结构G2设置于衬底100的第二区域B上。第一栅极结构G1为高介电常数栅极，其包含第一栅电极层与高介电常数层，且第二栅极结构G2包含第二栅电极层与氧化物绝缘层。隔离层600和层间介质层700位于第一栅极结构G1和第二栅极结构G2上，并分别覆盖第二栅极结构G2的一部分、衬底100和第一栅极结构G1。第二接触柱塞C2贯穿层间介质层700和隔离层600，第二接触柱塞C2的底部与衬底100接触，且第二接触柱塞C2位于第二区域B并与第二栅极结构G2搭接。通过上述设计，本公开采用栅电极层与氧化物绝缘层构成的栅极结构，在实现减少上层金属的连线面积的同时，还能够避免现有方案中的HK层金属扩散污染的问题，保证器件性能不受污染影响。
如图1、图13和图26所示，在本公开的一实施方式中，本公开提出的半导体结构还包含第一接触柱塞C1，该第一接触柱塞C1贯穿层间介质层700和隔离层600，第一接触柱塞C1的底部与衬底100接触，且第一接触柱塞C1与第一栅极结构G1间隔排布。
在本公开的一实施方式中，第一接触孔V1形成于第一区域A的层间介质层700中，并与第一栅极结构G1间隔排布。第二接触孔V2是经由去除部分第二栅极结构G2、部分隔离层600和层间介质层700而形成。第一接触柱塞C1设置于第一接触孔V1中。第二接触柱塞C2设置于第二接触孔V2中。
如图13、图14、图26和图27所示，在本公开的一实施方式中，第一栅极结构G1包含高介电常数层以及第一栅电极层。高介电常数层包含高介电常数绝缘层220和高介电常数金属层，高介电常数绝缘层220设置于衬底100表面，高介电常数金属层设置于高介电常数绝缘层220表面。第一栅电极层设置于高介电常数金属层上。其中，高介电常数绝缘层220、高介电常数金属层和第一栅电极层的两两之间分别设置有第一介质材料层250(配合参阅图4)。
在本公开的一实施方式中，第一介质材料层250的材质可以为氮化钛(TiN)。
如图13、图14、图26和图27所示，基于第一栅极结构G1包含高介电常数层，且高介电常数层包含高介电常数金属层的设计，在本公开的一实施方式中，高介电常数金属层由下至上包含氧化铝金属层230、第二介质材料层260(配合参阅图3)和氧化镧金属层240。
在本公开的一实施方式中，第二介质材料层260的材质可以为氮化钛。
如图13、图14、图26和图27所示，基于第一栅极结构G1包含第一栅电极层的设计，在本公开的一实施方式中，第一栅电极层可以参考各附图中示出的剩余的第一栅极材料层300，其由下至上包含多晶硅层310、第一阻挡层330(配合参阅图3)和金属层320。
在本公开的一实施方式中，第一阻挡层330的材质可以为氮化钛。
如图13、图14、图26和图27所示，在本公开的一实施方式中，氧化物绝缘层210覆盖于衬底100表面。在此基础上，第一栅极结构G1和第二栅极结构G2分别设置于氧化物绝缘层210上，隔离层600覆盖于氧化物绝缘层210、第一栅极结构G1和第二栅极结构G2上，第一接触柱塞C1和第二接触柱塞C2贯穿隔离层600、层间介质层700和氧化物绝缘层210。
如图13、图14、图26和图27所示，基于半导体结构包含氧化物绝缘层210的设计，在本公开的一实施方式中，第二栅极结构G2可以包含第二栅电极层及其下方的氧化物绝缘层210，第二栅电极层可以参考各附图中示出的剩余的第二栅极材料层400，其由下至上包含多晶硅层、第二阻挡层和金属层。据此，本公开将第二栅电极层设置在氧化物绝缘层210上，利用第二栅电极层下方的氧化物绝缘层210作为构成第二栅极结构G2的一部分，具体实现第二区域B的第二栅极结构G2的“栅电极层与氧化物绝缘层构成的栅极结构”的设计。
如图13、图14、图26和图27所示，在本公开的一实施方式中，第二接触柱塞C2与第二栅极结构G2的第一部分顶面及与第一部分顶面相邻的第一侧面搭接。在此基础上，第二接触柱塞C2与第二栅极结构G2在衬底100上的投影部分重合。
如图13、图14、图26和图27所示，在本公开的一实施方式中，第一接触柱塞C1与衬底100之间设置有第一接触层810，第二接触柱塞C2与衬底100之间设置有第二接触层820。
如图13、图14所示，在本公开的一实施方式中，第二区域B的隔离层600覆盖于氧化物绝缘层210和第二栅极结构G2的顶面和侧面。在此基础上，第二栅极结构G2还包含另一隔离层，该另一隔离层位于第二栅电极层与氧化物绝缘层210之间。换言之，在图13和图14示出的实施方式中，第二栅极结构G2(未包含氧化物绝缘层210，仅包含第二栅电极层)的顶面、侧面和底面均覆盖有隔离层600。
如图26和图27所示，在本公开的一实施方式中，第二栅极结构G2(未包含氧化物绝缘层210，仅包含第二栅电极层)可以位于衬底100上，即第二区域B的隔离层600仅覆盖于第二栅极结构G2的顶面和侧面，而不覆盖第二栅极结构G2的底面。
如图26和图27所示，在本公开的一实施方式中，层间介质层700位于隔离层600上，且层间介质层700覆盖隔离层600。
在本公开的一实施方式中，第一区域A和第二区域B可以均位于半导体结构的外围电路区域。在此基础上，第二区域B可以理解为位于外围电路区域设置保护栅极的区域，即设置有第二栅极结构G2的区域。通过上述设计，本公开将半导体结构的外围电路区域的保护栅极采用包含栅电极层与氧化物绝缘层的设计，在实现减少上层金属的连线面积的同时，还能够避免现有方案中的HK层金属扩散污染的问题，保证器件性能不受污染影响。
在此应注意，附图中示出而且在本说明书中描述的半导体结构仅仅是能够采用本公开原理的许多种半导体结构中的几个示例。应当清楚地理解，本公开的原理绝非仅限于附图中示出或本说明书中描述的半导体结构的任何细节或任何部件。
基于上述对本公开提出的半导体结构的几个示例性实施方式的详细说明，以下将对本公开提出的半导体结构的制作方法的示例性实施方式进行详细说明。
参阅图2，其代表性地示出了本公开提出的半导体结构的制作方法的流程示意图。在该示例性实施方式中，本公开提出的半导体结构的制作方法是以应用于动态随机存取存储器为例进行说明的。本领域技术人员容易理解的是，为将本公开的相关设计应用于其他类型的半导体结构中，而对下述的具体实施方式做出多种改型、添加、替代、删除或其他变化，这些变化仍在本公开提出的半导体结构的制作方法的原理的范围内。
如图2所示，本公开提出的半导体结构的制作方法包含：
步骤S1：提供衬底100，在衬底100的第一区域A上形成第一栅极结构G1，并在衬底100的第二区域B上形成第二栅极结构G2，第一栅极结构G1为高介电常数栅极，其包含第一栅电极层与高介电常数层，第二栅极结构G2包含第二栅电极层与氧化物绝缘层210；
步骤S2：在衬底100表面形成隔离层600，隔离层600位于第一栅极结构G1和第二栅极结构G2上，并覆盖衬底100、第一栅极结构G1和第二栅极结构G2；
步骤S3：在隔离层600表面形成层间介质层700，层间介质层700位于隔离层600上，并覆盖隔离层600；
步骤S4：去除部分第二栅极结构G2、部分隔离层600和层间介质层700而形成第二接触孔V2；
步骤S5：在第二接触孔V2中填充导电材料800，形成与第二栅极结构G2部分搭接的第二接触柱塞C2。
通过上述工艺设计，区别于现有方案中将全部区域的栅极均采用栅电极层与高介电常数层构成的栅极结构，本公开是在半导体结构的第二区域采用栅电极层与氧化物绝缘层构成的栅极结构，使得上述两种栅极结构共同构成半导体结构的整个栅极。据此，本公开采用栅电极层与氧化物绝缘层构成的栅极结构，在实现减少上层金属的连线面积的同时，还能够避免现有方案中的HK层金属扩散污染的问题，保证器件性能不受污染影响。
参阅图3至图14，图3至图14分别代表性地示出了半导体结构的制作方法的一示例性实施方式的几个步骤中，半导体结构的层叠结构示意图。以下将结合上述附图，对本公开提出的半导体结构的制作方法的各主要工艺步骤进行详细说明。
如图3至图6所示，在本公开的一实施方式中，对于步骤S1而言，可以具体包含以下步骤：
在衬底100上形成薄膜堆叠结构，薄膜堆叠结构包含氧化物绝缘层210和高介电常数层，且氧化物绝缘层210为最下层；
在薄膜堆叠结构上形成第一栅极材料层300；
刻蚀去除部分第一栅极材料层300和薄膜堆叠结构，形成第一栅极结构G1，刻蚀截止于氧化物绝缘层210的上表面；
在氧化物绝缘层210上形成第二栅极材料层400，其覆盖第一栅极结构G1；
刻蚀去除部分第二栅极材料层400，剩余的第二栅极材料层400与氧化物绝缘层210共同构成第二栅极结构G2。
如图3和图4所示，在本公开的一实施方式中，对于“刻蚀去除部分第一栅极材料层300和薄膜堆叠结构”的步骤而言，可以具体包含以下步骤：
在第一栅极材料层300上沉积第一光刻胶层PR1；
图案化第一光刻胶层PR1；
利用图案化后的第一光刻胶层PR1，刻蚀去除部分第一栅极材料层300和薄膜堆叠结构，形成第一栅极结构G1。
具体地，如图3所示，在本公开的一实施方式中，在“在衬底100上形成薄膜堆叠结构，薄膜堆叠结构包含氧化物绝缘层210和高介电常数层，且氧化物绝缘层210为最下层”、“在薄膜堆叠结构上形成第一栅极材料层300”和“在第一栅极材料层300上沉积第一光刻胶层PR1”的几个步骤下，半导体结构包含衬底100、薄膜堆叠结构、第一栅极材料层300以及第一光刻胶层PR1。其中，薄膜堆叠结构位于衬底100表面。第一栅极材料层300位于薄膜堆叠结构表面。第一光刻胶层PR1位于第一栅极材料层300表面，且第一光刻胶层PR1经由图案化而形成光刻图案。
具体地，如图3所示，在本公开的一实施方式中，薄膜堆叠结构可以包含由下至上依次形成于衬底100表面的氧化物绝缘层210及高介电常数层，高介电常数层包含由下至上依次形成于氧化物绝缘层210表面的高介电常数绝缘层220及高介电常数金属层。高介电常数金属层可以包含两层，例如氧化铝(AlO)金属层和氧化镧(LaO)金属层。其中，高介电常数绝缘层220、高介电常数金属层与第一栅极材料层300的两两之间分别形成有第一介质材料层250，且氧化铝金属层230与氧化镧金属层240之间形成有第二介质材料层260，第一介质材料层250和第二介质材料层260的材质可以但不限于相同，例如为氮化钛
在本公开的一实施方式中，氧化物绝缘层210的材质可以但不限于包含氮氧化硅(SiON)。
具体地，如图3所示，在本公开的一实施方式中，第一栅极材料层300可以包含由下至上依次形成于薄膜堆叠结构(例如最顶层的阻挡材料)表面的多晶硅层310(poly)和金属层310(例如钨，W)。另外，多晶硅层310和金属层310之间可以形成有第一阻挡层330，第一阻挡层330的材质例如但不限于氮化钛。
具体地，如图4所示，在本公开的一实施方式中，在“利用图案化后的第一光刻胶层PR1，刻蚀去除部分第一栅极材料层300和薄膜堆叠结构，形成第一栅极结构G1”的步骤下，半导体结构包含衬底100、经由刻蚀部分去除后的薄膜堆叠结构和第一栅极材料层300、剩余的第一光刻胶层PR1。其中，剩余的薄膜堆叠结构和第一栅极材料层300共同构成第一栅极结构G1，剩余的第一栅极材料层300即为第一栅电极层。并且，上述工艺中刻蚀截止于氧化物绝缘层210的上表面，即氧化物绝缘层210在上述刻蚀工艺中不被刻蚀去除，仍保持覆盖于衬底100表面。
具体地，在本公开的一实施方式中，在“形成第一栅极结构G1”的步骤之后，还包含将剩余的第一光刻胶层PR1去除的步骤，具体可以配合参阅图5。
如图5所示，在本公开的一实施方式中，在“在氧化物绝缘层210上形成第二栅极材料层400”的步骤之前，还可以包含：
在第一栅极结构G1和氧化物绝缘层210表面形成掩膜层500。
具体地，如图5所示，在本公开的一实施方式中，在“在第一栅极结构G1和氧化物绝缘层210表面形成掩膜层500”的步骤下，半导体结构包含衬底100、氧化物绝缘层210、第一栅极结构G1以及掩膜层500。其中，掩膜层500覆盖于第一栅极结构G1以及氧化物绝缘层210。
在本公开的一实施方式中，掩膜层500的材质可以但不限于包含氮化硅(Si3N4)。
在本公开的一实施方式中，对于“刻蚀去除部分第二栅极材料层400，剩余的第二栅极材料层400与氧化物绝缘层210共同构成第二栅极结构G2”而言，可以具体包含以下步骤：
在第二栅极材料层400上沉积第二光刻胶层；
图案化第二光刻胶层；
利用图案化后的第二光刻胶层，刻蚀去除部分第二栅极材料层400，形成第二栅极结构G2。
具体地，如图6所示，在本公开的一实施方式中，在“利用图案化后的第二光刻胶层，刻蚀去除部分第二栅极材料层400，形成第二栅极结构G2”的步骤下，半导体结构包含衬底100、第一栅极结构G1、掩膜层500以及经由刻蚀部分去除后的第二栅极材料层400。其中，剩余的第二栅极材料层400与其下方的氧化物绝缘层210共同构成第二栅极结构G2，且剩余的第二栅极材料层400即为第二栅电极层。并且，上述工艺中刻蚀截止于掩膜层500的上表面，即掩膜层500在上述刻蚀工艺中不被刻蚀去除，仍保持覆盖于第一栅极结构G1和氧化物绝缘层210表面。
如图7所示，在本公开的一实施方式中，在步骤S2下，半导体结构包含衬底100、第一栅极结构G1、第二栅极结构G2以及隔离层600。其中，本实施方式中是以隔离层600与掩膜层500的材质相同为例进行说明，即隔离层600的材质可以但不限于包含氮化硅。在此基础上，图7示出了形成隔离层600后的层状结构，此时的隔离层600包含掩膜层500。另外，在步骤S2下，形成隔离层600之后，可以对源极/漏极(S/D)进行离子注入。
如图8所示，在本公开的一实施方式中，在步骤S3下，半导体结构包含衬底100、第一栅极结构G1、第二栅极结构G2、隔离层600以及层间介质层700。其中，层间介质层700覆盖于隔离层600表面。
如图9、图11和图13所示，在本公开的一实施方式中，在“在隔离层600表面形成层间介质层700”的步骤之后，还可以包含以下步骤：
在第一区域A的层间介质层700中形成第一接触孔V1，第一接触孔V1与第一栅极结构G1间隔排布；
在第一接触孔V1中填充导电材料800，形成第一接触柱塞C1。
如图9所示，在本公开的一实施方式中，在步骤S4下，半导体结构包含衬底100、第一栅极结构G1、第二栅极结构G2、隔离层600以及层间介质层700。其中，层间介质层700对应于相邻两个第一栅极结构G1之间的位置形成有第一接触孔V1，第一接触孔V1顶端开口于层间介质层700表面，且第一接触孔V1的下端延伸并侵入衬底100。换言之，第一接触孔V1穿过覆盖于衬底100的氧化物绝缘层210，暴露出部分衬底100。需说明的是，图9示出的层叠结构，是沿半导体结构在俯视视角下的第一方向所作的剖视结构，该视角下能够观察到上述第一接触孔V1，而无法观察到第二接触孔V2。
如图10所示，在本公开的一实施方式中，在步骤S4下，第二区域B的层间介质层700中形成有第二接触孔V2。其中，第二接触孔V2顶端开口于层间介质层700表面，且第二接触孔V2的下端的一部分延伸至第二栅极结构G2的部分上表面，第二接触孔V2的下端的另一部分继续延伸并侵入衬底100。换言之，第二接触孔V2一部分穿过覆盖第二栅极结构G2的隔离层600，暴露出第二栅极结构G2的第一部分顶面和第一侧面，第二接触孔V2另一部分穿过覆盖于衬底100的氧化物绝缘层210，暴露出部分衬底100。据此，第二接触孔V2可以理解为经由去除第二栅极结构G2表面覆盖的隔离层600的一部分而形成。需说明的是，图10示出的层叠结构，是沿半导体结构在俯视视角下的第二方向所作的剖视结构，该视角下能够观察到上述第二接触孔V2，而无法观察到第一接触孔V1。
如图11至图14所示，在本公开的一实施方式中，对于“在第一接触孔V1中填充导电材料800，并在第二接触孔V2中填充导电材料800”的步骤而言，可以具体包含以下步骤：
在层间介质层700上覆盖导电材料800，导电材料800填充于第一接触孔V1和第二接触孔V2；
研磨去除覆盖层间介质层700上表面的导电材料800。
如图11和图12所示，在本公开的一实施方式中，在“在层间介质层700上覆盖导电材料800”的步骤下，半导体结构包含衬底100、第一栅极结构G1、第二栅极结构G2、隔离层600、层间介质层700以及导电材料800。其中，导电材料800覆盖于层间介质层700表面，并填充于第一接触孔V1和第二接触孔V2。由于第二栅极结构G2的第一部分顶面和第一侧面暴露于第二接触孔V2，因此填充于第二接触孔V2的导电材料800与暴露出的第二栅极结构G2搭接。在此基础上，第二接触柱塞C2与第二栅极结构G2在衬底100上的投影部分重合。
如图11和图12所示，在本公开的一实施方式中，在“在第一接触孔V1中填充导电材料800，并在第二接触孔V2中填充导电材料800”的步骤之前，还可以包含以下步骤：
在第一接触孔V1的底部形成第一接触层810，并在第二接触孔V2的底部形成第二接触层820。
如图11和图12所示，在本公开的一实施方式中，填充于第一接触孔V1和第二接触孔V2的导电材料800与暴露的衬底100之间分别由第一接触层810和第二接触层820分隔。
在本公开的一实施方式中，第一接触层810和第二接触层820的材质可以但不限于相同，例如包含硅化钴(CoSix)。具体而言，本公开在填充导电材料800之前，在第一接触孔V1和第二接触孔V2的底部先填入钴(Co)，由于衬底100暴露于第一接触孔V1和第二接触孔V2的底部，上述工艺中填入的钴与衬底100的硅(Si)能够经由高温形成硅化钴。
如图13和图14所示，在本公开的一实施方式中，在“研磨去除覆盖层间介质层700上表面的导电材料800”的步骤下，半导体结构包含衬底100、第一栅极结构G1、第二栅极结构G2、隔离层600、层间介质层700以及经由研磨后剩余的导电材料800。其中，导电材料800覆盖于层间介质层700表面的部分被研磨去除，剩余的导电材料800填充于第一接触孔V1和第二接触孔V2，据此分别形成第一接触柱塞C1和第二接触柱塞C2，且通过该研磨工艺能够使得第一接触柱塞C1和第二接触柱塞C2的上表面与层间介质层700的上表面平齐。
需说明的是，本实施方式是以第一接触柱塞C1与第二接触柱塞C2的材质相同为例进行说明。在一些实施方式中，当第一接触柱塞C1与第二接触柱塞C2的材质不同时，可以通过两次不同材质的导电材料800的沉积、研磨工艺分别在第一接触孔V1和第二接触孔V2中形成第一接触柱塞C1和第二接触柱塞C2，并不以此为限。
参阅图15至图27，图15至图27分别代表性地示出了半导体结构的制作方法的另一示例性实施方式的几个步骤中，半导体结构的层叠结构示意图。其中，在本实施方式中，步骤S2～步骤S5与图2至图14示出的上述实施方式大致相同，以下将对本实施方式区别于其他实施方式的工艺设计进行详细说明。
如图15至图20所示，在本公开的一实施方式中，对于步骤S1而言，可以具体包含以下步骤：
在衬底100上形成薄膜堆叠结构，薄膜堆叠结构包含氧化物绝缘层210和高介电常数层，且氧化物绝缘层210为最下层；
刻蚀去除位于第二区域B的薄膜堆叠结构，刻蚀截止于氧化物绝缘层210的上表面；
在薄膜堆叠结构和第二区域B的氧化物绝缘层210上分别覆盖第一栅极材料层300和第二栅极材料层400；
刻蚀去除部分第一栅极材料层300和薄膜堆叠结构，形成第一栅极结构G1，刻蚀截止于氧化物绝缘层210的上表面，刻蚀去除部分第二栅极材料层400，剩余的第二栅极材料层400与氧化物绝缘层210共同构成第二栅极结构G2。
如图15和图16所示，在本公开的一实施方式中，对于“刻蚀去除位于第二区域B的薄膜堆叠结构”的步骤而言，可以具体包含以下步骤：
在薄膜堆叠结构上沉积第三光刻胶层PR3；
图案化第三光刻胶层PR3；
利用图案化后的第三光刻胶层PR3，刻蚀去除位于第二区域B的薄膜堆叠结构。
具体地，如图15所示，在本公开的一实施方式中，在“在薄膜堆叠结构上沉积第三光刻胶层PR3”和“图案化第三光刻胶层PR3”的步骤下，半导体结构包含衬底100、薄膜堆叠结构以及第三光刻胶层PR3。其中，薄膜堆叠结构位于衬底100表面。第三光刻胶层PR3位于薄膜堆叠结构表面，且第三光刻胶层PR3经由图案化而形成光刻图案。
具体地，如图16所示，在本公开的一实施方式中，在“利用图案化后的第三光刻胶层PR3，刻蚀去除位于第二区域B的薄膜堆叠结构”的步骤下，半导体结构包含衬底100、经由刻蚀剩余的薄膜堆叠结构以及第三光刻胶层PR3。其中，刻蚀截止于氧化物绝缘层210的上表面，即氧化物绝缘层210在上述刻蚀工艺中未被去除，保持覆盖于衬底100的表面。换言之，除氧化物绝缘层210以外，薄膜堆叠结构位于第二区域B的部分被刻蚀去除，剩余的薄膜堆叠结构除氧化物绝缘层210以外位于第一区域A。另外，上述刻蚀工艺完成后，还包含去除剩余的第三光刻胶层PR3的步骤。
具体地，如图17所示，在本公开的一实施方式中，在“在薄膜堆叠结构和第二区域B的氧化物绝缘层210上分别覆盖第一栅极材料层300和第二栅极材料层400”的步骤下，半导体结构包含衬底100、包含全部氧化物绝缘层210的剩余的薄膜堆叠结构、第一栅极材料层300以及第二栅极材料层400。其中，第一栅极材料层300覆盖于薄膜堆叠结构位于第一区域A的部分的表面，例如位于薄膜堆叠结构剩余的最顶层的阻挡材料表面。第二栅极材料层400覆盖于第二区域B的，即经由薄膜堆叠结构部分去除后暴露出来的氧化物绝缘层210的表面。另外，本实施方式中是以是以第一栅极材料层300和第二栅极材料层400的材质相同为例进行说明，例如第二栅极材料层400包含多晶硅层、金属层和形成于两者之间的第二阻挡层，因此上述第一栅极材料层300和第二栅极材料层400可以经由同一道工艺实现。在一些实施方式中，当第一栅极材料层300与第二栅极材料层400的材料不同时，亦可分别通过两道工艺实现，并不以此为限。
如图18至图20所示，在本公开的一实施方式中，在第一栅极材料层300和第二栅极材料层400的材质相同的基础上，对于“刻蚀去除部分第一栅极材料层300和薄膜堆叠结构，刻蚀去除部分第二栅极材料层400”的步骤而言，可以具体包含以下步骤：
在第一栅极材料层300和第二栅极材料层400上沉积第四光刻胶层PR4；
图案化第四光刻胶层PR4；
利用图案化后的第四光刻胶层PR4，刻蚀去除部分第一栅极材料层300和薄膜堆叠结构，同时刻蚀去除部分第二栅极材料层400，分别形成第一栅极结构G1和第二栅极结构G2。
具体地，如图18所示，在本公开的一实施方式中，在“在第一栅极材料层300和第二栅极材料层400上沉积第四光刻胶层PR4”和“图案化第四光刻胶层PR4”的步骤下，半导体结构包含衬底100、氧化物绝缘层210、第一栅极材料层300和薄膜堆叠结构、第二栅极材料层400以及经由图案化后的第四光刻胶层PR4。其中，经由图案化后的第四光刻胶层PR4分别位于第一栅极材料层300和第二栅极材料层400上。
具体地，如图19所示，在本公开的一实施方式中，在“利用图案化后的第四光刻胶层PR4，刻蚀去除部分第一栅极材料层300和薄膜堆叠结构，同时刻蚀去除部分第二栅极材料层400”的步骤下，半导体结构包含衬底100、氧化物绝缘层210、经由刻蚀后剩余的第一栅极材料层300和薄膜堆叠结构、经由刻蚀后剩余的第二栅极材料层400以及剩余的第四光刻胶层PR4。其中，剩余的第一栅极材料层300和薄膜堆叠结构共同构成第一栅极结构G1，剩余的第二栅极材料层400构成第二栅极结构G2。另外，如图20所示，在上述刻蚀工艺之后，还包含去除剩余的第四光刻胶层PR4的步骤。
具体地，如图21所示，在本公开的一实施方式中，在步骤S2和步骤S3下，半导体结构包含衬底100、第一栅极结构G1、第二栅极结构G2、隔离层600以及层间介质层700。其中，隔离层600覆盖第一栅极结构G1、第二栅极结构G2和暴露的部分氧化物绝缘层210。层间介质层700覆盖隔离层600。另外，在步骤S2下，形成隔离层600之后，形成层间介质层700之前，可以对源极/漏极(S/D)进行离子注入。
如图22至图27所示，其代表性地示出了半导体结构在步骤S4下的几个具体步骤工艺的不同角度的层叠结构示意图。具体的工艺设计与图2～图14示出的实施例大致相同，在此不予赘述。
在此应注意，附图中示出而且在本说明书中描述的半导体结构的制作方法仅仅是能够采用本公开原理的许多种制作方法中的几个示例。应当清楚地理解，本公开的原理绝非仅限于附图中示出或本说明书中描述的半导体结构的制作方法的任何细节或任何步骤。
综上所述，本公开提出的半导体结构，将位于第二区域的保护栅极与位于第一区域的其他栅极采用不同的栅极结构。具体地，区别于现有方案中将全部区域的全部栅极均采用栅电极层与高介电常数层构成的栅极结构，本公开是将第二区域的保护栅极采用栅电极层与氧化物绝缘层构成的栅极结构，使得上述两种栅极结构共同构成半导体结构的整个栅极。通过上述设计，本公开采用栅电极层与氧化物绝缘层构成的栅极结构，在实现减少上层金属的连线面积的同时，还能够避免现有方案中的HK层金属扩散污染的问题，保证器件性能不受污染影响。
以上详细地描述和/或图示了本公开提出的半导体结构及半导体结构的制作方法的示例性实施方式。但本公开的实施方式不限于这里所描述的特定实施方式，相反，每个实施方式的组成部分和/或步骤可与这里所描述的其它组成部分和/或步骤独立和分开使用。一个实施方式的每个组成部分和/或每个步骤也可与其它实施方式的其它组成部分和/或步骤结合使用。在介绍这里所描述和/或图示的要素/组成部分/等时，用语“一个”、“一”和“上述”等用以表示存在一个或多个要素/组成部分/等。术语“包含”、“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。此外，权利要求书及说明书中的术语“第一”和“第二”等仅作为标记使用，不是对其对象的数字限制。
虽然已根据不同的特定实施例对本公开提出的半导体结构及半导体结构的制作方法进行了描述，但本领域技术人员将会认识到可在权利要求的精神和范围内对本公开的实施进行改动。

Claims (20)

1.一种半导体结构，包含：
衬底，具有第一区域和第二区域；
位于所述第一区域的第一栅极结构和位于所述第二区域的第二栅极结构，所述第一栅极结构为高介电常数栅极，其包含第一栅电极层与高介电常数层，所述第二栅极结构包含第二栅电极层与氧化物绝缘层；
隔离层和层间介质层，位于所述第一栅极结构和所述第二栅极结构上，所述隔离层和层间介质层覆盖所述第二栅极结构的一部分、所述衬底和所述第一栅极结构；
第二接触柱塞，贯穿所述隔离层和层间介质层并与所述衬底接触，所述第二接触柱塞位于第二区域并与第二栅极结构搭接。
2.根据权利要求1所述的半导体结构，其中，所述高介电常数层包含：
高介电常数绝缘层，设置于所述衬底表面；以及
高介电常数金属层，设置于所述高介电常数绝缘层上；
其中，所述第一栅电极层设置于所述高介电常数金属层上；
所述高介电常数绝缘层、所述高介电常数金属层和所述第一栅电极层两两之间分别设置有第一介质材料层。
3.根据权利要求2所述的半导体结构，其中：
所述高介电常数金属层由下至上包含氧化铝金属层、第二介质材料层和氧化镧金属层；和/或
所述第一栅电极层由下至上包含多晶硅层、第一阻挡层和金属层。
4.根据权利要求1所述的半导体结构，其中，还包含：
第一接触柱塞，贯穿所述隔离层和层间介质层并与所述衬底接触，所述第一接触柱塞与所述第一栅极结构间隔排布。
5.根据权利要求4所述的半导体结构，其中，所述氧化物绝缘层覆盖所述衬底，所述第一栅极结构设置于所述氧化物绝缘层上，所述隔离层和层间介质层覆盖于所述氧化物绝缘层，所述第一接触柱塞和所述第二接触柱塞贯穿所述氧化物绝缘层、所述隔离层和层间介质层。
6.根据权利要求4所述的半导体结构，其中：
所述第一接触柱塞包含第一接触层，所述第一接触层与所述衬底接触；和/或
所述第二接触柱塞包含第二接触层，所述第二接触层与所述衬底接触。
7.根据权利要求1所述的半导体结构，其中，所述第二栅极结构包含第二栅电极层，所述第二栅电极层由下至上包含多晶硅层、第二阻挡层和金属层。
8.根据权利要求1所述的半导体结构，其中，所述第二接触柱塞与所述第二栅极结构的第一部分顶面及与所述第一部分顶面相邻的第一侧面搭接，所述第二接触柱塞与所述第二栅极结构在所述衬底上的投影部分重合。
9.根据权利要求1所述的半导体结构，其中，所述第二栅极结构还包含另一隔离层，所述另一隔离层位于所述第二栅电极层与所述氧化物绝缘层之间。
10.根据权利要求1所述的半导体结构，其中，所述第一区域和所述第二区域位于半导体结构的外围电路区域。
11.一种半导体结构的制作方法，包含：
提供衬底，所述衬底具有第一区域和第二区域，在所述衬底的第一区域上形成第一栅极结构，在所述衬底的第二区域上形成第二栅极结构，所述第一栅极结构为高介电常数栅极，其包含第一栅电极层与高介电常数层，所述第二栅极结构包含第二栅电极层与氧化物绝缘层；
在所述衬底表面形成隔离层和层间介质层，所述隔离层和层间介质层覆盖所述衬底、所述第一栅极结构和所述第二栅极结构；
去除部分所述第二栅极结构、部分所述隔离层和层间介质层而形成第二接触孔；
在所述第二接触孔中填充导电材料，形成与所述第二栅极结构部分搭接的第二接触柱塞。
12.根据权利要求11所述的半导体结构的制作方法，其中，所述在所述衬底的第一区域上形成第一栅极结构，并在所述衬底的第二区域上形成第二栅极结构的步骤中，包含：
在所述衬底上形成薄膜堆叠结构，所述薄膜堆叠结构由下至上包含氧化物绝缘层和高介电常数层；
在所述薄膜堆叠结构上形成第一栅极材料层；
刻蚀去除部分所述第一栅极材料层和所述薄膜堆叠结构，形成所述第一栅极结构，刻蚀截止于所述氧化物绝缘层的上表面；
在所述氧化物绝缘层上形成第二栅极材料层，所述第二栅极材料层覆盖所述第一栅极结构；
刻蚀去除部分所述第二栅极材料层，剩余的所述第二栅极材料层与所述氧化物绝缘层共同构成所述第二栅极结构。
13.根据权利要求12所述的半导体结构的制作方法，其中，所述刻蚀去除部分所述第一栅极材料层和所述薄膜堆叠结构的步骤中，包含：
在所述第一栅极材料层上沉积第一光刻胶层；
图案化所述第一光刻胶层；
利用图案化后的所述第一光刻胶层，刻蚀去除部分所述第一栅极材料层和所述薄膜堆叠结构，形成所述第一栅极结构。
14.根据权利要求12所述的半导体结构的制作方法，其中，所述在所述氧化物绝缘层上形成第二栅极材料层的步骤之前，还包含：
在所述第一栅极结构和所述氧化物绝缘层表面形成掩膜层。
15.根据权利要求12所述的半导体结构的制作方法，其中，所述刻蚀去除部分所述第二栅极材料层的步骤中，包含：
在所述第二栅极材料层上沉积第二光刻胶层；
图案化所述第二光刻胶层；
利用图案化后的所述第二光刻胶层，刻蚀去除部分所述第二栅极材料层，形成所述第二栅极结构。
16.根据权利要求11所述的半导体结构的制作方法，其中，所述在所述衬底的第一区域上形成第一栅极结构，并在所述衬底的第二区域上形成第二栅极结构的步骤中，包含：
在所述衬底上形成薄膜堆叠结构，所述薄膜堆叠结构由下至上包含氧化物绝缘层和高介电常数层；
刻蚀去除位于第二区域的所述薄膜堆叠结构，刻蚀截止于所述氧化物绝缘层的上表面；
在剩余的所述薄膜堆叠结构上覆盖第一栅极材料层，在位于第二区域的所述氧化物绝缘层上覆盖第二栅极材料层；
刻蚀去除部分所述第一栅极材料层和所述薄膜堆叠结构，形成所述第一栅极结构，刻蚀截止于所述氧化物绝缘层的上表面，刻蚀去除部分所述第二栅极材料层，剩余的所述第二栅极材料层与所述氧化物绝缘层共同构成所述第二栅极结构。
17.根据权利要求16所述的半导体结构的制作方法，其中，所述刻蚀去除位于第二区域的所述薄膜堆叠结构的步骤中，包含：
在所述薄膜堆叠结构上沉积第三光刻胶层；
图案化所述第三光刻胶层；
利用图案化后的所述第三光刻胶层，刻蚀去除位于第二区域的所述薄膜堆叠结构。
18.根据权利要求16所述的半导体结构的制作方法，其中，所述第一栅极材料层和所述第二栅极材料层的材质相同，所述刻蚀去除部分所述第一栅极材料层和所述薄膜堆叠结构，和刻蚀去除部分所述第二栅极材料层的步骤中，包含：
在所述第一栅极材料层和所述第二栅极材料层上沉积第四光刻胶层；
图案化所述第四光刻胶层；
利用图案化后的所述第四光刻胶层，刻蚀去除部分所述第一栅极材料层和所述薄膜堆叠结构，同时刻蚀去除部分所述第二栅极材料层，分别形成所述第一栅极结构和所述第二栅极结构。
19.根据权利要求11～18任一项所述的半导体结构的制作方法，其中，还包含：
在位于第一区域的所述隔离层和层间介质层中形成第一接触孔，所述第一接触孔与所述第一栅极结构间隔布置；
在所述第一接触孔中填充导电材料，形成与所述衬底接触的第一接触柱塞。
20.根据权利要求19所述的半导体结构的制作方法，其中：
所述在所述第一接触孔中填充导电材料，并在所述第二接触孔中填充导电材料的步骤中，包含：在所述层间介质层上覆盖导电材料，导电材料填充于所述第一接触孔和所述第二接触孔；研磨去除覆盖所述层间介质层上表面的导电材料；和/或
所述在所述第一接触孔中填充导电材料，并在所述第二接触孔中填充导电材料的步骤之前，还包含：在所述第一接触孔的底部形成与所述衬底接触的第一接触层，在所述第二接触孔的底部形成与所述衬底接触的第二接触层。
CN202210199966.7A 2022-03-02 2022-03-02 半导体结构及半导体结构的制作方法 Pending CN116759448A (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN202210199966.7A CN116759448A (zh) 2022-03-02 2022-03-02 半导体结构及半导体结构的制作方法
PCT/CN2022/087965 WO2023165000A1 (zh) 2022-03-02 2022-04-20 半导体结构及半导体结构的制作方法
US17/845,971 US20230282752A1 (en) 2022-03-02 2022-06-21 Semiconductor structure and method for fabricating semiconductor structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202210199966.7A CN116759448A (zh) 2022-03-02 2022-03-02 半导体结构及半导体结构的制作方法

Publications (1)

Publication Number Publication Date
CN116759448A true CN116759448A (zh) 2023-09-15

Family

ID=87882744

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210199966.7A Pending CN116759448A (zh) 2022-03-02 2022-03-02 半导体结构及半导体结构的制作方法

Country Status (2)

Country Link
CN (1) CN116759448A (zh)
WO (1) WO2023165000A1 (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6100569A (en) * 1999-03-19 2000-08-08 United Microelectronics Corp. Semiconductor device with shared contact
CN1469434A (zh) * 2002-07-17 2004-01-21 茂德科技股份有限公司 接触孔的形成方法
US7378713B2 (en) * 2006-10-25 2008-05-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with dual-metal gate structures and fabrication methods thereof
JP5847549B2 (ja) * 2011-11-16 2016-01-27 ルネサスエレクトロニクス株式会社 半導体装置
CN112103332B (zh) * 2020-11-09 2021-04-27 晶芯成(北京)科技有限公司 一种静态随机存取存储器及其制造方法

Also Published As

Publication number Publication date
WO2023165000A1 (zh) 2023-09-07

Similar Documents

Publication Publication Date Title
KR100505658B1 (ko) ＭＩＭ(Ｍｅｔａｌ-Ｉｎｓｕｌａｔｏｒ-Ｍｅｔａｌ)커패시터를 갖는 반도체 소자
CN108511440B (zh) 具有电容连接垫的半导体结构与电容连接垫的制作方法
CN100561728C (zh) 半导体器件及其制造方法
US8471322B2 (en) Semiconductor device and manufacturing method thereof
KR100870178B1 (ko) 엠아이엠 커패시터를 구비하는 반도체 소자들 및 그제조방법들
CN108206208A (zh) 半导体器件及其制造方法
CN109494192B (zh) 半导体元件以及其制作方法
US20140042626A1 (en) Method of fabricating semiconductor device and the semiconductor device
CN114121962A (zh) 动态随机存取存储器装置及其形成方法
US20240008260A1 (en) Semiconductor devices having contact plugs
CN113113409B (zh) 半导体器件的制造方法
CN112786437B (zh) 半导体器件的制造方法
US20040021225A1 (en) Integrated circuits including insulating spacers that extend beneath a conductive line, and methods of fabricating same
US20100078697A1 (en) Semiconductor device including capacitor and method for manufacturing the same
KR100356136B1 (ko) 반도체 장치 제조 방법
CN116759448A (zh) 半导体结构及半导体结构的制作方法
WO2008087499A1 (en) Manufacturing method of dram capacitors and corresponding device
JPH08125144A (ja) 半導体記憶装置及びその製造方法
US20230282752A1 (en) Semiconductor structure and method for fabricating semiconductor structure
KR20060074715A (ko) 반도체메모리장치 및 그 제조 방법
WO2008087498A1 (en) Dram stacked capacitor and its manufacturing method using cmp
KR101044612B1 (ko) 반도체 소자의 제조 방법
KR100782790B1 (ko) 반도체 소자 및 그 제조 방법
KR100772723B1 (ko) 캐패시터 및 그의 제조 방법
JP2024043345A (ja) 半導体装置、及び、半導体装置の製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination