KR20080072212A - 고성능 고용량 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
VPP 캐패시터 영역에서는 고유전율의 유전막을 배열하고, 로직 및/또는 SRAM 영역에서는 저유전율의 유전막을 배열한 고용량 고성능 반도체 소자 및 그 제조방법을 개시한다. 반도체 소자의 제조방법은 제1영역과 제2영역을 구비하는 반도체 기판상에 제1캡핑층과 제1층간 절연막을 형성한다. 상기 제1층간 절연막을 식각하여 상기 제1캡핑층을 노출시키는 개구부들을 형성한다. 상기 개구부들내에 매립되도록 상기 노출된 제1캡핑층상에 수직 수평 플레이트들을 각각 형성한다. 상기 제1영역의 상기 제1층간 절연막과 상기 수직 수평 플레이트들이 노출되도록 상기 제2영역 상부에 마스크 패턴을 형성한다. 상기 마스크 패턴을 이용하여 상기 노출된 제1층간 절연막을 제거하여 상기 제1영역의 상기 수직 수평 플레이트들사이의 상기 제1캡핑층을 노출시켜 준다. 상기 제1영역의 상기 수직 수평 플레이트들사이의 상기 노출된 제1캡핑층상에 제2층간 절연막을 형성한다.
Description
도 1a 내지 도 1j는 본 발명의 실시예에 따른 고성능 고용량 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
110, 130, 180 : 층간 절연막 120, 170, 190 : 캡핑층
140 : 확산 방지층 150 : 금속막
160 : 하드 마스크 200 : 감광막 패턴
본 발명은 수직 수평 플레이트(VPP, vertical parallel plate) 캐패시터를 구비한 반도체 소자에 관한 것으로서, 보다 구체적으로는 VPP 캐패시터 영역에서는 고유전율의 절연막을 배열하고 로직 및/또는 SRAM 영역에서는 저유전율의 절연막을 배열한 고성능 고용량 반도체 소자 및 그 제조방법에 관한 것이다.
통상적으로 반도체 소자에 사용되는 캐패시터로는 PIP(polysilicon insulator polysilicon), MIP(metal insulator polysilicon), PIM(polysilicon insulator metal) 및 MIM(metal insulator metal) 등 다양한 구조가 사용되고 있다. 이중 MIM 캐패시터는 직렬저항이 작고 기생 캐패시터가 낮은 장점이 있다. MIM 캐패시터는 상, 하부 메탈전극사이에 유전막이 개재된 것으로서, 상, 하부 메탈전극으로는 TiN막이 주로 사용되고 유전막으로는 SiN 막이 주로 사용된다. 그러므로, 구리를 메탈배선층으로 사용하는 반도체 소자의 제조공정시, MIM 캐패시터를 제조하기 위한 별도의 마스크 공정 등이 추가되게 되어 공정이 복잡해지게 된다.
이를 해결하기 위하여, 금속배선이 평행하게 배치되는 구조를 갖는 수직 수평 플레이트(VPP) 캐패시터가 제안되었다. 메탈배선간의 층간 절연막으로 산화막을 사용하게 되는데, 소자의 집적도가 증가함에 따라 금속배선의 저항 성분과 금속 배선간의 산화막의 캐패시터 성분에 의해 발생하는 RC 딜레이가 증가하게 되고, 이는 소자의 성능 저하를 초래하게 된다. 신호지연을 줄이기 위해서는 비저항이 낮은 금속물질로 금속배선을 형성하고, 또한 유전율이 낮은 물질로 금속배선간 층간 절연막을 형성하여야 한다. 이에 따라 최근에는 층간 절연막으로 저유전율을 갖는 절연물질을 사용하고 있다.
수직 수평 플레이트 캐패시터를 사용하는 반도체 소자는 크게 VPP 캐패시터 영역과 로직 및/또는 SRAM 영역으로 크게 구분되며, VPP영역과 로직/SRAM 영역에 관계없이 층간 절연막으로 저유전율을 갖는 물질을 사용하고 있다. 로직/SRAM 영역에서는 저유전율의 층간 절연막을 사용하므로 RC 딜레이를 감소시킬 수 있어 소자의 성능을 향상시킬 수 있다. 그러나, VPP 캐패시터 영역에서는 낮은 저유전율의 층간 절연막이 사용되므로 캐패시턴스가 감소하여 용량이 저하되게 된다.
일반적으로 캐패시턴스를 증가시키기 위해서는 반도체 소자에서 VPP 캐패시터 영역이 차지하는 면적을 증대시키거나, 금속배선의 구조를 변경하거나 또는 층간 절연막으로 고유전물질을 사용하여야 한다. 상기 VPP 캐패시터 영역을 증대시키는 방법은 소자의 크기가 증가하게 되고, 금속배선의 구조를 변경하는 것은 공정 윈도우 마진이 작아지게 되는 단점이 있다. 상기 저유전물질을 사용하는 방법은 캐패시턴스는 증가시킬 수 있으나, 로직/SRAM 영역에서의 RC 딜레이를 증가시켜 소자성능을 저하키는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 VPP 캐패시터 영역에서는 고유전율의 유전막을 형성하여 용량을 증대시키고 로직 및/또는 에스램영역에서는 저유전율의 유전막을 형성하여 성능을 향상시킬 수 있는 반도체 소자 및 그 제조방법을 제공하는 것이다.
상기한 본 발명의 기술적 과제를 달성하기 위한 본 발명의 일 견지에 따른 반도체 소자의 제조방법은 먼저, 제1영역과 제2영역을 구비하는 반도체 기판상에 제1캡핑층과 제1층간 절연막을 형성한다. 상기 제1층간 절연막을 식각하여 상기 제1캡핑층을 노출시키는 개구부들을 형성한다. 상기 개구부들내에 매립되도록 상기 노출된 제1캡핑층상에 수직 수평 플레이트들을 각각 형성한다. 상기 제1영역의 상기 제1층간 절연막과 상기 수직 수평 플레이트들이 노출되도록 상기 제2영역 상부에 마스크 패턴을 형성한다. 상기 마스크 패턴을 마스크로 이용하여 상기 노출된 제1층간 절연막을 제거하여 상기 제1영역의 상기 수직 수평 플레이트들사이의 상기 제1캡핑층을 노출시켜 준다. 상기 제1영역의 상기 수직 수평 플레이트들사이의 상기 노출된 제1캡핑층상에 제2층간 절연막을 형성한다.
상기 수직 수평 플레이트들을 형성하는 방법은 먼저, 상기 노출된 제1캡핑층 및 상기 제1층간 절연막상에 확산 방지막을 형성한다. 상기 개구부들이 완전히 매립되도록, 상기 확산 방지막상에 금속막을 형성한다. 상기 금속막 및 상기 확산 방지막을 식각하여 상기 개구부들내의 상기 노출된 제1캡핑층상에 확산 방지막 패턴 및 상기 수직 수평 플레이트들을 각각 형성한다. 상기 금속막 및 상기 확산 방지막은 상기 제1층간 절연막을 에치 스톱퍼로 하여 CMP 공정을 통해 식각하다.
상기 제2층간 절연막을 형성하는 방법은 먼저, 상기 제1영역의 상기 수직 수평 플레이트들 및 상기 수직 수평 플레이트들사이의 상기 노출된 제1캡핑층 그리고 상기 제2영역의 상기 마스크 패턴상에 제2캡핑층을 형성한다. 상기 제1영역의 상기 수직 수평 플레이트들사이가 완전히 매립되도록 상기 제2캡핑층상에 상기 제2층간 절연막을 형성하다. 상기 제2층간 절연막과 상기 제2캡핑층을 식각하여 상기 제1영역의 상기 제1수직 수평 플레이트사이의 상기 노출된 제1캡핑층상에 상기 제2층간 절연막을 남겨된다. 상기 제2층간 절연막과 상기 제2캡핑층은 상기 수직 수평 플레이트를 에치 스톱퍼로 하여 CMP공정을 통해 식각한다.
상기 제1영역은 수직 수평 플레이트 캐패시터 영역을 포함하고, 상기 제1영역은 로직 또는 에스램 영역을 포함할 수 있다. 상기 제1층간 절연막은 저유전율을 갖는 유전막을 포함하고, 상기 제2층간 절연막은 고유전율을 갖는 유전막을 포함할 수 있다. 상기 제2캡핑층은 SiCN 막을 포함할 수 있다. 상기 수직 수평 플레이트는 Cu를 포함할 수 있다. 상기 마스크 패턴은 질화막을 포함할 수 있다.
상기 반도체 소자의 제조방법은 상기 제2층간 절연막을 형성하는 단계 다음에, 상기 제1영역 및 상기 제2영역 상부에 제3캡핑층을 형성하는 단계를 더 포함한다.
본 발명의 다른 견지에 따른 반도체 소자는 제1영역과 제2영역을 구비하는 반도체 기판을 포함한다. 수직 수평 플레이트들이 상기 상기 제1영역 및 상기 제2영역에 서로 이격 배열된다. 제1층간 절연막이 상기 제2영역의 상기 수직 수평 플레이트들사이에 배열된다. 제2층간 절연막이 상기 제1영역의 상기 수직 수평 플레이트들사이에 배열된 제2층간 절연막을 구비한다.
제1캡핑층이 상기 기판과 상기 수직 수평 플레이트들 그리고 상기 기판과 상기 제1 및 제2층간 절연막사이에 형성된다. 제2캡핑층이 상기 제1영역의 상기 수직 수평 플레이트와 상기 제2층간 절연막사이 및 상기 제2층간 절연막과 상기 기판사이에 형성된다. 제3캡핑층이 상기 수직 수평 플레이트들과 상기 제1 및 제2층간 절연막상에 형성된다. 확산방지막이 상기 각 수직 수평 플레이트의 저면과 기판사이 및 상기 각 수직 수평 플레이트의 측면과 제제2캡핑층사이에 형성된다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.
도 1a 내지 도 1j는 본 발명의 실시예에 따른 고성능 고용량 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(100)은 제1영역으로 VPP 캐패시터가 형성될 VPP 캐패시터 영역(101)과 제2영역으로 로직 및/또는 SRAM 영역을 구비한다. 상기 반도체 기판(100)상에 제1층간 절연막(110)을 형성한다. 상기 제1층간 절연막(110)은 저유전율(low-k)을 갖는 절연물질을 포함할 수 있다. 상기 제1층간 절연막(110)상에 제1캡핑층(120)을 형성한다. 상기 제1캡핑층은 SiCN 또는 SiN 등을 포함할 수 있다. 상기 제1캡핑층(120)상에 제2층간 절연막(130)을 형성한다. 상기 제2층간 절연막(130)은 저유전율을 갖는 절연물질을 포함할 수 있다. 예를 들어, 상기 제1층간 절연막(110)과 상기 제2층간 절연막(130)은 SOG(spin on glass) 막, SOD(spin on dielectric) 막, SiOC 막 또는 SiOCH 막을 포함할 수 있다.
도 1b를 참조하면, 수직 수평 플레이트가 형성될 부분에 대응하는 상기 제2층간 절연막(130)이 노출되도록, 상기 제2층간 절연막(130)상에 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 마스크로 이용하여 상기 제2층간 절연막(130)의 노출된 부분을 식각하여, 상기 제1캡핍층(120)을 노출시키는 개구부들(135)을 형성한다. 도 1c를 참조하면, 상기 개구부들(135)내의 상기 노출된 제1캡핑층(120) 및 상기 제2층간 절연막(130)상에 확산 방지막(140)을 형성한다. 상기 확산 방지 막(140)은 TiN/Ti 또는 TaN/Ta를 포함할 수도 있다. 상기 확산 방지막(140)상에 상기 개구부들(135)이 완전히 매립되도록 금속막(150), 예를 들어 Cu 막을 형성한다.
도 1d를 참조하면, 상기 제1층간 절연막(130)을 에칭 스톱퍼로 하여 CMP 공정을 통해 상기 금속막(150) 및 상기 확산 방지막(140)을 식각하여 상기 개구부들(135)내에 확산 방지막 패턴들(145)과 수직 수평 플레이트들(155)을 각각 형성한다. 상기 수직 수평 플레이트(155)는 일방향을 연장되는 스트라이프 형상을 가질 수도 있다. 도 1e를 참조하면, 상기 제2층간 절연막(130), 상기 확산 방지막 패턴들(145)과 상기 수직 수평 플레이트들(155)상에 하드 마스크층(160)을 형성한다. 상기 하드 마스크층(160)은 SiN 막을 포함할 수 있다. 상기 하드 마스크층(160)상에 감광막 패턴(200)을 형성하되, 상기 제1영역(101)의 하드 마스크층(160)이 노출되도록 상기 제2영역(105)에만 형성한다.
도 1f를 참조하면, 상기 감광막 패턴(200)을 마스크로 하여 상기 노출된 하드 마스크층(160)을 식각하여 상기 제2영역(105)에 하드 마스크 패턴(165)을 형성한다. 상기 제1영역(101)에서 상기 수직 수평 플레이트들(155)사이의 제2층간 절연막(130)이 노출되어진다. 상기 감광막 패턴(200)을 제거한다. 이어서, 상기 하드 마스크 패턴(165)을 마스크로 하여 상기 노출된 제2층간 절연막(130)을 제거하여, 상기 수직 수평 플레이트들(155)사이의 제1캡핑층(120)을 노출시켜 준다. 도 1g를 참조하면, 상기 제1영역(101)의 상기 제1캡핑층(120), 상기 확산 방지막 패턴들(145) 및 상기 수직 수평 플레이트들(155) 그리고 상기 제2영역(105)의 상기 하드 마스크 패턴(165)상에 제2캡핑층(170)을 형성한다. 상기 제2캡핑층(170)은 후속 으로 진행되는 고온의 제3층간 절연막 형성 공정시, 상기 수직 수평 플레이트(155)를 보호하는 역할을 한다. 상기 제2캡핑층(160)은 SiCN을 포함할 수 있다.
도 1h를 참조하면, 상기 제2캡핑층(170)상에 제3층간 절연막(180)을 형성한다. 상기 제3층간 절연막(180)은 고유전율(high-k)을 갖는 절연막을 포함할 수 있다. 예를 들어, 상기 제3층간 절연막(180)은 ((Hf, Zr, Y or Ln)O2)x(SiO2)1-x 또는 ((Hf, Zr, Y or Ln)O2)x(Al2O3)1-x 을 포함할 수 있다. 도 1i를 참조하면,상기 제1영역(101)의 상기 수직 수평 플레이트들(155)사이의 상기 제1캡핑층(120)상에만 상기 제3층간 절연막(180)이 남도록, CMP 공정을 진행하여 상기 제3층간 절연막(180)을 식각한다. 이때, 상기 상기 수직 수평 플레이트(155)는 상기 CMP공정시 에칭 스톱퍼로 작용하게 되어, 상기 제2영역(105)의 상기 하드 마스크 패턴(165), 상기 제2캡핑층(170) 및 상기 제3층간 절연막(180)이 제거되고, 상기 제1영역(101)의 상기 수직 수평 플레이트(155) 및 상기 확산 방지막(145)상의 상기 제2캡핑층(170) 및 상기 제3층간 절연막(180)이 제거된다. 따라서, 상기 제1영역(101)에는 상기 수직 수평 플레이트들(155)사이에 상기 제2캡핑층(170) 및 고유전율의 상기 제3층간 절연막(180)이 배열되고, 상기 제2영역(105)에는 상기 수직 수평 플레이트들(155)사이에 저유전율의 상기 제2층간 절연막(130)이 배열된다.
도 1j를 참조하면, 상기 제1영역(101) 및 상기 제2영역(105) 상부에 제3캡핑층(190)을 형성한다. 상기 제3캡핑층(190)은 SiN 또는 SiCN을 포함할 수 있다. 이후 메탈 배선공정을 진행하여 반도체 소자를 제조한다. 본 발명의 실시예에서는 상 기 수직 수평 플레이트(155)가 단일층으로 배열되는 것을 예시하였으나, 상기 수직 수평 플레이트(155)가 다층으로 배열될 수도 있다. 다층 배열된 상기 수직 수평 플레이트들(155)은 비어홀 등을 통해 연결될 수도 있다.
이상에서 자세히 설명한 바와 같이, 본 발명의 반도체 소자 및 그 제조방법에 따르면, VPP 캐패시터 영역에서는 고유전율을 갖는 유전막을 배열하여 캐패시터의 용량을 증대시키고 로직 및/또는 SRAM 영역에서는 저유전율을 갖는 유전막을 배열하여 RC 딜레이를 감소시켜 소자의 성능을 향상시켜 줄 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
Claims (15)
- 제1영역과 제2영역을 구비하는 반도체 기판상에 제1캡핑층과 제1층간 절연막을 형성하는 단계;상기 제1층간 절연막을 식각하여 상기 제1캡핑층을 노출시키는 개구부들을 형성하는 단계;상기 개구부들내에 매립되도록 상기 노출된 제1캡핑층상에 수직 수평 플레이트들을 각각 형성하는 단계;상기 제1영역의 상기 제1층간 절연막과 상기 수직 수평 플레이트들이 노출되도록 상기 제2영역 상부에 마스크 패턴을 형성하는 단계;상기 마스크 패턴을 마스크로 이용하여 상기 노출된 제1층간 절연막을 제거하여 상기 제1영역의 상기 수직 수평 플레이트들사이의 상기 제1캡핑층을 노출시키는 단계; 및상기 제1영역의 상기 수직 수평 플레이트들사이의 상기 노출된 제1캡핑층상에 제2층간 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 제1영역은 수직 수평 플레이트 캐패시터 영역이고, 상기 제1영역은 로직 또는 에스램 영역인 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 수직 수평 플레이트들을 형성하는 단계는상기 노출된 제1캡핑층 및 상기 제1층간 절연막상에 확산 방지막을 형성하고;상기 개구부들이 완전히 매립되도록, 상기 확산 방지막상에 금속막을 형성하며;상기 금속막 및 상기 확산 방지막을 식각하여 상기 개구부들내의 상기 노출된 제1캡핑층상에 확산 방지막 패턴 및 상기 수직 수평 플레이트들을 각각 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제3항에 있어서, 상기 금속막 및 상기 확산 방지막은 상기 제1층간 절연막을 에치 스톱퍼로 하여 CMP 공정을 통해 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 제2층간 절연막을 형성하는 단계는상기 제1영역의 상기 수직 수평 플레이트들 및 상기 수직 수평 플레이트들사이의 상기 노출된 제1캡핑층 그리고 상기 제2영역의 상기 마스크 패턴상에 제2캡핑층을 형성하고;상기 제1영역의 상기 수직 수평 플레이트들사이가 완전히 매립되도록 상기 제2캡핑층상에 상기 제2층간 절연막을 형성하며;상기 제2층간 절연막과 상기 제2캡핑층을 식각하여 상기 제1영역의 상기 제1 수직 수평 플레이트사이의 상기 노출된 제1캡핑층상에 상기 제2층간 절연막을 남겨두는 것을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제5항에 있어서, 상기 제2층간 절연막과 상기 제2캡핑층은 상기 수직 수평 플레이트를 에치 스톱퍼로 하여 CMP공정을 통해 식각하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제6항에 있어서, 상기 제1층간 절연막은 저유전율을 갖는 유전막을 포함하고, 상기 제2층간 절연막은 고유전율을 갖는 유전막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제5항에 있어서, 상기 제2캡핑층은 SiCN 막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 수직 수평 플레이트는 Cu를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 마스크 패턴은 질화막을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서, 상기 제2층간 절연막을 형성하는 단계 다음에, 상기 제1영역 및 상기 제2영역 상부에 제3캡핑층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1영역과 제2영역을 구비하는 반도체 기판;상기 제1영역 및 상기 제2영역에 서로 이격 배열되는 수직 수평 플레이트들;상기 제2영역의 상기 수직 수평 플레이트들사이에 배열된 제1층간 절연막; 및상기 제1영역의 상기 수직 수평 플레이트들사이에 배열된 제2층간 절연막을 구비하는 것을 특징으로 하는 반도체 소자.
- 제12항에 있어서, 상기 제1층간 절연막은 저유전율을 갖는 유전막을 포함하고, 상기 제2층간 절연막은 고유전율을 갖는 유전막을 포함하는 것을 특징으로 하는 반도체 소자.
- 제12항에서, 상기 기판과 상기 수직 수평 플레이트들 그리고 상기 기판과 상기 제1 및 제2층간 절연막사이에 형성된 제1캡핑층;상기 제1영역의 상기 수직 수평 플레이트와 상기 제2층간 절연막사이 및 상기 제2층간 절연막과 상기 기판사이에 형성된 제2캡핑층;상기 수직 수평 플레이트들과 상기 제1 및 제2층간 절연막상에 형성된 제2캡 핑층; 및상기 각 수직 수평 플레이트의 저면과 기판사이 및 상기 각 수직 수평 플레이트의 측면과 제제2캡핑층사이에 형성된 확산 방지막을 더 구비하는 것을 특징으로 하는 반도체 소자.
- 제12항에 있어서, 상기 수직 수평 플레이트는 Cu를 포함하는 것을 특징으로 하는 반도체 소자.
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| KR1020070010653A KR20080072212A (ko) | 2007-02-01 | 2007-02-01 | 고성능 고용량 반도체 소자 및 그 제조방법 |
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2007
- 2007-02-01 KR KR1020070010653A patent/KR20080072212A/ko not_active Application Discontinuation
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