JP2000149588A - 半導体集積回路、メモリモジュール、記憶媒体、及び半導体集積回路の救済方法 - Google Patents
半導体集積回路、メモリモジュール、記憶媒体、及び半導体集積回路の救済方法Info
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Abstract
(57)【要約】
【課題】 大規模集積回路の欠陥に対して救済効率を向
上させる。 【解決手段】 夫々データバス（１６）を共有する中央
処理装置（１０）、電気的に書き換え可能な不揮発性メ
モリ（１１）及び揮発性メモリ（１２，１３）を有し、
揮発性メモリの欠陥救済に不揮発性メモリの記憶情報を
利用する。揮発性メモリは、冗長メモリセルによって不
良の正規メモリセルを救済するための救済情報をラッチ
する揮発性記憶回路（１２ＡＲ，１３ＡＲ）を有する。
不揮発性メモリは、半導体集積回路を初期化する指示に
応答して救済情報を不揮発性メモリから読み出す。揮発
性記憶回路は、初期化の指示に応答して、不揮発性メモ
リからの救済情報をラッチする。欠陥救済にヒューズプ
ログラム回路が不用になり、バーン・インの後に発生し
た欠陥も新たに救済でき、回路基板にう実装後も新たな
欠陥に対して救済可能である。
上させる。 【解決手段】 夫々データバス（１６）を共有する中央
処理装置（１０）、電気的に書き換え可能な不揮発性メ
モリ（１１）及び揮発性メモリ（１２，１３）を有し、
揮発性メモリの欠陥救済に不揮発性メモリの記憶情報を
利用する。揮発性メモリは、冗長メモリセルによって不
良の正規メモリセルを救済するための救済情報をラッチ
する揮発性記憶回路（１２ＡＲ，１３ＡＲ）を有する。
不揮発性メモリは、半導体集積回路を初期化する指示に
応答して救済情報を不揮発性メモリから読み出す。揮発
性記憶回路は、初期化の指示に応答して、不揮発性メモ
リからの救済情報をラッチする。欠陥救済にヒューズプ
ログラム回路が不用になり、バーン・インの後に発生し
た欠陥も新たに救済でき、回路基板にう実装後も新たな
欠陥に対して救済可能である。
Description
【０００１】
【発明の属する技術分野】本発明は、中央処理装置のよ
うな制御処理装置と共にＤＲＡＭ（ダイナミック・ラン
ダム・アクセス・メモリ）やＳＲＡＭ（スタティック・
ランダム・アクセス・メモリ）等の揮発性メモリとフラ
ッシュメモリなどの電気的に書き換え可能な不揮発性メ
モリを半導体基板に搭載した半導体集積回路に関し、例
えば、ＤＲＡＭ混載ＬＳＩ（大規模半導体集積回路）更
にはシステムＬＳＩなどと称されるシステムオンチップ
型の大規模集積回路に適用して有効な技術に関するもの
である。
うな制御処理装置と共にＤＲＡＭ（ダイナミック・ラン
ダム・アクセス・メモリ）やＳＲＡＭ（スタティック・
ランダム・アクセス・メモリ）等の揮発性メモリとフラ
ッシュメモリなどの電気的に書き換え可能な不揮発性メ
モリを半導体基板に搭載した半導体集積回路に関し、例
えば、ＤＲＡＭ混載ＬＳＩ（大規模半導体集積回路）更
にはシステムＬＳＩなどと称されるシステムオンチップ
型の大規模集積回路に適用して有効な技術に関するもの
である。
【０００２】
【従来の技術】今日、半導体集積回路の大規模化は、Ｄ
ＲＡＭ混載ＬＳＩやシステムＬＳＩと称されるようなシ
ステムオンチップ化に至る勢いである。
ＲＡＭ混載ＬＳＩやシステムＬＳＩと称されるようなシ
ステムオンチップ化に至る勢いである。
【０００３】半導体集積回路においては、その規模が増
大すればするほど、その内部に生ずる欠陥が無視できな
くなってくる。特に、ＤＲＡＭ、ＳＲＡＭ、フラッシュ
メモリ等のメモリは、それらが比較的小面積で大きい記
憶容量を持つことが期待される傾向にあり、極く微細な
加工とそれに伴う信号の微小化などにより欠陥を発生し
易い。そこで、多少の欠陥の発生にもかかわらずに、期
待するシステム動作が可能なようにするため、冗長回路
技術の適用が大切となる。
大すればするほど、その内部に生ずる欠陥が無視できな
くなってくる。特に、ＤＲＡＭ、ＳＲＡＭ、フラッシュ
メモリ等のメモリは、それらが比較的小面積で大きい記
憶容量を持つことが期待される傾向にあり、極く微細な
加工とそれに伴う信号の微小化などにより欠陥を発生し
易い。そこで、多少の欠陥の発生にもかかわらずに、期
待するシステム動作が可能なようにするため、冗長回路
技術の適用が大切となる。
【０００４】半導体集積回路の大規模化においては、応
々にして、所望の回路特性を得るためのトリミング技術
の適用が望まれる。トリミング技術によって、内部電
圧、電流のようなアナログ量やタイミング信号のタイミ
ングのような準アナログとみなせる量が、半導体集積回
路の製造ばらつき等にかかわらずに、所望の値に充分に
近付けられる。
々にして、所望の回路特性を得るためのトリミング技術
の適用が望まれる。トリミング技術によって、内部電
圧、電流のようなアナログ量やタイミング信号のタイミ
ングのような準アナログとみなせる量が、半導体集積回
路の製造ばらつき等にかかわらずに、所望の値に充分に
近付けられる。
【０００５】大規模半導体集積回路のための冗長回路技
術と、トリミング技術とには、既知のものを参照でき
る。１つは、本出願人によって出願されたところのフラ
ッシュメモリのような電気的に書き換え可能な不揮発性
メモリのメモリセルを欠陥救済情報のプログラムに用い
る発明（特開平７−３３４９９９号公報、対応米国特許
第５５６１６２７号公報記載）である。この発明におい
ては、不揮発性メモリの欠陥メモリセルを特定するよう
な救済情報を当該不揮発性メモリのメモリセルに格納
し、初期化動作などに際してその救済情報を内部のラッ
チ回路にラッチさせ、ラッチされた救済情報とアクセス
アドレスとを比較し、一致する場合にはそのアクセスを
冗長メモリセルのアクセスに切換える方法が採られる。
術と、トリミング技術とには、既知のものを参照でき
る。１つは、本出願人によって出願されたところのフラ
ッシュメモリのような電気的に書き換え可能な不揮発性
メモリのメモリセルを欠陥救済情報のプログラムに用い
る発明（特開平７−３３４９９９号公報、対応米国特許
第５５６１６２７号公報記載）である。この発明におい
ては、不揮発性メモリの欠陥メモリセルを特定するよう
な救済情報を当該不揮発性メモリのメモリセルに格納
し、初期化動作などに際してその救済情報を内部のラッ
チ回路にラッチさせ、ラッチされた救済情報とアクセス
アドレスとを比較し、一致する場合にはそのアクセスを
冗長メモリセルのアクセスに切換える方法が採られる。
【０００６】また、更に１つは、本出願人によって出願
されたところの、フラッシュメモリのような不揮発性メ
モリの一部の記憶領域にトリミング情報を格納して利用
する発明（特開平１０−２１４４９６号公報、対応米国
特許出願第０９／０１６３００号）である。すなわち、
その発明では、フラッシュメモリの動作電源を提供する
電圧クランプ手段の出力クランプ電圧を微調整するため
のトリミング回路が設けられ、このトリミング回路の状
態を決定するためのトリミング情報がフラッシュメモリ
のメモリセルにプログラムされる。プログラムされたト
リミング情報は、リセット動作においてフラッシュメモ
リから読み出され、そしてレジスタに内部転送される。
転送されたトリミング情報を用いてトリミング回路の状
態が決定される。これによって、電圧クランプ手段から
出力されるクランプ電圧は、半導体集積回路の製造ばら
つきにかかわらずに、フラッシュメモリの動作のための
好適な値にトリミングされる。
されたところの、フラッシュメモリのような不揮発性メ
モリの一部の記憶領域にトリミング情報を格納して利用
する発明（特開平１０−２１４４９６号公報、対応米国
特許出願第０９／０１６３００号）である。すなわち、
その発明では、フラッシュメモリの動作電源を提供する
電圧クランプ手段の出力クランプ電圧を微調整するため
のトリミング回路が設けられ、このトリミング回路の状
態を決定するためのトリミング情報がフラッシュメモリ
のメモリセルにプログラムされる。プログラムされたト
リミング情報は、リセット動作においてフラッシュメモ
リから読み出され、そしてレジスタに内部転送される。
転送されたトリミング情報を用いてトリミング回路の状
態が決定される。これによって、電圧クランプ手段から
出力されるクランプ電圧は、半導体集積回路の製造ばら
つきにかかわらずに、フラッシュメモリの動作のための
好適な値にトリミングされる。
【０００７】システムＬＳＩについて記載された文献の
例としては「電子材料（１９９８年１月に株式会社工業
調査会より発行）」第３４〜第３８頁があり、ＣＰＵ
（中央処理装置）と共にフラッシュメモリとＤＲＡＭの
ような揮発性メモリ等を混載した例がその図４に示され
ている。不揮発性メモリとＤＲＡＭを同一プロセスで形
成する技術は、米国特許第５０５７４４８号公報等で既
に提供されている。また、ＣＰＵと共にフラッシュメモ
リ及びＤＲＡＭを一つの半導体基板に搭載した半導体集
積回路を開示する公知例として、特開昭６４−５２２９
３号公報及び特開平１０−１２４３８１号公報もある。
例としては「電子材料（１９９８年１月に株式会社工業
調査会より発行）」第３４〜第３８頁があり、ＣＰＵ
（中央処理装置）と共にフラッシュメモリとＤＲＡＭの
ような揮発性メモリ等を混載した例がその図４に示され
ている。不揮発性メモリとＤＲＡＭを同一プロセスで形
成する技術は、米国特許第５０５７４４８号公報等で既
に提供されている。また、ＣＰＵと共にフラッシュメモ
リ及びＤＲＡＭを一つの半導体基板に搭載した半導体集
積回路を開示する公知例として、特開昭６４−５２２９
３号公報及び特開平１０−１２４３８１号公報もある。
【０００８】
【発明が解決しようとする課題】本出願人による前記先
の出願は、一つのフラッシュメモリ中の閉じた範囲内に
おいて欠陥救済やトリミングに当該フラッシュメモリの
記憶素子を用いようとするものである。本発明者は、シ
ステムオンチップなどに代表されるような集積度の大規
模化に鑑み、大規模集積回路に搭載された一つの回路モ
ジュールである不揮発性メモリを別の回路モジュールと
の関係で効率的に利用することについて検討した。この
検討過程において本発明者は、不揮発性メモリの記憶情
報を当該不揮発性メモリとは別の揮発性メモリの欠陥救
済等に利用することを考えた。本発明者は、揮発性メモ
リのそのような利用の検討において、次のような新たな
課題を認識した。
の出願は、一つのフラッシュメモリ中の閉じた範囲内に
おいて欠陥救済やトリミングに当該フラッシュメモリの
記憶素子を用いようとするものである。本発明者は、シ
ステムオンチップなどに代表されるような集積度の大規
模化に鑑み、大規模集積回路に搭載された一つの回路モ
ジュールである不揮発性メモリを別の回路モジュールと
の関係で効率的に利用することについて検討した。この
検討過程において本発明者は、不揮発性メモリの記憶情
報を当該不揮発性メモリとは別の揮発性メモリの欠陥救
済等に利用することを考えた。本発明者は、揮発性メモ
リのそのような利用の検討において、次のような新たな
課題を認識した。
【０００９】すなわち不揮発性メモリに救済情報を持た
せるのにその救済情報を揮発性メモリに反映させる処理
が必要となる。そのような情報の反映は、揮発性メモリ
の構成に応ずる欠陥の増大や記憶容量の大容量化に従う
欠陥の増大に対応するような救済情報量の増大があった
としても、高速に実現できるようにすることが望まれ
る。
せるのにその救済情報を揮発性メモリに反映させる処理
が必要となる。そのような情報の反映は、揮発性メモリ
の構成に応ずる欠陥の増大や記憶容量の大容量化に従う
欠陥の増大に対応するような救済情報量の増大があった
としても、高速に実現できるようにすることが望まれ
る。
【００１０】この検討の後で行なわれた調査において、
キャッシュメモリの欠陥救済にプログラマブルＲＯＭを
用いる公知技術（特開平６−１３１８９７号公報）が見
出された。しかし、同公知技術のプログラマブルＲＯＭ
はキャッシュメモリ内の冗長メモリ制御回路に付属する
専用の回路要素であって、キャッシュメモリ内に閉じた
範囲内での救済策に過ぎず、結果論的に対比したとして
も本発明者による前記検討課題に対して何ら示唆を与え
るものではなかった。
キャッシュメモリの欠陥救済にプログラマブルＲＯＭを
用いる公知技術（特開平６−１３１８９７号公報）が見
出された。しかし、同公知技術のプログラマブルＲＯＭ
はキャッシュメモリ内の冗長メモリ制御回路に付属する
専用の回路要素であって、キャッシュメモリ内に閉じた
範囲内での救済策に過ぎず、結果論的に対比したとして
も本発明者による前記検討課題に対して何ら示唆を与え
るものではなかった。
【００１１】本発明の目的は、制御処理装置によってア
クセス可能にされた不揮発性メモリと揮発性メモリとが
搭載された大規模な論理構成を有する回路において、欠
陥救済のような結合変更の変更効率を向上させることが
できる半導体集積回路を提供することにある。
クセス可能にされた不揮発性メモリと揮発性メモリとが
搭載された大規模な論理構成を有する回路において、欠
陥救済のような結合変更の変更効率を向上させることが
できる半導体集積回路を提供することにある。
【００１２】更に、本発明は、大規模な論理を有する故
にコスト低減の要請が厳しくなる半導体集積回路の歩留
まり向上によってコスト低減を実現することを目的とす
る。
にコスト低減の要請が厳しくなる半導体集積回路の歩留
まり向上によってコスト低減を実現することを目的とす
る。
【００１３】本発明の他の目的は、ＤＲＡＭやＳＲＡＭ
等の揮発性メモリをメモリモジュールとして含む半導体
集積回路において、前記メモリモジュールの欠陥救済に
関する仕様を統一化することにより、メモリモジュール
の使い勝手を向上させることにある。
等の揮発性メモリをメモリモジュールとして含む半導体
集積回路において、前記メモリモジュールの欠陥救済に
関する仕様を統一化することにより、メモリモジュール
の使い勝手を向上させることにある。
【００１４】本発明のさらに他の目的は、コンピュータ
を用いて半導体集積回路を設計する際に利用されるとこ
ろの設計データが記憶されたデータ記憶媒体を提供する
ことにある。
を用いて半導体集積回路を設計する際に利用されるとこ
ろの設計データが記憶されたデータ記憶媒体を提供する
ことにある。
【００１５】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１６】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１７】本発明による第1の半導体集積回路（１
Ａ，１Ｃ）は、１個の半導体基板に、中央処理装置のよ
うな制御処理装置（１０）によってアクセス可能にされ
る電気的に書き換え可能な不揮発性メモリ（１１）と、
前記制御処理装置によってアクセス可能な揮発性メモリ
（１２，１３）とを有し、揮発性メモリの欠陥救済に対
応するような接続変更をするために不揮発性メモリの記
憶情報を利用する。すなわち、前記揮発性メモリは、正
規の揮発性メモリセルのような第１の揮発性メモリセル
と冗長用の揮発性メモリセルのような第２の揮発性メモ
リセルを複数個有し、前記第２の揮発性メモリセルによ
って前記第１の揮発性メモリセルを差しかえ可能とする
ための結合制御情報を保持する揮発性記憶回路（１２Ａ
Ｒ，１３ＡＲ）を有する。前記不揮発性メモリは、複数
個の不揮発性メモリセルを有し、その一部は前記結合制
御情報を記憶する不揮発性メモリセルとされ、前記半導
体集積回路に対する初期化動作指示のような結合制御情
報の読み出し設定動作によって前記結合制御情報を不揮
発性メモリセルから読み出して出力する。前記揮発性記
憶回路は、前記読み出し設定動作によって、不揮発性メ
モリからの結合制御情報を取り込み保存する。
Ａ，１Ｃ）は、１個の半導体基板に、中央処理装置のよ
うな制御処理装置（１０）によってアクセス可能にされ
る電気的に書き換え可能な不揮発性メモリ（１１）と、
前記制御処理装置によってアクセス可能な揮発性メモリ
（１２，１３）とを有し、揮発性メモリの欠陥救済に対
応するような接続変更をするために不揮発性メモリの記
憶情報を利用する。すなわち、前記揮発性メモリは、正
規の揮発性メモリセルのような第１の揮発性メモリセル
と冗長用の揮発性メモリセルのような第２の揮発性メモ
リセルを複数個有し、前記第２の揮発性メモリセルによ
って前記第１の揮発性メモリセルを差しかえ可能とする
ための結合制御情報を保持する揮発性記憶回路（１２Ａ
Ｒ，１３ＡＲ）を有する。前記不揮発性メモリは、複数
個の不揮発性メモリセルを有し、その一部は前記結合制
御情報を記憶する不揮発性メモリセルとされ、前記半導
体集積回路に対する初期化動作指示のような結合制御情
報の読み出し設定動作によって前記結合制御情報を不揮
発性メモリセルから読み出して出力する。前記揮発性記
憶回路は、前記読み出し設定動作によって、不揮発性メ
モリからの結合制御情報を取り込み保存する。
【００１８】本発明による第２の半導体集積回路（１
Ｂ）は、前記に加えて不揮発性メモリの欠陥救済にも不
揮発性メモリの記憶情報を利用する。すなわち、前記揮
発性メモリは、複数の正規の揮発性メモリセルと冗長用
の揮発性メモリセルと前記冗長用の揮発性メモリセルに
よって不良の正規揮発性メモリセルを救済するための救
済情報を保持する揮発性記憶回路（１２ＡＲ，１３Ａ
Ｒ）とを有する。前記不揮発性メモリは、複数の正規の
不揮発性メモリセルと冗長用の不揮発性メモリセルと前
記冗長用の不揮発性メモリセルによって不良の正規不揮
発性メモリセルを救済するための救済情報を保持する揮
発性記憶回路（１１ＡＲ）とを有する。前記不揮発性メ
モリセルの一部は前記揮発性メモリの救済情報及び不揮
発性メモリの救済情報を記憶するメモリセルとされる。
不揮発性メモリセルの一部に記憶されている救済情報
は、前記半導体集積回路に対する初期化動作のような読
み出し設定動作の実行によって不揮発性メモリセルから
読み出され、前記揮発性メモリにおける前記揮発性記憶
回路及び前記不揮発性メモリにおける前記揮発性記憶回
路にそれぞれ供給され保持される。
Ｂ）は、前記に加えて不揮発性メモリの欠陥救済にも不
揮発性メモリの記憶情報を利用する。すなわち、前記揮
発性メモリは、複数の正規の揮発性メモリセルと冗長用
の揮発性メモリセルと前記冗長用の揮発性メモリセルに
よって不良の正規揮発性メモリセルを救済するための救
済情報を保持する揮発性記憶回路（１２ＡＲ，１３Ａ
Ｒ）とを有する。前記不揮発性メモリは、複数の正規の
不揮発性メモリセルと冗長用の不揮発性メモリセルと前
記冗長用の不揮発性メモリセルによって不良の正規不揮
発性メモリセルを救済するための救済情報を保持する揮
発性記憶回路（１１ＡＲ）とを有する。前記不揮発性メ
モリセルの一部は前記揮発性メモリの救済情報及び不揮
発性メモリの救済情報を記憶するメモリセルとされる。
不揮発性メモリセルの一部に記憶されている救済情報
は、前記半導体集積回路に対する初期化動作のような読
み出し設定動作の実行によって不揮発性メモリセルから
読み出され、前記揮発性メモリにおける前記揮発性記憶
回路及び前記不揮発性メモリにおける前記揮発性記憶回
路にそれぞれ供給され保持される。
【００１９】前記第1及び第2の半導体集積回路によれ
ば、欠陥救済のような結合制御のための情報は、ヒュー
ズ素子のような素子にかえて不揮発性メモリに書き込ま
れることになり、ヒューズ素子の使用のときに必要とな
るようなヒューズプログラム回路を不用にすることがで
きる。それに応じて、ヒューズ切断のためのレーザ切断
装置のような比較的高価となりがちな製造装置の使用や
工程を制限することができるようになり、製造コストの
削減が可能となる。ヒューズ素子を設けるときには、半
導体集積回路の配線として考慮されるアルミニウム配線
層や、信号伝播遅延時間の更なる短縮が期待される銅配
線のようなレーザ切断を困難とする層にかかわらずに、
ヒューズ素子の切断を可能とするために、ヒューズ素子
を半導体基板上の比較的上層部分に位置させた方が良い
とする構造上の理由から、更に半導体基板表面を覆う絶
縁膜、表面保護膜へのレーザ光による熱的ダメージ付与
を回避するために、ヒューズ素子上の絶縁膜、表面保護
膜にレーザ照射用開口を設けておかなければならず、製
造プロセスが複雑になるという理由から、半導体集積回
路それ自体も高価になる。加えて、ヒューズ素子を設け
るときには、レーザ光照射の都合などから、素子それ自
体のサイズの縮少化が制限され、半導体基板のサイズが
比較的大きなものになってしまう。ヒューズプログラム
回路を用いなければ、製造プロセスも簡素になる。結合
制御情報を記憶するために不揮発性メモリを利用する場
合には、情報の書換えが任意の時期にでき、かつ複数回
にわたってできるという利点を享受することができる。
これによって、例えばバーン・イン工程のような半導体
集積回路の製造の比較的後の工程で発生した欠陥に対す
るような結合変更や、システム若しくは回路基板に実装
してから経時的に発生する欠陥に対するような結合変更
についても充分に応えることが可能である。これによ
り、不揮発性メモリと一緒に揮発性メモリが搭載された
大規模な論理構成を有する回路を、製造後に変更できる
ことにより充分に利用することができるようになる。し
たがって、大規模な論理を有する半導体集積回路の歩留
まり向上によってコスト低減を実現することができる。
ば、欠陥救済のような結合制御のための情報は、ヒュー
ズ素子のような素子にかえて不揮発性メモリに書き込ま
れることになり、ヒューズ素子の使用のときに必要とな
るようなヒューズプログラム回路を不用にすることがで
きる。それに応じて、ヒューズ切断のためのレーザ切断
装置のような比較的高価となりがちな製造装置の使用や
工程を制限することができるようになり、製造コストの
削減が可能となる。ヒューズ素子を設けるときには、半
導体集積回路の配線として考慮されるアルミニウム配線
層や、信号伝播遅延時間の更なる短縮が期待される銅配
線のようなレーザ切断を困難とする層にかかわらずに、
ヒューズ素子の切断を可能とするために、ヒューズ素子
を半導体基板上の比較的上層部分に位置させた方が良い
とする構造上の理由から、更に半導体基板表面を覆う絶
縁膜、表面保護膜へのレーザ光による熱的ダメージ付与
を回避するために、ヒューズ素子上の絶縁膜、表面保護
膜にレーザ照射用開口を設けておかなければならず、製
造プロセスが複雑になるという理由から、半導体集積回
路それ自体も高価になる。加えて、ヒューズ素子を設け
るときには、レーザ光照射の都合などから、素子それ自
体のサイズの縮少化が制限され、半導体基板のサイズが
比較的大きなものになってしまう。ヒューズプログラム
回路を用いなければ、製造プロセスも簡素になる。結合
制御情報を記憶するために不揮発性メモリを利用する場
合には、情報の書換えが任意の時期にでき、かつ複数回
にわたってできるという利点を享受することができる。
これによって、例えばバーン・イン工程のような半導体
集積回路の製造の比較的後の工程で発生した欠陥に対す
るような結合変更や、システム若しくは回路基板に実装
してから経時的に発生する欠陥に対するような結合変更
についても充分に応えることが可能である。これによ
り、不揮発性メモリと一緒に揮発性メモリが搭載された
大規模な論理構成を有する回路を、製造後に変更できる
ことにより充分に利用することができるようになる。し
たがって、大規模な論理を有する半導体集積回路の歩留
まり向上によってコスト低減を実現することができる。
【００２０】前記不揮発性メモリ、及び揮発性メモリの
夫々のデータ入出力端子が共通接続されるデータバス
（１６）に前記夫々の揮発性記憶回路（１１ＡＲ，１２
ＡＲ，１３ＡＲ）のデータ入力端子を結合し、中央処理
装置のような制御処理装置による初期化動作のような結
合制御情報の読み出し設定動作によって、不揮発性メモ
リから出力される結合制御情報を前記データバスを介し
て対応する揮発性記憶回路に伝達させることができる。
これにより、制御処理装置による前記不揮発性メモリの
アクセスと言う点で当該不揮発性メモリの汎用利用性を
保証することができる。
夫々のデータ入出力端子が共通接続されるデータバス
（１６）に前記夫々の揮発性記憶回路（１１ＡＲ，１２
ＡＲ，１３ＡＲ）のデータ入力端子を結合し、中央処理
装置のような制御処理装置による初期化動作のような結
合制御情報の読み出し設定動作によって、不揮発性メモ
リから出力される結合制御情報を前記データバスを介し
て対応する揮発性記憶回路に伝達させることができる。
これにより、制御処理装置による前記不揮発性メモリの
アクセスと言う点で当該不揮発性メモリの汎用利用性を
保証することができる。
【００２１】揮発性メモリにおける揮発性記憶回路を前
記データバスに接続する構成を採用すれば、前記揮発性
メモリの数が増えても、救済情報のような結合制御情報
の伝達のための特別の配線の追加などを考慮しなくて良
い。
記データバスに接続する構成を採用すれば、前記揮発性
メモリの数が増えても、救済情報のような結合制御情報
の伝達のための特別の配線の追加などを考慮しなくて良
い。
【００２２】結合救済情報全体のビット数がデータバス
のビット数以下であればデータバスの信号線を個々の揮
発性記憶回路のデータ入力端子に別々に接続することに
よって、全ての揮発性記憶回路に結合制御情報を並列的
にロードすればよい。
のビット数以下であればデータバスの信号線を個々の揮
発性記憶回路のデータ入力端子に別々に接続することに
よって、全ての揮発性記憶回路に結合制御情報を並列的
にロードすればよい。
【００２３】半導体集積回路の規模が大きい場合には、
それに応じて欠陥のような結合変更の頻度も高まり、結
合制御情報が増大する可能性が大きくなる。増大した結
合制御情報に対してデータバス幅すなわちデータバスの
ビット数が小さい場合には、各揮発性記憶回路への結合
制御情報のロードを直列的に行わせることができる。す
なわち、この場合には、半導体集積回路に対する初期化
の指示のような設定動作の指示に応答して前記結合制御
情報を不揮発性メモリセルから複数サイクルに分けて順
番に読み出しデータバスに出力させるときに、前記デー
タバスを介して読み出しサイクル毎に供給される結合制
御情報を前記読み出しサイクル毎に、順番に前記揮発性
記憶回路に取り込ませ、保持させればよい。
それに応じて欠陥のような結合変更の頻度も高まり、結
合制御情報が増大する可能性が大きくなる。増大した結
合制御情報に対してデータバス幅すなわちデータバスの
ビット数が小さい場合には、各揮発性記憶回路への結合
制御情報のロードを直列的に行わせることができる。す
なわち、この場合には、半導体集積回路に対する初期化
の指示のような設定動作の指示に応答して前記結合制御
情報を不揮発性メモリセルから複数サイクルに分けて順
番に読み出しデータバスに出力させるときに、前記デー
タバスを介して読み出しサイクル毎に供給される結合制
御情報を前記読み出しサイクル毎に、順番に前記揮発性
記憶回路に取り込ませ、保持させればよい。
【００２４】特に、システムオンチップなどに代表され
る集積度の大規模化に鑑みると、次のことが明らかであ
ろう。すなわち、上述のように大規模集積回路に搭載さ
れた一つの回路モジュール又はメモリモジュールである
不揮発性メモリを別の回路モジュール又はメモリモジュ
ールとの関係で効率的に利用可能なように、不揮発性メ
モリの記憶情報を当該不揮発性メモリとは別の揮発性メ
モリの欠陥救済等の結合制御に利用するようにしてい
る。この場合の前記データバスを介する結合制御情報の
転送、そして、結合制御情報の複数サイクルに分けた直
列的な内部転送による手段は、揮発性メモリの大容量に
従って欠陥のような結合制御対象となる情報が増えると
き、その情報量の増大に対してその情報を個々の揮発性
メモリに反映させる処理を高速に実現できるようにす
る、と言う点で優れている。
る集積度の大規模化に鑑みると、次のことが明らかであ
ろう。すなわち、上述のように大規模集積回路に搭載さ
れた一つの回路モジュール又はメモリモジュールである
不揮発性メモリを別の回路モジュール又はメモリモジュ
ールとの関係で効率的に利用可能なように、不揮発性メ
モリの記憶情報を当該不揮発性メモリとは別の揮発性メ
モリの欠陥救済等の結合制御に利用するようにしてい
る。この場合の前記データバスを介する結合制御情報の
転送、そして、結合制御情報の複数サイクルに分けた直
列的な内部転送による手段は、揮発性メモリの大容量に
従って欠陥のような結合制御対象となる情報が増えると
き、その情報量の増大に対してその情報を個々の揮発性
メモリに反映させる処理を高速に実現できるようにす
る、と言う点で優れている。
【００２５】前記揮発性記憶回路への結合制御情報のロ
ードを簡単な構成で行うには、前記揮発性記憶回路は半
導体集積回路に初期化を指示するリセット信号（ＲＥＳ
ＥＴ）のリセット期間指示を意味する第１の状態に応答
して前記不揮発性メモリから出力される前記結合制御情
報を保持し、前記リセット信号の第１の状態からリセッ
ト解除ないしは終了を意味する第２の状態への変化に応
答して制御処理装置がリセット例外処理を開始するよう
にすればよい。この場合、リセット信号は、結合制御情
報のロードに必要な期間だけ第1の状態に維持される必
要がある。換言すれば、リセット信号によるリセット解
除タイミングが早過ぎてはならない。
ードを簡単な構成で行うには、前記揮発性記憶回路は半
導体集積回路に初期化を指示するリセット信号（ＲＥＳ
ＥＴ）のリセット期間指示を意味する第１の状態に応答
して前記不揮発性メモリから出力される前記結合制御情
報を保持し、前記リセット信号の第１の状態からリセッ
ト解除ないしは終了を意味する第２の状態への変化に応
答して制御処理装置がリセット例外処理を開始するよう
にすればよい。この場合、リセット信号は、結合制御情
報のロードに必要な期間だけ第1の状態に維持される必
要がある。換言すれば、リセット信号によるリセット解
除タイミングが早過ぎてはならない。
【００２６】リセット信号のリセット解除タイミングの
実質的な制約なしに結合制御情報のロード動作が充分に
できるように、半導体集積回路に初期化を指示するリセ
ット信号（ＲＥＳＥＴ）の第１の状態（リセット期間）
に応答して初期化されるクロック制御回路（１９，２
０）を設けることができる。このクロック制御回路は、
前記リセット信号の第１の状態から第２の状態への変化
に応答して前記揮発性記憶回路に前記不揮発性メモリか
らの前記結合制御情報を取り込ませ保持させ、その後、
中央処理装置にリセット例外処理を開始させる。
実質的な制約なしに結合制御情報のロード動作が充分に
できるように、半導体集積回路に初期化を指示するリセ
ット信号（ＲＥＳＥＴ）の第１の状態（リセット期間）
に応答して初期化されるクロック制御回路（１９，２
０）を設けることができる。このクロック制御回路は、
前記リセット信号の第１の状態から第２の状態への変化
に応答して前記揮発性記憶回路に前記不揮発性メモリか
らの前記結合制御情報を取り込ませ保持させ、その後、
中央処理装置にリセット例外処理を開始させる。
【００２７】不揮発性メモリが書き換え可能であること
に応じて、そこに予め書き込まれていた結合制御情報が
誤って書き換えられてしまうおそれがでてくる。そのよ
うな不都合を極力排除するには、前記不揮発性メモリに
は、救済情報格納用の不揮発性メモリセルに対する書換
えを許容する動作モードと抑止する動作モードとをモー
ドビット（ＭＢ２）によって設定可能にするとよい。
に応じて、そこに予め書き込まれていた結合制御情報が
誤って書き換えられてしまうおそれがでてくる。そのよ
うな不都合を極力排除するには、前記不揮発性メモリに
は、救済情報格納用の不揮発性メモリセルに対する書換
えを許容する動作モードと抑止する動作モードとをモー
ドビット（ＭＢ２）によって設定可能にするとよい。
【００２８】また、半導体集積回路の外部に接続される
書き込み装置により前記不揮発性メモリセルに対する書
換えを許容する動作モードと、中央処理装置による命令
実行に従って前記不揮発性メモリセルに対する書換えを
許容する動作モードとをモードビット（ＭＢ１）によっ
て設定可能にすることもできる。このようにすれば、結
合制御情報の書き込みを実装ボード上で（すなわちオン
ボードで）又は書き込み装置の何れにおいても実施する
ことができる。半導体集積回路の実装後に生ずる欠陥に
対応するような結合変更を容易に実現可能にするには、
オンボード書き込みモードをサポートすることが望まし
い。
書き込み装置により前記不揮発性メモリセルに対する書
換えを許容する動作モードと、中央処理装置による命令
実行に従って前記不揮発性メモリセルに対する書換えを
許容する動作モードとをモードビット（ＭＢ１）によっ
て設定可能にすることもできる。このようにすれば、結
合制御情報の書き込みを実装ボード上で（すなわちオン
ボードで）又は書き込み装置の何れにおいても実施する
ことができる。半導体集積回路の実装後に生ずる欠陥に
対応するような結合変更を容易に実現可能にするには、
オンボード書き込みモードをサポートすることが望まし
い。
【００２９】オンボード書き込みによる欠陥救済要求の
ような結合制御情報の更新のために、前記不揮発性メモ
リは診断プログラムを格納してもよい。前記診断プログ
ラムは、前記不揮発性メモリ及び揮発性メモリに対して
不良検出を行い、新たな不良のメモリセルを救済するた
めの救済情報を不揮発性メモリの救済情報格納用の不揮
発性メモリセルに書き込む処理を前記中央処理装置に実
行させる。
ような結合制御情報の更新のために、前記不揮発性メモ
リは診断プログラムを格納してもよい。前記診断プログ
ラムは、前記不揮発性メモリ及び揮発性メモリに対して
不良検出を行い、新たな不良のメモリセルを救済するた
めの救済情報を不揮発性メモリの救済情報格納用の不揮
発性メモリセルに書き込む処理を前記中央処理装置に実
行させる。
【００３０】本発明による第3の半導体集積回路（３
０）は、不揮発性メモリ（１１）に格納して用いる情報
を欠陥に対する救済情報以外にも拡張したものである。
すなわち、１個の半導体基板に、夫々データバス（１
６）を共有する中央処理装置（１０）のような制御処理
装置と、電気的に書き換え可能であって前記制御処理装
置によってアクセス可能な不揮発性メモリ（１１）と、
前記制御処理装置によってアクセス可能な揮発性メモリ
（１２、１３）とを有する。前記不揮発性メモリ及び揮
発性メモリは、前記データバスにデータ入力端子が接続
するレジスタ手段（１１ＡＲ，１２ＡＲ，１３ＡＲ，Ａ
Ｒ，３１ＤＲ，１２ＤＲ，１３ＤＲ）を夫々有し、夫々
対応する前記レジスタ手段に設定された機能制御情報に
従ってそれぞれの機能の一部が決定されるようにされ
る。前記不揮発性メモリは、複数個の不揮発性メモリセ
ルを有し、その一部は前記機能制御情報を含む初期化デ
ータを記憶する不揮発性メモリセルとされる。前記不揮
発性メモリはまた、初期化データ記憶用の不揮発性メモ
リセルに対する書換えを許容する動作モードと抑止する
動作モードとを有し、前記半導体集積回路に対する初期
化の指示に応答して不揮発性メモリセルから前記初期化
データを読み出して出力するようにされる。前記レジス
タ手段は、前記半導体集積回路に対する初期化の指示に
応答して前記不揮発性メモリからの初期化データを取り
込み、保持する。
０）は、不揮発性メモリ（１１）に格納して用いる情報
を欠陥に対する救済情報以外にも拡張したものである。
すなわち、１個の半導体基板に、夫々データバス（１
６）を共有する中央処理装置（１０）のような制御処理
装置と、電気的に書き換え可能であって前記制御処理装
置によってアクセス可能な不揮発性メモリ（１１）と、
前記制御処理装置によってアクセス可能な揮発性メモリ
（１２、１３）とを有する。前記不揮発性メモリ及び揮
発性メモリは、前記データバスにデータ入力端子が接続
するレジスタ手段（１１ＡＲ，１２ＡＲ，１３ＡＲ，Ａ
Ｒ，３１ＤＲ，１２ＤＲ，１３ＤＲ）を夫々有し、夫々
対応する前記レジスタ手段に設定された機能制御情報に
従ってそれぞれの機能の一部が決定されるようにされ
る。前記不揮発性メモリは、複数個の不揮発性メモリセ
ルを有し、その一部は前記機能制御情報を含む初期化デ
ータを記憶する不揮発性メモリセルとされる。前記不揮
発性メモリはまた、初期化データ記憶用の不揮発性メモ
リセルに対する書換えを許容する動作モードと抑止する
動作モードとを有し、前記半導体集積回路に対する初期
化の指示に応答して不揮発性メモリセルから前記初期化
データを読み出して出力するようにされる。前記レジス
タ手段は、前記半導体集積回路に対する初期化の指示に
応答して前記不揮発性メモリからの初期化データを取り
込み、保持する。
【００３１】この第3の半導体集積回路において、リセ
ットの指示に応答してデータ量の多い初期化データを各
レジスタ手段に確実にロードするには、半導体集積回路
に初期化を指示するリセット信号の第１の状態に応答し
て初期化されるようなクロック制御回路を設けると良
い。このクロック制御回路は、例えば前記リセット信号
の第１の状態から第２の状態への変化のような状態変化
に応答して相互に活性タイミングがずらされた複数相の
第1のタイミング信号を出力し、その後に、前記制御処
理装置にリセット例外処理を開始させるための第2のタ
イミング信号を出力するようにされる。前記不揮発性メ
モリは、前記複数相の第1のタイミング信号の活性タイ
ミングに応答して前記初期化データを不揮発性メモリセ
ルから複数サイクルに分けて順番に読み出してデータバ
スへ出力する。前記レジスタ手段は、不揮発性メモリか
らの前記初期化データの読み出しサイクル毎に、順番に
データバスのデータを取り込み保持する入力設定動作を
行う。
ットの指示に応答してデータ量の多い初期化データを各
レジスタ手段に確実にロードするには、半導体集積回路
に初期化を指示するリセット信号の第１の状態に応答し
て初期化されるようなクロック制御回路を設けると良
い。このクロック制御回路は、例えば前記リセット信号
の第１の状態から第２の状態への変化のような状態変化
に応答して相互に活性タイミングがずらされた複数相の
第1のタイミング信号を出力し、その後に、前記制御処
理装置にリセット例外処理を開始させるための第2のタ
イミング信号を出力するようにされる。前記不揮発性メ
モリは、前記複数相の第1のタイミング信号の活性タイ
ミングに応答して前記初期化データを不揮発性メモリセ
ルから複数サイクルに分けて順番に読み出してデータバ
スへ出力する。前記レジスタ手段は、不揮発性メモリか
らの前記初期化データの読み出しサイクル毎に、順番に
データバスのデータを取り込み保持する入力設定動作を
行う。
【００３２】前記不揮発性メモリは、これに対応される
前記レジスタ手段が保持した情報を、冗長用の不揮発性
メモリセルによって不良の正規不揮発性メモリセルを救
済するための救済情報として利用することができる。
前記レジスタ手段が保持した情報を、冗長用の不揮発性
メモリセルによって不良の正規不揮発性メモリセルを救
済するための救済情報として利用することができる。
【００３３】前記揮発性メモリは、これに対応される前
記レジスタ手段が保持した情報を、冗長用の揮発性メモ
リセルによって不良の正規揮発性メモリセルを救済する
ための救済情報として利用することができる。
記レジスタ手段が保持した情報を、冗長用の揮発性メモ
リセルによって不良の正規揮発性メモリセルを救済する
ための救済情報として利用することができる。
【００３４】前記揮発性メモリは、揮発性メモリセルと
してダイナミック型メモリセルを有し、その揮発性メモ
リに対応される前記レジスタ手段が保持した情報を、前
記ダイナミック型メモリセルのリフレッシュインターバ
ルを規定するための制御情報として利用する構成にされ
ても良い。
してダイナミック型メモリセルを有し、その揮発性メモ
リに対応される前記レジスタ手段が保持した情報を、前
記ダイナミック型メモリセルのリフレッシュインターバ
ルを規定するための制御情報として利用する構成にされ
ても良い。
【００３５】前記揮発性メモリは、また、これに対応さ
れる前記レジスタ手段が保持した情報を、内部制御信号
のタイミングを規定するための制御情報として利用する
構成にされても良い。
れる前記レジスタ手段が保持した情報を、内部制御信号
のタイミングを規定するための制御情報として利用する
構成にされても良い。
【００３６】この第3の半導体集積回路においても前記
と同様に、不揮発性メモリと一緒に揮発性メモリが搭載
された大規模な論理構成を有する回路の結合変更を効率
的に行なうことができる。したがって、大規模な論理を
有する半導体集積回路の歩留まり向上によってコスト低
減を実現することができる。
と同様に、不揮発性メモリと一緒に揮発性メモリが搭載
された大規模な論理構成を有する回路の結合変更を効率
的に行なうことができる。したがって、大規模な論理を
有する半導体集積回路の歩留まり向上によってコスト低
減を実現することができる。
【００３７】前記不揮発性メモリは例えばフラッシュメ
モリであり、一部の不揮発性メモリセルには前記制御処
理装置が実行するプログラムを格納させることができ
る。前記揮発性メモリは例えばＤＲＡＭであり、前記中
央処理装置のワークメモリとしうて利用することができ
る。前記揮発性メモリを例えばＳＲＡＭから成る高速ア
クセスメモリとすることができる。
モリであり、一部の不揮発性メモリセルには前記制御処
理装置が実行するプログラムを格納させることができ
る。前記揮発性メモリは例えばＤＲＡＭであり、前記中
央処理装置のワークメモリとしうて利用することができ
る。前記揮発性メモリを例えばＳＲＡＭから成る高速ア
クセスメモリとすることができる。
【００３８】ＤＲＡＭやＳＲＡＭ等の揮発性メモリ（１
２，１３）をメモリモジュールとして含む半導体集積回
路（１Ａ、１Ｂ、１Ｃ）において、前記メモリモジュー
ルは、そのメモリアレイに関する救済情報を揮発的に記
憶するための揮発性記憶回路（１２ＡＲ、１３ＡＲ）を
含む。前記揮発性記憶回路（１２ＡＲ、１３ＡＲ）は、
前記半導体集積回路に形成されるべきデータバスに結合
可能にされた複数の入力端子乃至入力ノードと、前記半
導体集積回路の初期化動作のような救済情報の読み出し
設定動作のための制御信号（ｒｅｓｅｔ）を受けるため
の制御信号入力端子とを有する。前記メモリモジュール
は、正規の揮発性メモリセルのような第１揮発性メモリ
セルの複数と、冗長用の揮発性メモリセルのような第２
揮発性メモリセルの複数とを有し、前記揮発性記憶回路
（１２ＡＲ、１３ＡＲ）は前記第２揮発性メモリセルに
よって前記第１揮発性メモリセルを差し換え可能にする
ための救済情報を保持可能にする。
２，１３）をメモリモジュールとして含む半導体集積回
路（１Ａ、１Ｂ、１Ｃ）において、前記メモリモジュー
ルは、そのメモリアレイに関する救済情報を揮発的に記
憶するための揮発性記憶回路（１２ＡＲ、１３ＡＲ）を
含む。前記揮発性記憶回路（１２ＡＲ、１３ＡＲ）は、
前記半導体集積回路に形成されるべきデータバスに結合
可能にされた複数の入力端子乃至入力ノードと、前記半
導体集積回路の初期化動作のような救済情報の読み出し
設定動作のための制御信号（ｒｅｓｅｔ）を受けるため
の制御信号入力端子とを有する。前記メモリモジュール
は、正規の揮発性メモリセルのような第１揮発性メモリ
セルの複数と、冗長用の揮発性メモリセルのような第２
揮発性メモリセルの複数とを有し、前記揮発性記憶回路
（１２ＡＲ、１３ＡＲ）は前記第２揮発性メモリセルに
よって前記第１揮発性メモリセルを差し換え可能にする
ための救済情報を保持可能にする。
【００３９】このように、前記揮発性記憶回路（１２Ａ
Ｒ、１３ＡＲ）に設定される前記救済情報を前記メモリ
モジュールの外部から前記メモリモジュール内部の前記
揮発性記憶回路（１２ＡＲ、１３ＡＲ）へ供給するよう
な構成とし、半導体集積回路に内蔵されるメモリモジュ
ールの欠陥救済に関係する回路乃至機能仕様を標準化乃
至統一化する。それによって、前記メモリモジュールを
メモリモジュール部品、いわゆる、ＩＰ（知的財産）部
品として販売する場合、前記メモリモジュールの使い勝
手を向上させることができる。
Ｒ、１３ＡＲ）に設定される前記救済情報を前記メモリ
モジュールの外部から前記メモリモジュール内部の前記
揮発性記憶回路（１２ＡＲ、１３ＡＲ）へ供給するよう
な構成とし、半導体集積回路に内蔵されるメモリモジュ
ールの欠陥救済に関係する回路乃至機能仕様を標準化乃
至統一化する。それによって、前記メモリモジュールを
メモリモジュール部品、いわゆる、ＩＰ（知的財産）部
品として販売する場合、前記メモリモジュールの使い勝
手を向上させることができる。
【００４０】前記メモリモジュール含む半導体集積回路
はコンピュータ（電子計算機）から成る設計装置によっ
て設計されるので、前記揮発性記憶回路（１２ＡＲ、１
３ＡＲ）の構成を定めるためのレイアウトデータ、回路
機能データ乃至結線データなどの設計データは、コンピ
ュータが理解できる様な特定のコンピュータ言語によっ
て記述されたデータとされる。そして、そのデータは、
磁気テープ、ＭＯ（マグネトー・オプチカル・ディス
ク）、ＣＤ−ＲＯＭ乃至フロッピー（登録商標）ディス
クなどの記憶媒体として提供される。また、前記揮発性
記憶回路（１２ＡＲ、１３ＡＲ）の設計データは、ＤＲ
ＡＭやＳＲＡＭ等の揮発性メモリのメモリモジュールの
回路機能の設計データと共に、データ記憶媒体に格納さ
れて提供されても良い。さらにまた、前記揮発性記憶回
路（１２ＡＲ、１３ＡＲ）の設計データは、ＤＲＡＭや
ＳＲＡＭ等の揮発性メモリのメモリモジュールの設計デ
ータの内部に組み込まれた状態で、データ記憶媒体に格
納されても良い。
はコンピュータ（電子計算機）から成る設計装置によっ
て設計されるので、前記揮発性記憶回路（１２ＡＲ、１
３ＡＲ）の構成を定めるためのレイアウトデータ、回路
機能データ乃至結線データなどの設計データは、コンピ
ュータが理解できる様な特定のコンピュータ言語によっ
て記述されたデータとされる。そして、そのデータは、
磁気テープ、ＭＯ（マグネトー・オプチカル・ディス
ク）、ＣＤ−ＲＯＭ乃至フロッピー（登録商標）ディス
クなどの記憶媒体として提供される。また、前記揮発性
記憶回路（１２ＡＲ、１３ＡＲ）の設計データは、ＤＲ
ＡＭやＳＲＡＭ等の揮発性メモリのメモリモジュールの
回路機能の設計データと共に、データ記憶媒体に格納さ
れて提供されても良い。さらにまた、前記揮発性記憶回
路（１２ＡＲ、１３ＡＲ）の設計データは、ＤＲＡＭや
ＳＲＡＭ等の揮発性メモリのメモリモジュールの設計デ
ータの内部に組み込まれた状態で、データ記憶媒体に格
納されても良い。
【００４１】このように、メモリモジュールの設計乃至
それを含む半導体集積回路の設計データをコンピュータ
が理解できる様な特定のコンピュータ言語によって記述
された設計データとして記憶媒体に記憶させて提供する
ことにより、メモリモジュールの設計乃至それを含む半
導体集積回路の設計を効率的に行うことができる。
それを含む半導体集積回路の設計データをコンピュータ
が理解できる様な特定のコンピュータ言語によって記述
された設計データとして記憶媒体に記憶させて提供する
ことにより、メモリモジュールの設計乃至それを含む半
導体集積回路の設計を効率的に行うことができる。
【００４２】
【発明の実施の形態】《第1のシングルチップマイクロ
コンピュータ》図1には本発明の半導体集積回路の一例
に係る第1のシングルチップマイクロコンピュータが示
される。同図に示されるシングルチップマイクロコンピ
ュータ１Ａは、単結晶シリコンなどから成る1個の半導
体基板に形成され、システムオンチップされたシステム
ＬＳＩとして位置付けられる。
コンピュータ》図1には本発明の半導体集積回路の一例
に係る第1のシングルチップマイクロコンピュータが示
される。同図に示されるシングルチップマイクロコンピ
ュータ１Ａは、単結晶シリコンなどから成る1個の半導
体基板に形成され、システムオンチップされたシステム
ＬＳＩとして位置付けられる。
【００４３】シングルチップマイクロコンピュータ１Ａ
は、夫々代表的に示されたＣＰＵ（中央処理装置）１
０、不揮発性メモリの一例であるフラッシュメモリ１
１、揮発性メモリの一例であるＤＲＡＭ１２、揮発性メ
モリの別の例であるＳＲＡＭ１３、及び入出力回路１４
等を有する。各メモリ１１、１２及び１３は、それぞれ
メモリモジュールと見なすことができる。前記ＣＰＵ１
０、フラッシュメモリ１１、ＤＲＡＭ１２、ＳＲＡＭ１
３及び入出力回路１４はアドレスバス１５、Ｎビットの
データバス１６及びコントロールバス１７を共有してい
る。
は、夫々代表的に示されたＣＰＵ（中央処理装置）１
０、不揮発性メモリの一例であるフラッシュメモリ１
１、揮発性メモリの一例であるＤＲＡＭ１２、揮発性メ
モリの別の例であるＳＲＡＭ１３、及び入出力回路１４
等を有する。各メモリ１１、１２及び１３は、それぞれ
メモリモジュールと見なすことができる。前記ＣＰＵ１
０、フラッシュメモリ１１、ＤＲＡＭ１２、ＳＲＡＭ１
３及び入出力回路１４はアドレスバス１５、Ｎビットの
データバス１６及びコントロールバス１７を共有してい
る。
【００４４】前記入出力回路１４は、特に制限されない
が、外部アドレスバス１８Ａ、外部データバス１８Ｄ及
び外部コントロールバス１８Ｃ等に接続されており、そ
の内部に前記バス１８Ａ、１８Ｄ、１８Ｃに接続されて
図示しない入出力ポート、前記外部バス１８Ａ，１８
Ｄ，１８Ｃに対するバスサイクルの起動などを制御する
バスコントローラ、そして、シリアルインタフェース回
路に代表される入出力周辺回路等を有している。
が、外部アドレスバス１８Ａ、外部データバス１８Ｄ及
び外部コントロールバス１８Ｃ等に接続されており、そ
の内部に前記バス１８Ａ、１８Ｄ、１８Ｃに接続されて
図示しない入出力ポート、前記外部バス１８Ａ，１８
Ｄ，１８Ｃに対するバスサイクルの起動などを制御する
バスコントローラ、そして、シリアルインタフェース回
路に代表される入出力周辺回路等を有している。
【００４５】前記ＣＰＵ１０は、特に制限されないが、
演算論理ユニット（ＡＬＵ）、プログラムカウンタ（Ｐ
Ｃ）、スタックポインタ（ＳＰ）、ステータスレジスタ
（ＳＲ）のような専用レジスタ及びワークエリアとして
利用される汎用レジスタ群とからなる実行ユニットと、
前記フラッシュメモリ１１に格納されたプログラムデー
タ乃至オペレション・システム・プログラムから供給さ
れるプログラム命令が順次に入力される命令レジスタ
と、前記命令レジスタに格納された命令をデコードし、
前記実行ユニットに対する制御信号を発生する命令デー
コーダとを含む制御ユニットとによって構成される。前
記実行ユニットは、前記アドレスバス１５、データバス
１６及び制御バス１７に結合され、前記アドレスバス１
５への選択的なアドレス信号の出力、前記制御バスへの
選択的な制御信号の出力，及びデータバスを介するデー
タの入出力を制御する。したがって、前記ＣＰＵ１０
は、前記フラッシュメモリ１１に格納されたプログラム
データ乃至オペレションシステムプログラムにしたがっ
て、前記半導体集積回路の動作を全体として制御する。
演算論理ユニット（ＡＬＵ）、プログラムカウンタ（Ｐ
Ｃ）、スタックポインタ（ＳＰ）、ステータスレジスタ
（ＳＲ）のような専用レジスタ及びワークエリアとして
利用される汎用レジスタ群とからなる実行ユニットと、
前記フラッシュメモリ１１に格納されたプログラムデー
タ乃至オペレション・システム・プログラムから供給さ
れるプログラム命令が順次に入力される命令レジスタ
と、前記命令レジスタに格納された命令をデコードし、
前記実行ユニットに対する制御信号を発生する命令デー
コーダとを含む制御ユニットとによって構成される。前
記実行ユニットは、前記アドレスバス１５、データバス
１６及び制御バス１７に結合され、前記アドレスバス１
５への選択的なアドレス信号の出力、前記制御バスへの
選択的な制御信号の出力，及びデータバスを介するデー
タの入出力を制御する。したがって、前記ＣＰＵ１０
は、前記フラッシュメモリ１１に格納されたプログラム
データ乃至オペレションシステムプログラムにしたがっ
て、前記半導体集積回路の動作を全体として制御する。
【００４６】前記ＤＲＡＭ１２はＣＰＵ１０のワークメ
モリ又はメインメモリとして利用されるところの比較的
大容量のリードライトメモリである。前記ＤＲＡＭ１２
は、システムの大規模化に応じて例えば数ギガ・ビット
のような大容量を有する。ＤＲＡＭ１２のメモリセルア
レイ１２ＭＡは、正規のワード線ＷＬｄ＿０〜ＷＬｄ＿
Ｎｄの他に冗長ワード線ＷＬｄＲを有する。正規のワー
ド線ＷＬｄ＿０〜ＷＬｄ＿Ｎｄには正規のダイナミック
型メモリセルの選択端子が結合され、冗長ワード線ＷＬ
ｄＲには冗長用のダイナミック型メモリセルの選択端子
が結合されている。メモリセルの構成は正規用と冗長用
で相異する点は設定されなくても良い。正規のワード線
ＷＬｄ＿０〜ＷＬｄ＿Ｎｄの内のどのワード線を冗長ワ
ード線ＷＬｄＲの選択に置き換えるかは、救済アドレス
レジスタ１２ＡＲに設定される救済情報によって決定さ
れる。救済情報に含まれる救済ロウアドレス情報はアド
レス比較回路１２ＡＣによってアドレスバッファ１２Ａ
Ｂからのロウアドレス信号と比較される。アドレス比較
回路１２ＡＣは比較結果が一致するとき、論理値“１”
の検出信号１２φをＸデコーダ１２ＸＤに与える。検出
信号１２φが論理値“１”のとき、Ｘデコーダ１２ＸＤ
は、アドレスバッファ１２ＡＢからのロウアドレスによ
るワード線選択動作を抑止し、これに代えて冗長ワード
線ＷＬｄＲを選択する。これにより、不良のワード線に
係るメモリアクセスは冗長ワード線ＷＬｄＲに係る冗長
用のメモリセルの選択動作に代えられる。ＤＲＡＭ１２
のその他の構成は後で説明する。
モリ又はメインメモリとして利用されるところの比較的
大容量のリードライトメモリである。前記ＤＲＡＭ１２
は、システムの大規模化に応じて例えば数ギガ・ビット
のような大容量を有する。ＤＲＡＭ１２のメモリセルア
レイ１２ＭＡは、正規のワード線ＷＬｄ＿０〜ＷＬｄ＿
Ｎｄの他に冗長ワード線ＷＬｄＲを有する。正規のワー
ド線ＷＬｄ＿０〜ＷＬｄ＿Ｎｄには正規のダイナミック
型メモリセルの選択端子が結合され、冗長ワード線ＷＬ
ｄＲには冗長用のダイナミック型メモリセルの選択端子
が結合されている。メモリセルの構成は正規用と冗長用
で相異する点は設定されなくても良い。正規のワード線
ＷＬｄ＿０〜ＷＬｄ＿Ｎｄの内のどのワード線を冗長ワ
ード線ＷＬｄＲの選択に置き換えるかは、救済アドレス
レジスタ１２ＡＲに設定される救済情報によって決定さ
れる。救済情報に含まれる救済ロウアドレス情報はアド
レス比較回路１２ＡＣによってアドレスバッファ１２Ａ
Ｂからのロウアドレス信号と比較される。アドレス比較
回路１２ＡＣは比較結果が一致するとき、論理値“１”
の検出信号１２φをＸデコーダ１２ＸＤに与える。検出
信号１２φが論理値“１”のとき、Ｘデコーダ１２ＸＤ
は、アドレスバッファ１２ＡＢからのロウアドレスによ
るワード線選択動作を抑止し、これに代えて冗長ワード
線ＷＬｄＲを選択する。これにより、不良のワード線に
係るメモリアクセスは冗長ワード線ＷＬｄＲに係る冗長
用のメモリセルの選択動作に代えられる。ＤＲＡＭ１２
のその他の構成は後で説明する。
【００４７】前記ＳＲＡＭ１３は、例えばレジスタファ
イルやデータバッファメモリなどの高速アクセスメモリ
として利用される。ＳＲＡＭ１３のメモリセルアレイ１
３ＭＡは、正規のワード線ＷＬｓ＿０〜ＷＬｓ＿Ｎｓの
他に冗長ワード線ＷＬｓＲを有する。正規のワード線Ｗ
Ｌｓ＿０〜ＷＬｓ＿Ｎｄには正規のスタティック型メモ
リセルの選択端子が結合され、冗長ワード線ＷＬｓＲに
は冗長用のスタティック型メモリセルの選択端子が結合
されている。正規のワード線ＷＬｓ＿０〜ＷＬｓ＿Ｎｓ
の内のどのワード線を冗長ワード線ＷＬｓＲの選択に置
き換えるかは、救済アドレスレジスタ１３ＡＲに設定さ
れる救済情報によって決定される。救済情報に含まれる
救済ロウアドレス情報はアドレス比較回路１３ＡＣによ
ってアドレスバッファ１３ＡＢからのロウアドレス信号
と比較される。アドレス比較回路１３ＡＣは比較結果が
一致するとき、論理値“１”の検出信号１３φをＸデコ
ーダ１３ＸＤに与える。検出信号１３φが論理値“１”
のとき、Ｘデコーダ１３ＸＤは、アドレスバッファ１３
ＡＢからのロウアドレスによるワード線選択動作を抑止
し、これに代えて冗長ワード線ＷＬｓＲを選択する。こ
れにより、不良のワード線に係るメモリアクセスは冗長
ワード線ＷＬｓＲに係る冗長用のメモリセルの選択動作
に代えられる。ＳＲＡＭ１３のその他の構成は後で説明
する。
イルやデータバッファメモリなどの高速アクセスメモリ
として利用される。ＳＲＡＭ１３のメモリセルアレイ１
３ＭＡは、正規のワード線ＷＬｓ＿０〜ＷＬｓ＿Ｎｓの
他に冗長ワード線ＷＬｓＲを有する。正規のワード線Ｗ
Ｌｓ＿０〜ＷＬｓ＿Ｎｄには正規のスタティック型メモ
リセルの選択端子が結合され、冗長ワード線ＷＬｓＲに
は冗長用のスタティック型メモリセルの選択端子が結合
されている。正規のワード線ＷＬｓ＿０〜ＷＬｓ＿Ｎｓ
の内のどのワード線を冗長ワード線ＷＬｓＲの選択に置
き換えるかは、救済アドレスレジスタ１３ＡＲに設定さ
れる救済情報によって決定される。救済情報に含まれる
救済ロウアドレス情報はアドレス比較回路１３ＡＣによ
ってアドレスバッファ１３ＡＢからのロウアドレス信号
と比較される。アドレス比較回路１３ＡＣは比較結果が
一致するとき、論理値“１”の検出信号１３φをＸデコ
ーダ１３ＸＤに与える。検出信号１３φが論理値“１”
のとき、Ｘデコーダ１３ＸＤは、アドレスバッファ１３
ＡＢからのロウアドレスによるワード線選択動作を抑止
し、これに代えて冗長ワード線ＷＬｓＲを選択する。こ
れにより、不良のワード線に係るメモリアクセスは冗長
ワード線ＷＬｓＲに係る冗長用のメモリセルの選択動作
に代えられる。ＳＲＡＭ１３のその他の構成は後で説明
する。
【００４８】前記フラッシュメモリ１１は、コントロー
ルゲートとフローティングゲートを有する電気的に書換
え可能な不揮発性メモリセルをマトリクス配置したメモ
リセルアレイ１１ＭＡを有する。メモリセルアレイ１１
ＭＡは、前記ＣＰＵ１０の動作プログラムと、前記ＤＲ
ＡＭ１２及びＳＲＡＭ１３の前記救済情報とを格納する
領域として用いられる。前記メモリセルアレイ１１ＭＡ
には不揮発性メモリセルのコントロールゲートに結合さ
れたワード線ＷＬｆ＿０〜ＷＬｆ＿Ｎｆと不揮発性メモ
リセルのドレインに結合されたビット線ＢＬｆ＿０〜Ｂ
Ｌｆ＿Ｍｆが設けられている。このワード線ＷＬｆ＿０
〜ＷＬｆ＿Ｎｆとビット線ＢＬｆ＿０〜ＢＬｆ＿Ｍｆの
構成は図1の紙面の表裏方向にＮ組設けられているもの
と理解されたい。この例では、ワード線ＷＬｆ＿０とビ
ット線ＢＬｆ＿０が交差する位置に配置されたＮビット
分の不揮発性メモリセルが前記救済情報の格納領域にな
る。フラッシュメモリ１１の消去、書き込み、ベリファ
イ及び読み出し動作等のタイミング制御等はシーケンス
コントローラ１１ＳＱが行う。その動作の指示は、特に
制限されないが、ＣＰＵ１０などからのコマンドによっ
て与えられる。特に制限されないが、フラッシュメモリ
１１は、ワード線単位で消去可能にされている。
ルゲートとフローティングゲートを有する電気的に書換
え可能な不揮発性メモリセルをマトリクス配置したメモ
リセルアレイ１１ＭＡを有する。メモリセルアレイ１１
ＭＡは、前記ＣＰＵ１０の動作プログラムと、前記ＤＲ
ＡＭ１２及びＳＲＡＭ１３の前記救済情報とを格納する
領域として用いられる。前記メモリセルアレイ１１ＭＡ
には不揮発性メモリセルのコントロールゲートに結合さ
れたワード線ＷＬｆ＿０〜ＷＬｆ＿Ｎｆと不揮発性メモ
リセルのドレインに結合されたビット線ＢＬｆ＿０〜Ｂ
Ｌｆ＿Ｍｆが設けられている。このワード線ＷＬｆ＿０
〜ＷＬｆ＿Ｎｆとビット線ＢＬｆ＿０〜ＢＬｆ＿Ｍｆの
構成は図1の紙面の表裏方向にＮ組設けられているもの
と理解されたい。この例では、ワード線ＷＬｆ＿０とビ
ット線ＢＬｆ＿０が交差する位置に配置されたＮビット
分の不揮発性メモリセルが前記救済情報の格納領域にな
る。フラッシュメモリ１１の消去、書き込み、ベリファ
イ及び読み出し動作等のタイミング制御等はシーケンス
コントローラ１１ＳＱが行う。その動作の指示は、特に
制限されないが、ＣＰＵ１０などからのコマンドによっ
て与えられる。特に制限されないが、フラッシュメモリ
１１は、ワード線単位で消去可能にされている。
【００４９】ＣＰＵ１０はフラッシュメモリ１１等に格
納されている命令をフェッチして解読し、その解読結果
に従って、命令実行に必要なオペランドをＤＲＡＭ１２
やＳＲＡＭ１３等から取得し、取得したオペランドに演
算を施し、その演算結果を再びＤＲＡＭ１２やＳＲＡＭ
１３に格納するといった演算処理を実行して、プログラ
ムに記述された一連のデータ処理を行う。ＣＰＵ１０
は、リセット信号ＲＥＳＥＴがハイレベルにされると、
実行途中の処理があってもその処理を全て打ち切って、
内部回路の所要ノードを所定の論理値状態にイニシャラ
イズする。このリセット期間（リセット信号ＲＥＳＥＴ
のハイレベル期間）にはＣＰＵ１０内部の初期化だけで
なく、図示を省略する周辺回路の内部レジスタに対して
も初期化が行なわれる。更に、以下に説明する前記救済
アドレスレジスタ１２ＡＲ，１３ＡＲの初期化も行なわ
れる。前記リセット信号ＲＥＳＥＴは、動作電源投入に
よるパワーオンリセット或いはシステムリセット等の何
れの指示にも応答してハイレベルに変化される。リセッ
ト信号ＲＥＳＥＴがローレベルにネゲートされると、Ｃ
ＰＵ１０はリセット例外処理を開始する。リセット期間
中におけるＣＰＵ１０内部の初期化は、プログラムカウ
ンタ、スタックポインタ、及びステータスレジスタなど
の制御用レジスタ等に対して行なわれる。また、パワー
オンリセットの場合には電源が投入されてからリセット
が解除されるまでの間に、クロック発生回路の動作が安
定化され、リセット解除後には安定したクロック信号が
ＣＰＵ１０などに供給可能にされる。尚、図１において
クロックパルスジェネレータは図示を省略してあるが、
実際には、振動子と分周回路などを有し、動作基準クロ
ック信号をＣＰＵ１０と始めとする種々の内部回路にク
ロック信号を供給するようになっている。
納されている命令をフェッチして解読し、その解読結果
に従って、命令実行に必要なオペランドをＤＲＡＭ１２
やＳＲＡＭ１３等から取得し、取得したオペランドに演
算を施し、その演算結果を再びＤＲＡＭ１２やＳＲＡＭ
１３に格納するといった演算処理を実行して、プログラ
ムに記述された一連のデータ処理を行う。ＣＰＵ１０
は、リセット信号ＲＥＳＥＴがハイレベルにされると、
実行途中の処理があってもその処理を全て打ち切って、
内部回路の所要ノードを所定の論理値状態にイニシャラ
イズする。このリセット期間（リセット信号ＲＥＳＥＴ
のハイレベル期間）にはＣＰＵ１０内部の初期化だけで
なく、図示を省略する周辺回路の内部レジスタに対して
も初期化が行なわれる。更に、以下に説明する前記救済
アドレスレジスタ１２ＡＲ，１３ＡＲの初期化も行なわ
れる。前記リセット信号ＲＥＳＥＴは、動作電源投入に
よるパワーオンリセット或いはシステムリセット等の何
れの指示にも応答してハイレベルに変化される。リセッ
ト信号ＲＥＳＥＴがローレベルにネゲートされると、Ｃ
ＰＵ１０はリセット例外処理を開始する。リセット期間
中におけるＣＰＵ１０内部の初期化は、プログラムカウ
ンタ、スタックポインタ、及びステータスレジスタなど
の制御用レジスタ等に対して行なわれる。また、パワー
オンリセットの場合には電源が投入されてからリセット
が解除されるまでの間に、クロック発生回路の動作が安
定化され、リセット解除後には安定したクロック信号が
ＣＰＵ１０などに供給可能にされる。尚、図１において
クロックパルスジェネレータは図示を省略してあるが、
実際には、振動子と分周回路などを有し、動作基準クロ
ック信号をＣＰＵ１０と始めとする種々の内部回路にク
ロック信号を供給するようになっている。
【００５０】前記フラッシュメモリ１１は、リセット信
号ＲＥＳＥＴのリセット期間に応答して救済情報のリー
ド動作を行う。即ち、シーケンスコントローラ１１ＳＱ
はリセット期間を検出すると、リード動作可能にセンス
アンプ１１ＳＡ及び出力バッファ１１ＯＢを活性化す
る。また、Ｘデコーダ１１ＸＤ及びＹデコーダ１１ＹＤ
は前記リセット信号ＲＥＳＥＴによって指示されるリセ
ット期間に応答して、ワード線ＷＬｆ＿０及びビット線
ＢＬｆ＿０を選択する。これにより、前記救済情報を格
納したＮビットのメモリセルの記憶情報はＮビットのデ
ータバス１６に出力される。
号ＲＥＳＥＴのリセット期間に応答して救済情報のリー
ド動作を行う。即ち、シーケンスコントローラ１１ＳＱ
はリセット期間を検出すると、リード動作可能にセンス
アンプ１１ＳＡ及び出力バッファ１１ＯＢを活性化す
る。また、Ｘデコーダ１１ＸＤ及びＹデコーダ１１ＹＤ
は前記リセット信号ＲＥＳＥＴによって指示されるリセ
ット期間に応答して、ワード線ＷＬｆ＿０及びビット線
ＢＬｆ＿０を選択する。これにより、前記救済情報を格
納したＮビットのメモリセルの記憶情報はＮビットのデ
ータバス１６に出力される。
【００５１】前記救済アドレスレジスタ１２ＡＲ，１３
ＡＲは救済情報を格納するために例えばＮ／２ビット分
のスタティックラッチを有する。特に制限されないが、
救済アドレスレジスタ１２ＡＲを構成するスタティック
ラッチのデータ入力端子は、リセット信号ＲＥＳＥＴの
ハイレベル（論理値“１”）の期間にＮビットのデータ
バス１６の下位Ｎ／２ビットに導通され、その間に入力
したデータを、リセット信号ＲＥＳＥＴのローレベルへ
の反転動作によってラッチすることができる。他方の救
済アドレスレジスタ１３ＡＲを構成するスタティックラ
ッチのデータ入力端子は、リセット信号ＲＥＳＥＴのハ
イレベル（論理値“１”）の期間にＮビットのデータバ
ス１６の上位Ｎ／２ビットに導通され、その間に入力し
たデータを、リセット信号ＲＥＳＥＴのローレベルへの
反転動作によってラッチすることができる。したがっ
て、リセット期間が終了されると、フラッシュメモリ１
０からデータバス１６に読み出された下位側の救済情報
がＤＲＡＭ１２の救済アドレスレジスタ１２ＡＲに、上
位側の救済情報がＳＲＡＭ１３の救済アドレスレジスタ
１３ＡＲにラッチされる。それ以降、ＤＲＡＭ１２、Ｓ
ＲＡＭ１３では救済情報で特定されれるロウアドレスの
アクセスがあれば、冗長ワード線による救済が行われ
る。
ＡＲは救済情報を格納するために例えばＮ／２ビット分
のスタティックラッチを有する。特に制限されないが、
救済アドレスレジスタ１２ＡＲを構成するスタティック
ラッチのデータ入力端子は、リセット信号ＲＥＳＥＴの
ハイレベル（論理値“１”）の期間にＮビットのデータ
バス１６の下位Ｎ／２ビットに導通され、その間に入力
したデータを、リセット信号ＲＥＳＥＴのローレベルへ
の反転動作によってラッチすることができる。他方の救
済アドレスレジスタ１３ＡＲを構成するスタティックラ
ッチのデータ入力端子は、リセット信号ＲＥＳＥＴのハ
イレベル（論理値“１”）の期間にＮビットのデータバ
ス１６の上位Ｎ／２ビットに導通され、その間に入力し
たデータを、リセット信号ＲＥＳＥＴのローレベルへの
反転動作によってラッチすることができる。したがっ
て、リセット期間が終了されると、フラッシュメモリ１
０からデータバス１６に読み出された下位側の救済情報
がＤＲＡＭ１２の救済アドレスレジスタ１２ＡＲに、上
位側の救済情報がＳＲＡＭ１３の救済アドレスレジスタ
１３ＡＲにラッチされる。それ以降、ＤＲＡＭ１２、Ｓ
ＲＡＭ１３では救済情報で特定されれるロウアドレスの
アクセスがあれば、冗長ワード線による救済が行われ
る。
【００５２】図２には救済情報の詳細な一例が示され
る。この例では前述の通り救済情報は全部で最大Ｎビッ
トである。ＳＲＡＭ１３の救済情報においてＡＳ３〜Ａ
Ｓ０は救済対象ロウアドレス情報であり、ＲＥ＿Ｓはそ
の救済対象ロウアドレス情報の有効性を示すＳＲＡＭ救
済イネーブルビットである。このビットＲＥ＿Ｓは論理
値“１”によってロウアドレス情報ＡＳ３〜ＡＳ０の有
効性を示す。救済アドレスレジスタ１３ＡＲにロードさ
れたＳＲＡＭ救済イネーブルビットＲＥ＿Ｓは、論理値
“１”の場合にはアドレス比較回路１３ＡＣを活性化
し、論理値“０”の場合にはアドレス比較回路１３ＡＣ
を非活性状態に保って検出信号１３φを不一致レベル
“０”に固定する。同様にＤＲＡＭ１２の救済情報にお
いてＡＤ３〜ＡＤ０は救済対象ロウアドレス情報であ
り、ＲＥ＿Ｄはその救済対象ロウアドレス情報の有効性
を示すＤＲＡＭ救済イネーブルビットである。このビッ
トＲＥ＿Ｄは論理値“１”によってロウアドレス情報Ａ
Ｄ３〜ＡＤ０の有効性を示す。救済アドレスレジスタ１
２ＡＲにロードされたＤＲＡＭ救済イネーブルビットＲ
Ｅ＿Ｄは、論理値“１”の場合にはアドレス比較回路１
２ＡＣを活性化し、論理値“０”の場合にはアドレス比
較回路１２ＡＣを非活性状態に保って検出信号１２φを
不一致レベル“０”に固定する。
る。この例では前述の通り救済情報は全部で最大Ｎビッ
トである。ＳＲＡＭ１３の救済情報においてＡＳ３〜Ａ
Ｓ０は救済対象ロウアドレス情報であり、ＲＥ＿Ｓはそ
の救済対象ロウアドレス情報の有効性を示すＳＲＡＭ救
済イネーブルビットである。このビットＲＥ＿Ｓは論理
値“１”によってロウアドレス情報ＡＳ３〜ＡＳ０の有
効性を示す。救済アドレスレジスタ１３ＡＲにロードさ
れたＳＲＡＭ救済イネーブルビットＲＥ＿Ｓは、論理値
“１”の場合にはアドレス比較回路１３ＡＣを活性化
し、論理値“０”の場合にはアドレス比較回路１３ＡＣ
を非活性状態に保って検出信号１３φを不一致レベル
“０”に固定する。同様にＤＲＡＭ１２の救済情報にお
いてＡＤ３〜ＡＤ０は救済対象ロウアドレス情報であ
り、ＲＥ＿Ｄはその救済対象ロウアドレス情報の有効性
を示すＤＲＡＭ救済イネーブルビットである。このビッ
トＲＥ＿Ｄは論理値“１”によってロウアドレス情報Ａ
Ｄ３〜ＡＤ０の有効性を示す。救済アドレスレジスタ１
２ＡＲにロードされたＤＲＡＭ救済イネーブルビットＲ
Ｅ＿Ｄは、論理値“１”の場合にはアドレス比較回路１
２ＡＣを活性化し、論理値“０”の場合にはアドレス比
較回路１２ＡＣを非活性状態に保って検出信号１２φを
不一致レベル“０”に固定する。
【００５３】図３にはリセット期間における救済情報の
イニシャルロード処理のタイミングが示される。電源投
入によるパワーオンリセット、或いはシステムリセット
などによって、リセット信号ＲＥＳＥＴがハイレベルに
されている期間がリセット期間である。投入された電源
が安定すると、ワード線ＷＬｆ＿０とＹセレクタＹＳｆ
＿０が選択され、データバス１６にはＤＲＡＭ１２とＳ
ＲＡＭ１３の救済情報が並列的に読み出される。読み出
されたＤＲＡＭ１２の救済情報は救済アドレスレジスタ
１２ＡＲに、ＳＲＡＭ１３の救済情報は救済アドレスレ
ジスタ１３ＡＲにロードされ、ロードデータはリセット
解除によってラッチされる。
イニシャルロード処理のタイミングが示される。電源投
入によるパワーオンリセット、或いはシステムリセット
などによって、リセット信号ＲＥＳＥＴがハイレベルに
されている期間がリセット期間である。投入された電源
が安定すると、ワード線ＷＬｆ＿０とＹセレクタＹＳｆ
＿０が選択され、データバス１６にはＤＲＡＭ１２とＳ
ＲＡＭ１３の救済情報が並列的に読み出される。読み出
されたＤＲＡＭ１２の救済情報は救済アドレスレジスタ
１２ＡＲに、ＳＲＡＭ１３の救済情報は救済アドレスレ
ジスタ１３ＡＲにロードされ、ロードデータはリセット
解除によってラッチされる。
【００５４】図１において、フラッシュメモリ１１の前
記シーケンスコントローラ１１ＳＱは、モードレジスタ
１１ＭＲを有し、モードレジスタ１１ＭＲの設定内容に
従ってフラッシュメモリ１１の動作を決定する。
記シーケンスコントローラ１１ＳＱは、モードレジスタ
１１ＭＲを有し、モードレジスタ１１ＭＲの設定内容に
従ってフラッシュメモリ１１の動作を決定する。
【００５５】モードレジスタ１１ＭＲは公知のフラッシ
ュメモリと同様に、書き込み動作を指示する書き込みイ
ネーブルビット、消去動作を指示する消去イネーブルビ
ット等を有する。図示を省略する前記書き込みイネーブ
ルビット、消去イネーブルビットによって書き込み動
作、消去動作が指示されたとき、メモリセルアレイ１１
ＭＡにおけるアクセス可能な範囲はモードビットＭＢ２
の設定状態によって決る。また、その時のアクセス主体
は、モードビットＭＢ１の値によって決る。すなわち、
モードレジスタ１１ＭＲはデータバス１６を介してアク
セス可能であるが、その内の特定のモードビットＭＢ１
には、シングルチップマイクロコンピュータ（以下単に
マイクロコンピュータとも称する）１Ａの外部端子Ｐ１
の値を直接反映させることも可能である。モードビット
ＭＢ１は、マイクロコンピュータの外部に接続されるＥ
ＰＲＯＭライタなどの書き込み装置によりフラッシュメ
モリ１１に対する書換えを許容する動作モード（ＥＰＲ
ＯＭライタモード）を指定するビットとされる。モード
ビットＭＢ１が論理値“１”にされると、マイクロコン
ピュータ１Ａは見掛け上フラッシュメモリ単体の半導体
集積回路（バススレーブ）と等価な外部インタフェース
機能を持つように外部入出力回路１４の機能が変更さ
れ、また、ＣＰＵ１０の動作も停止される。すなわち、
前記モードビットＭＢ１の論理値“１”に応答して、Ｃ
ＰＵ１０のアドレスバス１５、データバス１６及びコン
トロールバス１７に結合されるバッファ回路はハイイン
ピーダンス状態とされて、ＣＰＵ１０が各バス１５，１
６，１７から電気的に切り離される。このＥＰＲＯＭラ
イタモードにおいて、外部入出力回路１４は外部からア
ドレス信号を入力してアドレスバス１５に供給し、外部
からのリード信号によるリード動作の指示に応答してデ
ータバス１６のデータを外部に出力し、また、外部から
のライト信号によるライト動作の指示に応答してデータ
を入力してデータバス１６に供給する。一方、前記モー
ドビットＭＢ１が論理値“０”のときフラッシュメモリ
１１はＣＰＵ１０の制御によってアクセス可能にされ
る。すなわち、ＣＰＵ１０の各バス１５，１６，１７に
結合されるバッファ回路は、モードビットＭＢ１の論理
値“０”に応答して、ＣＰＵ１０を各バス１５，１６，
１７と電気的に接続する。
ュメモリと同様に、書き込み動作を指示する書き込みイ
ネーブルビット、消去動作を指示する消去イネーブルビ
ット等を有する。図示を省略する前記書き込みイネーブ
ルビット、消去イネーブルビットによって書き込み動
作、消去動作が指示されたとき、メモリセルアレイ１１
ＭＡにおけるアクセス可能な範囲はモードビットＭＢ２
の設定状態によって決る。また、その時のアクセス主体
は、モードビットＭＢ１の値によって決る。すなわち、
モードレジスタ１１ＭＲはデータバス１６を介してアク
セス可能であるが、その内の特定のモードビットＭＢ１
には、シングルチップマイクロコンピュータ（以下単に
マイクロコンピュータとも称する）１Ａの外部端子Ｐ１
の値を直接反映させることも可能である。モードビット
ＭＢ１は、マイクロコンピュータの外部に接続されるＥ
ＰＲＯＭライタなどの書き込み装置によりフラッシュメ
モリ１１に対する書換えを許容する動作モード（ＥＰＲ
ＯＭライタモード）を指定するビットとされる。モード
ビットＭＢ１が論理値“１”にされると、マイクロコン
ピュータ１Ａは見掛け上フラッシュメモリ単体の半導体
集積回路（バススレーブ）と等価な外部インタフェース
機能を持つように外部入出力回路１４の機能が変更さ
れ、また、ＣＰＵ１０の動作も停止される。すなわち、
前記モードビットＭＢ１の論理値“１”に応答して、Ｃ
ＰＵ１０のアドレスバス１５、データバス１６及びコン
トロールバス１７に結合されるバッファ回路はハイイン
ピーダンス状態とされて、ＣＰＵ１０が各バス１５，１
６，１７から電気的に切り離される。このＥＰＲＯＭラ
イタモードにおいて、外部入出力回路１４は外部からア
ドレス信号を入力してアドレスバス１５に供給し、外部
からのリード信号によるリード動作の指示に応答してデ
ータバス１６のデータを外部に出力し、また、外部から
のライト信号によるライト動作の指示に応答してデータ
を入力してデータバス１６に供給する。一方、前記モー
ドビットＭＢ１が論理値“０”のときフラッシュメモリ
１１はＣＰＵ１０の制御によってアクセス可能にされ
る。すなわち、ＣＰＵ１０の各バス１５，１６，１７に
結合されるバッファ回路は、モードビットＭＢ１の論理
値“０”に応答して、ＣＰＵ１０を各バス１５，１６，
１７と電気的に接続する。
【００５６】前記モードレジスタ１１ＭＲのモードビッ
トＭＢ２は、前記ワード線ＷＬｆ＿０とＹセレクタＹＳ
ｆ＿０とによって選択可能な救済情報格納用の不揮発性
メモリセルに対する書換えを許容するか否かを決定する
制御ビットであり、論理値“０”によって救済情報の書
換えを可能にし、論理値“１”によって救済情報の書換
えを阻止する。シーケンスコントローラ１１ＳＱは、モ
ードビットＭＢ２が論理値“１”のとき、消去動作及び
書き込み動作において、ロウアドレス信号に拘わらずワ
ード線ＷＬｆ＿０のレベルを消去及び書き込みの双方を
共に阻止する電圧、例えば０Ｖにする。これにより、ワ
ード線単位で行なわれる消去、Ｎビット単位で行なわれ
る書き込み動作は、ワード線ＷＬｆ＿０に接続するメモ
リセルに対して一切阻止される。モードビットＭＢ２が
論理値“０”のときはワード線ＷＬｆ＿０のメモリセル
に対しても自由に消去及び書き込みが可能にされる。
トＭＢ２は、前記ワード線ＷＬｆ＿０とＹセレクタＹＳ
ｆ＿０とによって選択可能な救済情報格納用の不揮発性
メモリセルに対する書換えを許容するか否かを決定する
制御ビットであり、論理値“０”によって救済情報の書
換えを可能にし、論理値“１”によって救済情報の書換
えを阻止する。シーケンスコントローラ１１ＳＱは、モ
ードビットＭＢ２が論理値“１”のとき、消去動作及び
書き込み動作において、ロウアドレス信号に拘わらずワ
ード線ＷＬｆ＿０のレベルを消去及び書き込みの双方を
共に阻止する電圧、例えば０Ｖにする。これにより、ワ
ード線単位で行なわれる消去、Ｎビット単位で行なわれ
る書き込み動作は、ワード線ＷＬｆ＿０に接続するメモ
リセルに対して一切阻止される。モードビットＭＢ２が
論理値“０”のときはワード線ＷＬｆ＿０のメモリセル
に対しても自由に消去及び書き込みが可能にされる。
【００５７】前記動作モードの設定が可能にされるマイ
クロコンピュータ１Ａにおいて、ＤＲＡＭ１２及びＳＲ
ＡＭ１３に対する欠陥救済は、図４の（Ａ）に例示さる
ようにう、先ず、マイクロコンピュータ１Ａのメーカに
よるウェーハプロセスで形成されたチップに対する最初
のプローブ検査（Ｓ１）の結果に対して行うことができ
る（Ｓ２）。このときの救済では、モードビットＭＢ１
によってマイクロコンピュータ１ＡをＥＰＲＯＭライタ
モードとし、テスタ若しくはＥＰＲＯＭライタのような
専用書き込み装置を用いてフラッシュメモリ１１をアク
セスできるようにし、モードビットＭＢ２を論理値
“０”にして、フラッシュメモリ１１の所定領域に救済
情報を書き込む。その後、再度プローブ検査を行って
（Ｓ３）、パッケージング（Ｓ４）、電源電圧Ｖｄｄを
通常動作時より高くして信頼性をテストするバーン・イ
ン・テスト（Ｓ５）を経て、選別（Ｓ６）が行なわれ
る。バーン・イン・テストなどの影響で新たな不良が発
見された不良品には欠陥救済の機会を与えることができ
る（Ｓ７）。例えば、ステップＳ２で欠陥の無かったマ
イクロコンピュータ１Ａにバーン・イン・テストなどに
より欠陥が顕在化した場合、前述と同じようにして、欠
陥を救済することができる（Ｓ７）。欠陥救済品に対し
て再度選別（Ｓ８）が行なわれた後、製品が出荷される
（Ｓ９）。その製品を購入したユーザは当該マイクロコ
ンピュータを所要の回路基板に実装し、実装された回路
は適宜動作されることになる（Ｓ１０）。この動作中に
は前記モードビットＭＢ２を論理値“１”にして、救済
情報が誤って書き換えられないようにしておく。このオ
ンボード状態で動作されるマイクロコンピュータ１Ａ
に、必要に応じて欠陥診断用のテストプログラム（診断
プログラム）を実行させて、欠陥の有無を判定し、発見
された欠陥に対しては、オンボード状態でマイクロコン
ピュータ１Ａに内蔵のＣＰＵ１０を介して欠陥救済を施
すことができる（Ｓ１１）。例えば、製造工程において
全く欠陥の無かったマイクロコンピュータ１Ａが経時的
に回路素子若しくは回路要素の特性が劣化して欠陥を生
じた場合や、動作温度、動作電圧などの動作環境の変化
に応じて新たに欠陥が生じた場合にも、それに対処する
ことができる。ヒューズを用いた欠陥救済技術である図
４の（Ｂ）と比較した場合、救済可能な時期は３倍以上
に増える。
クロコンピュータ１Ａにおいて、ＤＲＡＭ１２及びＳＲ
ＡＭ１３に対する欠陥救済は、図４の（Ａ）に例示さる
ようにう、先ず、マイクロコンピュータ１Ａのメーカに
よるウェーハプロセスで形成されたチップに対する最初
のプローブ検査（Ｓ１）の結果に対して行うことができ
る（Ｓ２）。このときの救済では、モードビットＭＢ１
によってマイクロコンピュータ１ＡをＥＰＲＯＭライタ
モードとし、テスタ若しくはＥＰＲＯＭライタのような
専用書き込み装置を用いてフラッシュメモリ１１をアク
セスできるようにし、モードビットＭＢ２を論理値
“０”にして、フラッシュメモリ１１の所定領域に救済
情報を書き込む。その後、再度プローブ検査を行って
（Ｓ３）、パッケージング（Ｓ４）、電源電圧Ｖｄｄを
通常動作時より高くして信頼性をテストするバーン・イ
ン・テスト（Ｓ５）を経て、選別（Ｓ６）が行なわれ
る。バーン・イン・テストなどの影響で新たな不良が発
見された不良品には欠陥救済の機会を与えることができ
る（Ｓ７）。例えば、ステップＳ２で欠陥の無かったマ
イクロコンピュータ１Ａにバーン・イン・テストなどに
より欠陥が顕在化した場合、前述と同じようにして、欠
陥を救済することができる（Ｓ７）。欠陥救済品に対し
て再度選別（Ｓ８）が行なわれた後、製品が出荷される
（Ｓ９）。その製品を購入したユーザは当該マイクロコ
ンピュータを所要の回路基板に実装し、実装された回路
は適宜動作されることになる（Ｓ１０）。この動作中に
は前記モードビットＭＢ２を論理値“１”にして、救済
情報が誤って書き換えられないようにしておく。このオ
ンボード状態で動作されるマイクロコンピュータ１Ａ
に、必要に応じて欠陥診断用のテストプログラム（診断
プログラム）を実行させて、欠陥の有無を判定し、発見
された欠陥に対しては、オンボード状態でマイクロコン
ピュータ１Ａに内蔵のＣＰＵ１０を介して欠陥救済を施
すことができる（Ｓ１１）。例えば、製造工程において
全く欠陥の無かったマイクロコンピュータ１Ａが経時的
に回路素子若しくは回路要素の特性が劣化して欠陥を生
じた場合や、動作温度、動作電圧などの動作環境の変化
に応じて新たに欠陥が生じた場合にも、それに対処する
ことができる。ヒューズを用いた欠陥救済技術である図
４の（Ｂ）と比較した場合、救済可能な時期は３倍以上
に増える。
【００５８】前記オンボード書き込みによる欠陥救済の
ための診断プログラム及びオンボード書き込み時に実行
される書き込みプログラムはフラッシュメモリ１１のワ
ード線ＷＬｆ＿０以外の領域に格納しておくことができ
る。診断プログラムの実行は割り込みなどによってＣＰ
Ｕ１０に任意に指示し、或いはタイマなどを用いて自動
的に実行できるようにしてもよい。診断プログラムの内
容はここでは詳細に図示しないが、ＳＲＡＭ１２及びＤ
ＲＡＭ１３に所定のテストパターンを書き込んでから読
み出し、読み出したデータと期待値データとを比較して
欠陥の有無を判定し、欠陥が有れば、救済可能な冗長構
成が余っているかを調べる処理を行なう。救済可能な冗
長構成が余っている場合には、その欠陥を救済するため
の救済情報をフラッシュメモリ１０の救済情報格納用の
不揮発性メモリセルに書き込むため、前記ＣＰＵ１０に
前記書き込みプログラムを実行させて、救済情報をフラ
ッシュメモリ１１の所定のメモリセルへ書き込ませる処
理を行う。救済可能な冗長構成が余っていない場合に
は、ＣＰＵ１０はエラーステータスビットをセットし、
それに応じた割り込み処理（例えばサービスマンコール
の表示）を行うようにすることができる。
ための診断プログラム及びオンボード書き込み時に実行
される書き込みプログラムはフラッシュメモリ１１のワ
ード線ＷＬｆ＿０以外の領域に格納しておくことができ
る。診断プログラムの実行は割り込みなどによってＣＰ
Ｕ１０に任意に指示し、或いはタイマなどを用いて自動
的に実行できるようにしてもよい。診断プログラムの内
容はここでは詳細に図示しないが、ＳＲＡＭ１２及びＤ
ＲＡＭ１３に所定のテストパターンを書き込んでから読
み出し、読み出したデータと期待値データとを比較して
欠陥の有無を判定し、欠陥が有れば、救済可能な冗長構
成が余っているかを調べる処理を行なう。救済可能な冗
長構成が余っている場合には、その欠陥を救済するため
の救済情報をフラッシュメモリ１０の救済情報格納用の
不揮発性メモリセルに書き込むため、前記ＣＰＵ１０に
前記書き込みプログラムを実行させて、救済情報をフラ
ッシュメモリ１１の所定のメモリセルへ書き込ませる処
理を行う。救済可能な冗長構成が余っていない場合に
は、ＣＰＵ１０はエラーステータスビットをセットし、
それに応じた割り込み処理（例えばサービスマンコール
の表示）を行うようにすることができる。
【００５９】前記システムＬＳＩとしてのシングルチッ
プマイクロコンピュータ１Ａは、欠陥救済のためのヒュ
ーズプログラム回路が不用になり、ヒューズ切断のため
の装置や工程が省け、テスティングコストを削減するこ
とができる。銅配線系プロセスのようなヒューズのレー
ザ熔断開口部の形成プロセスが複雑であると言う事情に
対しても、ヒューズプログラム回路を用いないので、製
造プロセスが簡素になる。例えば図５に例示されるよう
に、その表面に図示しないＭＯＳＦＥＴのような回路素
子が形成される単結晶シリコンからなるシリコン基板
（Ｓｉ基板）１００上の最下層のポリシリコン配線層１
０２の上にそれぞれ窒化チタン（ＴｉＮ）層１０５，１
１１，１１７等を介して形成される銅配線層が第１層１
０６から第５層（１１２，１１８，１２４，１３０）ま
であるとすると、レーザ溶断可能なポリシリコンヒュー
ズをファイナルパッシベーション膜１３２を通して露出
させるための開口１３３を形成するとき、配線層平坦化
のための配線埋め込み溝を形成するときのエッチング用
ストッパである何層もの窒化シリコン（ＳｉＮ）層１３
１、１２７，１２５、１２１，１１９，１１５，１１
３，１０９，１０７，１０３を一度にエッチングで除去
することが難しいため、層間絶縁膜（酸化シリコン）１
２８，１２６，１２２等のエッチングのためのエッチン
グガスとＳｉＮ層のエッチングガスを交互に何回も切換
えなければならず、製造工程数が著しく増えてしまう。
欠陥救済にヒューズプログラム回路を用いなければ銅配
線を用いるプロセスにおいて何ら問題を生じない。すな
わち、本発明の半導体集積回路１Ａないし後述される半
導体集積回路１Ｂ及び１Ｃは、図５のデバイス断面図か
らヒューズ１０２Ｃを省いたデバイス構造とされる。そ
れによって、配線抵抗が小さく、且つ、高周波動作が可
能な半導体集積回路１Ａ、１Ｂ、１Ｃを提供できる。
プマイクロコンピュータ１Ａは、欠陥救済のためのヒュ
ーズプログラム回路が不用になり、ヒューズ切断のため
の装置や工程が省け、テスティングコストを削減するこ
とができる。銅配線系プロセスのようなヒューズのレー
ザ熔断開口部の形成プロセスが複雑であると言う事情に
対しても、ヒューズプログラム回路を用いないので、製
造プロセスが簡素になる。例えば図５に例示されるよう
に、その表面に図示しないＭＯＳＦＥＴのような回路素
子が形成される単結晶シリコンからなるシリコン基板
（Ｓｉ基板）１００上の最下層のポリシリコン配線層１
０２の上にそれぞれ窒化チタン（ＴｉＮ）層１０５，１
１１，１１７等を介して形成される銅配線層が第１層１
０６から第５層（１１２，１１８，１２４，１３０）ま
であるとすると、レーザ溶断可能なポリシリコンヒュー
ズをファイナルパッシベーション膜１３２を通して露出
させるための開口１３３を形成するとき、配線層平坦化
のための配線埋め込み溝を形成するときのエッチング用
ストッパである何層もの窒化シリコン（ＳｉＮ）層１３
１、１２７，１２５、１２１，１１９，１１５，１１
３，１０９，１０７，１０３を一度にエッチングで除去
することが難しいため、層間絶縁膜（酸化シリコン）１
２８，１２６，１２２等のエッチングのためのエッチン
グガスとＳｉＮ層のエッチングガスを交互に何回も切換
えなければならず、製造工程数が著しく増えてしまう。
欠陥救済にヒューズプログラム回路を用いなければ銅配
線を用いるプロセスにおいて何ら問題を生じない。すな
わち、本発明の半導体集積回路１Ａないし後述される半
導体集積回路１Ｂ及び１Ｃは、図５のデバイス断面図か
らヒューズ１０２Ｃを省いたデバイス構造とされる。そ
れによって、配線抵抗が小さく、且つ、高周波動作が可
能な半導体集積回路１Ａ、１Ｂ、１Ｃを提供できる。
【００６０】また、フラッシュメモリ１１に対する救済
情報の書換えが可能であるから、バーン・インの後に発
生した欠陥も新たに救済でき、更に、システム若しくは
回路基板に実装してから経時的に発生する欠陥に対して
も救済を施すことが可能である。
情報の書換えが可能であるから、バーン・インの後に発
生した欠陥も新たに救済でき、更に、システム若しくは
回路基板に実装してから経時的に発生する欠陥に対して
も救済を施すことが可能である。
【００６１】これにより、ＣＰＵ１０と共に、フラッシ
ュメモリ１１と一緒にＤＲＡＭ１２やＳＲＡＭ１３など
の揮発性メモリが搭載された大規模な論理構成を有する
シングルチップマイクロコンピュータ１Ａ等の回路の欠
陥に対して救済効率を向上させることができる。したが
て、大規模な論理を有する半導体集積回路１Ａの歩留ま
り向上によってコスト低減を実現することができる。
ュメモリ１１と一緒にＤＲＡＭ１２やＳＲＡＭ１３など
の揮発性メモリが搭載された大規模な論理構成を有する
シングルチップマイクロコンピュータ１Ａ等の回路の欠
陥に対して救済効率を向上させることができる。したが
て、大規模な論理を有する半導体集積回路１Ａの歩留ま
り向上によってコスト低減を実現することができる。
【００６２】ここで、前記ＤＲＡＭ１２、ＳＲＡＭ１３
及びフラッシュメモリ１１について以上で説明を省略し
た構成について補足説明を行う。
及びフラッシュメモリ１１について以上で説明を省略し
た構成について補足説明を行う。
【００６３】《ＤＲＡＭ》前記ＤＲＡＭ１２において、
メモリセルアレイ１２ＭＡは、図６に例示されるような
アドレス選択用ＭＯＳＦＥＴＱＳと情報保持用キャパシ
タＣＳとからなり、選択用端子としてのＭＯＳＦＥＴＱ
Ｓのゲートが対応するワード線ＷＬに接続され、データ
入出力端子としてのＭＯＳＦＥＴＱＳのドレインもしく
はソースが対応するビット線ＢＬに接続された、公知の
ダイナミック型メモリセルＤＭＣを多数備える。キャパ
シタＣＳの１つの電極は、共通電極ＰＬとされ、電源電
圧の半分に等しいような所定の電源が与えられる。メモ
リセルアレイ１２ＭＡは、図７に例示されるように、ス
タティックラッチ形態のセンスアンプＳＡｄに対して公
知の折り返しビット線構造を有し、ビット線ＢＬｄ＿０
〜ＢＬｄ＿Ｍｄを備えている。ビット線ＢＬｄ＿０〜Ｂ
Ｌｄ＿Ｍｄと交差する方向にはワード線ＷＬｄ＿０〜Ｗ
Ｌｄ＿Ｎｄが配置され、更に、欠陥救済のための冗長ワ
ード線ＷＬｄＲが設けられている。特に図示はしないが
冗長ビット線を採用することも可能である。ビット線Ｂ
Ｌｄ＿０〜ＢＬｄ＿ＭｄはＹセレクタＹＳｄ＿０〜ＹＳ
ｄ＿Ｍｄを介してコモンデータ線１２ＣＤに共通接続さ
れる。図1に示されるように、前記ワード線ＷＬｄ＿０
〜ＷＬｄ＿Ｎｄと冗長ワード線ＷＬｄＲはＸデコーダ１
２ＸＤによって一本が選択される。ＹセレクタＹＳｄ＿
０〜ＹＳｄ＿ＭｄはＹデコーダ１２ＹＤのデコード出力
によって一つがオン状態にされる。図1において、メモ
リセルアレイ１２ＭＡ及びＹセレクタＹＳｄ＿０〜ＹＳ
ｄ＿Ｍｄは紙面の表裏方向にＮ組設けられていると理解
されたい。したがって、Ｘデコーダ１２ＸＤ及びＹデコ
ーダ１２ＹＤによる選択動作が行われると、コモンデー
タ線１２ＣＤにはＮビット単位でデータの入出力が行な
われることになる。書き込みデータはデータバス１６か
ら入力バッファ１２ＩＢに供給され、入力データに従っ
て書き込みバッファ１２ＷＢがコモンデータ線１２ＣＤ
を介してビット線をドライブする。データ読み出し動作
ではビット線からコモンデータ線１２ＣＤに伝達された
読み出しデータをメインアンプ１２ＭＡで増幅し、これ
を出力バッファ１２ＯＢからデータバス１６に出力す
る。
メモリセルアレイ１２ＭＡは、図６に例示されるような
アドレス選択用ＭＯＳＦＥＴＱＳと情報保持用キャパシ
タＣＳとからなり、選択用端子としてのＭＯＳＦＥＴＱ
Ｓのゲートが対応するワード線ＷＬに接続され、データ
入出力端子としてのＭＯＳＦＥＴＱＳのドレインもしく
はソースが対応するビット線ＢＬに接続された、公知の
ダイナミック型メモリセルＤＭＣを多数備える。キャパ
シタＣＳの１つの電極は、共通電極ＰＬとされ、電源電
圧の半分に等しいような所定の電源が与えられる。メモ
リセルアレイ１２ＭＡは、図７に例示されるように、ス
タティックラッチ形態のセンスアンプＳＡｄに対して公
知の折り返しビット線構造を有し、ビット線ＢＬｄ＿０
〜ＢＬｄ＿Ｍｄを備えている。ビット線ＢＬｄ＿０〜Ｂ
Ｌｄ＿Ｍｄと交差する方向にはワード線ＷＬｄ＿０〜Ｗ
Ｌｄ＿Ｎｄが配置され、更に、欠陥救済のための冗長ワ
ード線ＷＬｄＲが設けられている。特に図示はしないが
冗長ビット線を採用することも可能である。ビット線Ｂ
Ｌｄ＿０〜ＢＬｄ＿ＭｄはＹセレクタＹＳｄ＿０〜ＹＳ
ｄ＿Ｍｄを介してコモンデータ線１２ＣＤに共通接続さ
れる。図1に示されるように、前記ワード線ＷＬｄ＿０
〜ＷＬｄ＿Ｎｄと冗長ワード線ＷＬｄＲはＸデコーダ１
２ＸＤによって一本が選択される。ＹセレクタＹＳｄ＿
０〜ＹＳｄ＿ＭｄはＹデコーダ１２ＹＤのデコード出力
によって一つがオン状態にされる。図1において、メモ
リセルアレイ１２ＭＡ及びＹセレクタＹＳｄ＿０〜ＹＳ
ｄ＿Ｍｄは紙面の表裏方向にＮ組設けられていると理解
されたい。したがって、Ｘデコーダ１２ＸＤ及びＹデコ
ーダ１２ＹＤによる選択動作が行われると、コモンデー
タ線１２ＣＤにはＮビット単位でデータの入出力が行な
われることになる。書き込みデータはデータバス１６か
ら入力バッファ１２ＩＢに供給され、入力データに従っ
て書き込みバッファ１２ＷＢがコモンデータ線１２ＣＤ
を介してビット線をドライブする。データ読み出し動作
ではビット線からコモンデータ線１２ＣＤに伝達された
読み出しデータをメインアンプ１２ＭＡで増幅し、これ
を出力バッファ１２ＯＢからデータバス１６に出力す
る。
【００６４】前記冗長ワード線ＷＬｄＲによって救済す
べき正規ワード線のロウアドレスを特定する救済情報は
前記救済アドレスレジスタ１２ＡＲに設定されている。
この救済アドレスレジスタ１２ＡＲは複数ビットのスタ
ティックラッチから成り、そのデータ入力端子は、リセ
ット信号ＲＥＳＥＴのハイレベルに応答してデータバス
１６に導通され、データバス１６から救済情報がロード
される。ロードされた救済情報が有効であるとき、その
救済情報はアドレス比較回路１２ＡＣによって前記アド
レスバッファ１２ＡＢからのロウアドレス信号と比較さ
れる。比較結果が一致のとき、検出信号１２φが論理値
“１”にされ、それ以外は論理値“０”にされる。前記
Ｘデコーダ１２ＸＤ及びＹデコーダ１２ＹＤは、アドレ
スバス１５のアドレス信号がアドレスバッファ１２ＡＢ
を介して供給され、供給されたアドレス信号をデコード
する。特にＸデコーダ１２ＸＤは、アドレス比較回路１
２ＡＣから供給される検出信号１２φが不一致を意味す
る論理値“０”のときはアドレスバッファ１２ＡＢから
のロウアドレス信号をデコードするが、検出信号１２φ
が一致を意味する論理値“１”のときにはアドレスバッ
ファ１２ＡＢからのロウアドレス信号のデコードが禁止
され、代わりに冗長ワード線ＷＬｄＲを選択する。これ
により、不良のワード線に係るメモリアクセスは冗長ワ
ード線ＷＬｄＲに係る冗長用のメモリセルの選択動作に
代えられる。
べき正規ワード線のロウアドレスを特定する救済情報は
前記救済アドレスレジスタ１２ＡＲに設定されている。
この救済アドレスレジスタ１２ＡＲは複数ビットのスタ
ティックラッチから成り、そのデータ入力端子は、リセ
ット信号ＲＥＳＥＴのハイレベルに応答してデータバス
１６に導通され、データバス１６から救済情報がロード
される。ロードされた救済情報が有効であるとき、その
救済情報はアドレス比較回路１２ＡＣによって前記アド
レスバッファ１２ＡＢからのロウアドレス信号と比較さ
れる。比較結果が一致のとき、検出信号１２φが論理値
“１”にされ、それ以外は論理値“０”にされる。前記
Ｘデコーダ１２ＸＤ及びＹデコーダ１２ＹＤは、アドレ
スバス１５のアドレス信号がアドレスバッファ１２ＡＢ
を介して供給され、供給されたアドレス信号をデコード
する。特にＸデコーダ１２ＸＤは、アドレス比較回路１
２ＡＣから供給される検出信号１２φが不一致を意味す
る論理値“０”のときはアドレスバッファ１２ＡＢから
のロウアドレス信号をデコードするが、検出信号１２φ
が一致を意味する論理値“１”のときにはアドレスバッ
ファ１２ＡＢからのロウアドレス信号のデコードが禁止
され、代わりに冗長ワード線ＷＬｄＲを選択する。これ
により、不良のワード線に係るメモリアクセスは冗長ワ
ード線ＷＬｄＲに係る冗長用のメモリセルの選択動作に
代えられる。
【００６５】ＤＲＡＭ１２の内部タイミング制御はタイ
ミングコントローラ１２ＴＣが行う。タイミングコント
ローラ１２ＴＣにはコントロールバス１７を介してＣＰ
Ｕ１０からリード信号及びライト信号等のストローブ信
号が供給されると共に、アドレスバス１５からメモリ選
択信号とみなされる複数ビットのアドレス信号が供給さ
れる。タイミングコントローラ１２ＣＴによってＤＲＡ
Ｍ１２の動作選択が検出されると、Ｘデコーダ１２ＸＤ
等の回路が活性化され、リード信号によって読み出し動
作が指示されているときは、メモリセルアレイ１２ＭＡ
で選択されたメモリセルの記憶情報がメインアンプ１２
ＭＡや出力バッファ１２ＯＢを介してデータバス１６に
出力され、ライト信号によって書き込み動作が指示され
ているときは、メモリセルアレイ１２ＭＡで選択された
メモリセルには、入力バッファ１２ＩＢ及び書き込みバ
ッファ１２ＷＢを介して入力されたデータが書き込まれ
る。
ミングコントローラ１２ＴＣが行う。タイミングコント
ローラ１２ＴＣにはコントロールバス１７を介してＣＰ
Ｕ１０からリード信号及びライト信号等のストローブ信
号が供給されると共に、アドレスバス１５からメモリ選
択信号とみなされる複数ビットのアドレス信号が供給さ
れる。タイミングコントローラ１２ＣＴによってＤＲＡ
Ｍ１２の動作選択が検出されると、Ｘデコーダ１２ＸＤ
等の回路が活性化され、リード信号によって読み出し動
作が指示されているときは、メモリセルアレイ１２ＭＡ
で選択されたメモリセルの記憶情報がメインアンプ１２
ＭＡや出力バッファ１２ＯＢを介してデータバス１６に
出力され、ライト信号によって書き込み動作が指示され
ているときは、メモリセルアレイ１２ＭＡで選択された
メモリセルには、入力バッファ１２ＩＢ及び書き込みバ
ッファ１２ＷＢを介して入力されたデータが書き込まれ
る。
【００６６】《ＳＲＡＭ》前記ＳＲＡＭ１３は、メモリ
セルアレイ１３ＭＡに、図８に例示されるような公知の
ＣＭＯＳスタティック型メモリセルＳＭＣを多数備え
る。すなわち、ＣＭＯＳスタティック型メモリセルＳＭ
Ｃは、図８のようにＰチャンネル型ＭＯＳＦＥＴＱＰ
１、ＱＰ２とＮチャンネル型ＭＯＳＦＥＴＱＮ１ないし
ＱＮ４とからなる。ＱＰ１とＱＮ１の相互、ＱＰ２とＱ
Ｎ２の相互は、それぞれＣＭＯＳインバータを構成する
とみなされ、その入力端子と出力端子が交差接続される
ことによって全体として１つのＣＭＯＳラッチ回路を構
成する。ＱＮ３とＱＮ４は、選択スイッチを構成する。
ＱＮ３とＱＮ４のゲートは、メモリセルの選択端子を構
成し、対応するワード線ＷＬに接続される。対応する対
のビット線ＢＬ、ＢＢＬに接続されたＱＮ３、ＱＮ４の
ドレインもしくはソースは、メモリセルのデータ入出力
端子とされる。メモリセルは抵抗負荷型のスタティック
ラッチ形態に構成してもよい。メモリセルアレイ１３Ｍ
Ａは、図９に例示されるように、相補ビット線ＢＬｓ＿
０，ＢＬＢｓ＿０〜ＢＬｓ＿Ｍｓ，ＢＬＢｓ＿Ｍｓを備
えている。相補ビット線ＢＬｓ＿０，ＢＬＢｓ＿０〜Ｂ
Ｌｓ＿Ｍｓ，ＢＬＢｓ＿Ｍｓと交差する方向にはワード
線ＷＬｓ＿０〜ＷＬｓ＿Ｎｓが配置され、更に、欠陥救
済のための冗長ワード線ＷＬｓＲが設けられている。特
に図示はしないが冗長ビット線を採用することも可能で
ある。相補ビット線ＢＬｓ＿０，ＢＬＢｓ＿０〜ＢＬｓ
＿Ｍｓ，ＢＬＢｓ＿ＭｓはＹセレクタＹＳｓ＿０，ＹＳ
Ｂｓ＿０〜ＹＳｓ＿Ｍｓ，ＹＳＢｓ＿Ｍｓを介してコモ
ンデータ線１３ＣＤに共通接続される。図1に示される
ように、前記ワード線ＷＬｓ＿０〜ＷＬｓ＿Ｎｓと冗長
ワード線ＷＬｓＲはＸデコーダ１３ＸＤによって一本が
選択される。ＹセレクタＹＳｓ＿０，ＹＳＢｓ＿０〜Ｙ
Ｓｓ＿Ｍｓ，ＹＳＢｓ＿ＭｓはＹデコーダ１３ＹＤのデ
コード出力によって一対がオン状態にされる。図1にお
いて、メモリセルアレイ１３ＭＡ及びＹセレクタＹＳｓ
＿０，ＹＳＢｓ＿０〜ＹＳｓ＿Ｍｓ，ＹＳＢｓ＿Ｍｓは
紙面の表裏方向にＮ組設けられていると理解されたい。
したがって、Ｘデコーダ１３ＸＤ及びＹデコーダ１３Ｙ
Ｄによる選択動作が行われると、コモンデータ線１３Ｃ
ＤにはＮビット単位でデータの入出力が行なわれること
になる。書き込みデータはデータバス１６から入力バッ
ファ１３ＩＢに供給され、入力データに従って書き込み
バッファ１３ＷＢがコモンデータ線１３ＣＤを介してビ
ット線をドライブする。データ読み出し動作ではビット
線からコモンデータ線１３ＣＤに伝達された読み出しデ
ータをセンスアンプ１３ＳＡで増幅し、これを出力バッ
ファ１３ＯＢからデータバス１６に出力する。
セルアレイ１３ＭＡに、図８に例示されるような公知の
ＣＭＯＳスタティック型メモリセルＳＭＣを多数備え
る。すなわち、ＣＭＯＳスタティック型メモリセルＳＭ
Ｃは、図８のようにＰチャンネル型ＭＯＳＦＥＴＱＰ
１、ＱＰ２とＮチャンネル型ＭＯＳＦＥＴＱＮ１ないし
ＱＮ４とからなる。ＱＰ１とＱＮ１の相互、ＱＰ２とＱ
Ｎ２の相互は、それぞれＣＭＯＳインバータを構成する
とみなされ、その入力端子と出力端子が交差接続される
ことによって全体として１つのＣＭＯＳラッチ回路を構
成する。ＱＮ３とＱＮ４は、選択スイッチを構成する。
ＱＮ３とＱＮ４のゲートは、メモリセルの選択端子を構
成し、対応するワード線ＷＬに接続される。対応する対
のビット線ＢＬ、ＢＢＬに接続されたＱＮ３、ＱＮ４の
ドレインもしくはソースは、メモリセルのデータ入出力
端子とされる。メモリセルは抵抗負荷型のスタティック
ラッチ形態に構成してもよい。メモリセルアレイ１３Ｍ
Ａは、図９に例示されるように、相補ビット線ＢＬｓ＿
０，ＢＬＢｓ＿０〜ＢＬｓ＿Ｍｓ，ＢＬＢｓ＿Ｍｓを備
えている。相補ビット線ＢＬｓ＿０，ＢＬＢｓ＿０〜Ｂ
Ｌｓ＿Ｍｓ，ＢＬＢｓ＿Ｍｓと交差する方向にはワード
線ＷＬｓ＿０〜ＷＬｓ＿Ｎｓが配置され、更に、欠陥救
済のための冗長ワード線ＷＬｓＲが設けられている。特
に図示はしないが冗長ビット線を採用することも可能で
ある。相補ビット線ＢＬｓ＿０，ＢＬＢｓ＿０〜ＢＬｓ
＿Ｍｓ，ＢＬＢｓ＿ＭｓはＹセレクタＹＳｓ＿０，ＹＳ
Ｂｓ＿０〜ＹＳｓ＿Ｍｓ，ＹＳＢｓ＿Ｍｓを介してコモ
ンデータ線１３ＣＤに共通接続される。図1に示される
ように、前記ワード線ＷＬｓ＿０〜ＷＬｓ＿Ｎｓと冗長
ワード線ＷＬｓＲはＸデコーダ１３ＸＤによって一本が
選択される。ＹセレクタＹＳｓ＿０，ＹＳＢｓ＿０〜Ｙ
Ｓｓ＿Ｍｓ，ＹＳＢｓ＿ＭｓはＹデコーダ１３ＹＤのデ
コード出力によって一対がオン状態にされる。図1にお
いて、メモリセルアレイ１３ＭＡ及びＹセレクタＹＳｓ
＿０，ＹＳＢｓ＿０〜ＹＳｓ＿Ｍｓ，ＹＳＢｓ＿Ｍｓは
紙面の表裏方向にＮ組設けられていると理解されたい。
したがって、Ｘデコーダ１３ＸＤ及びＹデコーダ１３Ｙ
Ｄによる選択動作が行われると、コモンデータ線１３Ｃ
ＤにはＮビット単位でデータの入出力が行なわれること
になる。書き込みデータはデータバス１６から入力バッ
ファ１３ＩＢに供給され、入力データに従って書き込み
バッファ１３ＷＢがコモンデータ線１３ＣＤを介してビ
ット線をドライブする。データ読み出し動作ではビット
線からコモンデータ線１３ＣＤに伝達された読み出しデ
ータをセンスアンプ１３ＳＡで増幅し、これを出力バッ
ファ１３ＯＢからデータバス１６に出力する。
【００６７】前記冗長ワード線ＷＬｓＲによって救済す
べき正規ワード線のロウアドレスを特定する救済情報は
救済アドレスレジスタ１３ＡＲに設定されている。この
救済アドレスレジスタ１３ＡＲは複数ビットのスタティ
ックラッチから成り、そのデータ入力端子は、リセット
信号ＲＥＳＥＴのハイレベルに応答してデータバス１６
に導通され、データバス１６から救済情報がロードされ
る。ロードされた救済情報が有効であるとき、その救済
情報はアドレス比較回路１３ＡＣによって前記アドレス
バッファ１３ＡＢからのロウアドレス信号と比較され
る。比較結果が一致のとき、検出信号１３φが論理値
“１”にされ、それ以外は論理値“０”にされる。前記
Ｘデコーダ１３ＸＤ及びＹデコーダ１３ＹＤは、アドレ
スバス１５のアドレス信号がアドレスバッファ１３ＡＢ
を介して供給され、供給されたアドレス信号をデコード
する。特にＸデコーダ１３ＸＤは、アドレス比較回路１
３ＡＣから供給される検出信号１３φが不一致を意味す
る論理値“０”のときはアドレスバッファ１３ＡＢから
のロウアドレス信号をデコードするが、検出信号１３φ
が一致を意味する論理値“１”のときにはアドレスバッ
ファ１２ＡＢからのロウアドレス信号のデコードが禁止
され、代わりに冗長ワード線ＷＬｓＲを選択する。これ
により、不良のワード線に係るメモリアクセスは冗長ワ
ード線ＷＬｓＲに係る冗長用のメモリセルの選択動作に
代えられる。
べき正規ワード線のロウアドレスを特定する救済情報は
救済アドレスレジスタ１３ＡＲに設定されている。この
救済アドレスレジスタ１３ＡＲは複数ビットのスタティ
ックラッチから成り、そのデータ入力端子は、リセット
信号ＲＥＳＥＴのハイレベルに応答してデータバス１６
に導通され、データバス１６から救済情報がロードされ
る。ロードされた救済情報が有効であるとき、その救済
情報はアドレス比較回路１３ＡＣによって前記アドレス
バッファ１３ＡＢからのロウアドレス信号と比較され
る。比較結果が一致のとき、検出信号１３φが論理値
“１”にされ、それ以外は論理値“０”にされる。前記
Ｘデコーダ１３ＸＤ及びＹデコーダ１３ＹＤは、アドレ
スバス１５のアドレス信号がアドレスバッファ１３ＡＢ
を介して供給され、供給されたアドレス信号をデコード
する。特にＸデコーダ１３ＸＤは、アドレス比較回路１
３ＡＣから供給される検出信号１３φが不一致を意味す
る論理値“０”のときはアドレスバッファ１３ＡＢから
のロウアドレス信号をデコードするが、検出信号１３φ
が一致を意味する論理値“１”のときにはアドレスバッ
ファ１２ＡＢからのロウアドレス信号のデコードが禁止
され、代わりに冗長ワード線ＷＬｓＲを選択する。これ
により、不良のワード線に係るメモリアクセスは冗長ワ
ード線ＷＬｓＲに係る冗長用のメモリセルの選択動作に
代えられる。
【００６８】ＳＲＡＭ１３の内部タイミング制御はタイ
ミングコントローラ１３ＴＣが行う。タイミングコント
ローラ１３ＴＣにはコントロールバス１７を介してＣＰ
Ｕ１０からリード信号及びライト信号等のストローブ信
号が供給されると共に、アドレスバス１５からメモリ選
択信号とみなされる複数ビットのアドレス信号が供給さ
れる。タイミングコントローラ１３ＣＴによってＳＲＡ
Ｍ１３の動作選択が検出されると、Ｘデコーダ１３ＸＤ
等の回路が活性化され、リード信号によって読み出し動
作が指示されているときは、メモリセルアレイ１３ＭＡ
で選択されたメモリセルの記憶情報がセンスアンプ１３
ＳＡや出力バッファ１３ＯＢを介してデータバス１６に
出力され、ライト信号によって書き込み動作が指示され
ているときは、メモリセルアレイ１３ＭＡで選択された
メモリセルには、入力バッファ１３ＩＢ及び書き込みバ
ッファ１３ＷＢを介して入力されたデータが書き込まれ
る。
ミングコントローラ１３ＴＣが行う。タイミングコント
ローラ１３ＴＣにはコントロールバス１７を介してＣＰ
Ｕ１０からリード信号及びライト信号等のストローブ信
号が供給されると共に、アドレスバス１５からメモリ選
択信号とみなされる複数ビットのアドレス信号が供給さ
れる。タイミングコントローラ１３ＣＴによってＳＲＡ
Ｍ１３の動作選択が検出されると、Ｘデコーダ１３ＸＤ
等の回路が活性化され、リード信号によって読み出し動
作が指示されているときは、メモリセルアレイ１３ＭＡ
で選択されたメモリセルの記憶情報がセンスアンプ１３
ＳＡや出力バッファ１３ＯＢを介してデータバス１６に
出力され、ライト信号によって書き込み動作が指示され
ているときは、メモリセルアレイ１３ＭＡで選択された
メモリセルには、入力バッファ１３ＩＢ及び書き込みバ
ッファ１３ＷＢを介して入力されたデータが書き込まれ
る。
【００６９】《フラッシュメモリ》前記フラッシュメモ
リ１１は、メモリセルアレイ１１ＭＡに、図１０に例示
される不揮発性メモリセル（フラッシュメモリセル）Ｆ
ＭＣを多数備える。メモリセルＦＭＣは、コントロール
ゲート（ＣＧ）、フローティングゲート（ＦＧ）、ソー
ス（ＳＣ）及びドレイン（ＤＲ）を持つ１個のメモリセ
ルトランジスタによって構成される。メモリセルアレイ
１１ＭＡは、図１１に例示されるように、フラッシュメ
モリセルＦＭＣのドレインが結合されたビット線ＢＬｆ
＿０〜ＢＬｆ＿Ｍｆ、フラッシュメモリセルＦＭＣのコ
ントロールゲートが結合されたワード線ＷＬｆ＿０〜Ｗ
Ｌｆ＿Ｎｆ、及びフラッシュメモリセルＦＭＣのソース
が結合されたソース線ＳＬｆを有する。特に制限されな
いが、この例では、ソース線ＳＬｆは各メモリセルＦＭ
Ｃに共通化されている。ビット線ＢＬｆ＿０〜ＢＬｆ＿
ＭｆはＹセレクタＹＳｆ＿０〜ＹＳｆ＿Ｍｆを介してコ
モンデータ線１１ＣＤに共通接続される。図1に示され
るように、前記ワード線ＷＬｆ＿０〜ＷＬｆ＿Ｎｆに対
する選択動作はＸデコーダ１１ＸＤによって行う。選択
ワード線と非選択ワード線に対する供給電圧は、消去、
書き込み、読み出しの各動作に応じて前記シーケンスコ
ントローラ１１ＳＱが制御する。ＹセレクタＹＳｆ＿０
〜ＹＳｆ＿ＭｆはＹデコーダ１１ＹＤのデコード出力に
よって一つがオン状態にされる。図1において、メモリ
セルアレイ１１ＭＡ及びＹセレクタＹＳｆ＿０〜ＹＳｆ
＿Ｍｆは紙面の表裏方向にＮ組設けられていると理解さ
れたい。したがって、Ｘデコーダ１１ＸＤ及びＹデコー
ダ１１ＹＤによる選択動作が行われると、メモリセルと
コモンデータ線１１ＣＤとの間ではＮビット単位でデー
タの入出力が可能になる。書き込みデータはデータバス
１６から入力バッファ１１ＩＢに供給され、入力データ
に従って書き込みバッファ１１ＷＢがコモンデータ線１
１ＣＤを介してビット線をドライブする。データ読み出
し動作ではビット線からコモンデータ線１１ＣＤに伝達
された読み出しデータをセンスアンプ１１ＳＡで増幅
し、これを出力バッファ１１ＯＢからデータバス１６に
出力する。この例では、消去動作はワード線単位で行な
われる。尚、図１に図示を省略したソース線には、消
去、書き込み、読み出しの各動作モードに応じたソース
線電圧が前記シーケンスコントローラ１１ＳＱから与え
られる。
リ１１は、メモリセルアレイ１１ＭＡに、図１０に例示
される不揮発性メモリセル（フラッシュメモリセル）Ｆ
ＭＣを多数備える。メモリセルＦＭＣは、コントロール
ゲート（ＣＧ）、フローティングゲート（ＦＧ）、ソー
ス（ＳＣ）及びドレイン（ＤＲ）を持つ１個のメモリセ
ルトランジスタによって構成される。メモリセルアレイ
１１ＭＡは、図１１に例示されるように、フラッシュメ
モリセルＦＭＣのドレインが結合されたビット線ＢＬｆ
＿０〜ＢＬｆ＿Ｍｆ、フラッシュメモリセルＦＭＣのコ
ントロールゲートが結合されたワード線ＷＬｆ＿０〜Ｗ
Ｌｆ＿Ｎｆ、及びフラッシュメモリセルＦＭＣのソース
が結合されたソース線ＳＬｆを有する。特に制限されな
いが、この例では、ソース線ＳＬｆは各メモリセルＦＭ
Ｃに共通化されている。ビット線ＢＬｆ＿０〜ＢＬｆ＿
ＭｆはＹセレクタＹＳｆ＿０〜ＹＳｆ＿Ｍｆを介してコ
モンデータ線１１ＣＤに共通接続される。図1に示され
るように、前記ワード線ＷＬｆ＿０〜ＷＬｆ＿Ｎｆに対
する選択動作はＸデコーダ１１ＸＤによって行う。選択
ワード線と非選択ワード線に対する供給電圧は、消去、
書き込み、読み出しの各動作に応じて前記シーケンスコ
ントローラ１１ＳＱが制御する。ＹセレクタＹＳｆ＿０
〜ＹＳｆ＿ＭｆはＹデコーダ１１ＹＤのデコード出力に
よって一つがオン状態にされる。図1において、メモリ
セルアレイ１１ＭＡ及びＹセレクタＹＳｆ＿０〜ＹＳｆ
＿Ｍｆは紙面の表裏方向にＮ組設けられていると理解さ
れたい。したがって、Ｘデコーダ１１ＸＤ及びＹデコー
ダ１１ＹＤによる選択動作が行われると、メモリセルと
コモンデータ線１１ＣＤとの間ではＮビット単位でデー
タの入出力が可能になる。書き込みデータはデータバス
１６から入力バッファ１１ＩＢに供給され、入力データ
に従って書き込みバッファ１１ＷＢがコモンデータ線１
１ＣＤを介してビット線をドライブする。データ読み出
し動作ではビット線からコモンデータ線１１ＣＤに伝達
された読み出しデータをセンスアンプ１１ＳＡで増幅
し、これを出力バッファ１１ＯＢからデータバス１６に
出力する。この例では、消去動作はワード線単位で行な
われる。尚、図１に図示を省略したソース線には、消
去、書き込み、読み出しの各動作モードに応じたソース
線電圧が前記シーケンスコントローラ１１ＳＱから与え
られる。
【００７０】フラッシュメモリ１１のシーケンス制御及
び電圧制御は前記シーケンスコントローラ１１ＳＱが行
う。ここでは、シーケンスコントローラ１１ＳＱによる
電圧制御態様を説明する。先ず、メモリセルＦＭＣ（Ｎ
チャンネル型のＭＯＳ形式メモリセルトランジスタ）
は、フローティングゲート内の電荷の多い・少ないに応
じて情報を保持する事が可能である。例えばフローティ
ングゲート内に電荷が注入されるとメモリセルのしきい
値電圧は上昇する。コントロールゲートに印加する電圧
値以上にしきい値電圧を上げる事によりメモリ電流は流
れなくなる。またフローティングゲートから電荷を放出
することによってそのしきい値電圧は低下される。コン
トロールゲートに印加される電圧値よりもしきい値電圧
が低くされることにより、メモリ電流が流れるようにな
る。例えば、図１２に例示されるように、低いしきい値
電圧の状態を“０”情報保持状態（例えば書き込み状
態）、高いしきい値電圧の状態を“１”情報保持状態
（例えば消去状態）と割り当てる事が可能となる。これ
は定義上の事であるので、逆の定義を与えても何ら問題
は無い。メモリ動作はリード（read）、書込み（progra
m）及び消去（erase）に大別される。書込みベリファイ
及び消去ベリファイはリードと実質的に同じである。
び電圧制御は前記シーケンスコントローラ１１ＳＱが行
う。ここでは、シーケンスコントローラ１１ＳＱによる
電圧制御態様を説明する。先ず、メモリセルＦＭＣ（Ｎ
チャンネル型のＭＯＳ形式メモリセルトランジスタ）
は、フローティングゲート内の電荷の多い・少ないに応
じて情報を保持する事が可能である。例えばフローティ
ングゲート内に電荷が注入されるとメモリセルのしきい
値電圧は上昇する。コントロールゲートに印加する電圧
値以上にしきい値電圧を上げる事によりメモリ電流は流
れなくなる。またフローティングゲートから電荷を放出
することによってそのしきい値電圧は低下される。コン
トロールゲートに印加される電圧値よりもしきい値電圧
が低くされることにより、メモリ電流が流れるようにな
る。例えば、図１２に例示されるように、低いしきい値
電圧の状態を“０”情報保持状態（例えば書き込み状
態）、高いしきい値電圧の状態を“１”情報保持状態
（例えば消去状態）と割り当てる事が可能となる。これ
は定義上の事であるので、逆の定義を与えても何ら問題
は無い。メモリ動作はリード（read）、書込み（progra
m）及び消去（erase）に大別される。書込みベリファイ
及び消去ベリファイはリードと実質的に同じである。
【００７１】読み出し動作では、コントロールゲートＣ
Ｇに読み出し電位（例えばＶｃｃ＝５Ｖ）が印加され
る。このときの選択メモリセルの記憶情報は、そのメモ
リセルに電流が流れるか流れないかによって、その
“０”、“１”が判定される。消去においては、図１３
に例示されるように、コントロールゲートＣＧに正電圧
（例えば１０Ｖ）を印加しメモリセルのソースに負電圧
（例えば−１０Ｖ）を印加する。ドレインＤＲはフロー
ティングであってもよいし、或いはウェルと同じ負電圧
（例えば−１０Ｖ）であってもよい。このことによりフ
ローティングゲート内にトンネル効果によって電荷を注
入する事が可能となる。その結果、メモリセルＦＭＣの
しきい値電圧が上昇する。消去ベリファイは、ベリファ
イのためのワード線電圧が異なるだけで前記読み出し動
作と実質的に同じである。書き込みにおいては、図１３
に例示されるように、コントロールゲートＣＧに負電位
（例えば−１０Ｖ）を印加し、ドレインＤＲには正電圧
（例えば７Ｖ）を与え、ソースＳＣをフローティングに
する。このことによりドレインに正電圧が印加されたメ
モリセルのみ電荷の放出が行なわれる。その結果、メモ
リセルＦＭＣのしきい値電圧は減少する。この後の書込
みベリファイ動作も前記読み出しと同様に行われる。
Ｇに読み出し電位（例えばＶｃｃ＝５Ｖ）が印加され
る。このときの選択メモリセルの記憶情報は、そのメモ
リセルに電流が流れるか流れないかによって、その
“０”、“１”が判定される。消去においては、図１３
に例示されるように、コントロールゲートＣＧに正電圧
（例えば１０Ｖ）を印加しメモリセルのソースに負電圧
（例えば−１０Ｖ）を印加する。ドレインＤＲはフロー
ティングであってもよいし、或いはウェルと同じ負電圧
（例えば−１０Ｖ）であってもよい。このことによりフ
ローティングゲート内にトンネル効果によって電荷を注
入する事が可能となる。その結果、メモリセルＦＭＣの
しきい値電圧が上昇する。消去ベリファイは、ベリファ
イのためのワード線電圧が異なるだけで前記読み出し動
作と実質的に同じである。書き込みにおいては、図１３
に例示されるように、コントロールゲートＣＧに負電位
（例えば−１０Ｖ）を印加し、ドレインＤＲには正電圧
（例えば７Ｖ）を与え、ソースＳＣをフローティングに
する。このことによりドレインに正電圧が印加されたメ
モリセルのみ電荷の放出が行なわれる。その結果、メモ
リセルＦＭＣのしきい値電圧は減少する。この後の書込
みベリファイ動作も前記読み出しと同様に行われる。
【００７２】《第２のシングルチップマイクロコンピュ
ータ》図１４には本発明に係る半導体集積回路の別の例
である第２のシングルチップマイクロコンピュータが示
される。同図に示されるシングルチップマイクロコンピ
ュータ１Ｂは、欠陥救済用の冗長構成を有する点が図１
のものと相違される。すなわち、メモリセルアレイ１１
ＭＡは、正規のワード線ＷＬｆ＿０〜ＷＬｆ＿Ｎｆの他
に冗長ワード線ＷＬｆＲを有する。冗長ワード線ＷＬｆ
Ｒにも前記メモリセルＦＭＣのコントロールゲートが結
合され、それらのドレインは対応するビット線に、ソー
スは前記ソース線に結合されている。正規のワード線Ｗ
Ｌｆ＿０〜ＷＬｆ＿Ｎｆの内のどのワード線を冗長ワー
ド線ＷＬｆＲの選択に置き換えるかは、救済アドレスレ
ジスタ１１ＡＲに設定される救済情報によって決定され
る。救済情報に含まれる救済ロウアドレス情報はアドレ
ス比較回路１１ＡＣによってアドレスバッファ１１ＡＢ
からのロウアドレス信号と比較される。アドレス比較回
路１１ＡＣは比較結果が一致するとき、論理値“１”の
検出信号１１φをＸデコーダ１１ＸＤに与える。検出信
号１１φが論理値“１”のとき、Ｘデコーダ１１ＸＤ
は、アドレスバッファ１１ＡＢからのロウアドレスによ
るワード線選択動作を抑止し、これに代えて冗長ワード
線ＷＬｆＲを選択する。これにより、不良のワード線に
係るメモリアクセスは冗長ワード線ＷＬｆＲに係る冗長
用のメモリセルの選択動作に代えられる。
ータ》図１４には本発明に係る半導体集積回路の別の例
である第２のシングルチップマイクロコンピュータが示
される。同図に示されるシングルチップマイクロコンピ
ュータ１Ｂは、欠陥救済用の冗長構成を有する点が図１
のものと相違される。すなわち、メモリセルアレイ１１
ＭＡは、正規のワード線ＷＬｆ＿０〜ＷＬｆ＿Ｎｆの他
に冗長ワード線ＷＬｆＲを有する。冗長ワード線ＷＬｆ
Ｒにも前記メモリセルＦＭＣのコントロールゲートが結
合され、それらのドレインは対応するビット線に、ソー
スは前記ソース線に結合されている。正規のワード線Ｗ
Ｌｆ＿０〜ＷＬｆ＿Ｎｆの内のどのワード線を冗長ワー
ド線ＷＬｆＲの選択に置き換えるかは、救済アドレスレ
ジスタ１１ＡＲに設定される救済情報によって決定され
る。救済情報に含まれる救済ロウアドレス情報はアドレ
ス比較回路１１ＡＣによってアドレスバッファ１１ＡＢ
からのロウアドレス信号と比較される。アドレス比較回
路１１ＡＣは比較結果が一致するとき、論理値“１”の
検出信号１１φをＸデコーダ１１ＸＤに与える。検出信
号１１φが論理値“１”のとき、Ｘデコーダ１１ＸＤ
は、アドレスバッファ１１ＡＢからのロウアドレスによ
るワード線選択動作を抑止し、これに代えて冗長ワード
線ＷＬｆＲを選択する。これにより、不良のワード線に
係るメモリアクセスは冗長ワード線ＷＬｆＲに係る冗長
用のメモリセルの選択動作に代えられる。
【００７３】この構成において、リセット期間中におけ
る救済情報のデータバス１６への読み出しは図１の場合
と同様に１回で行われる構成に変わりはない。したがっ
て、図１４の場合には、全部で最大Ｎビットの救済情報
を１回で３個の救済アドレスレジスタ１１ＡＲ，１２Ａ
Ｒ，１３ＡＲに振り分けなければならない。これを満足
するように、３個の救済アドレスレジスタ１１ＡＲ，１
２ＡＲ，１３ＡＲのデータ入力端子は、Ｎビットのデー
タバスの各ビットの信号線と重複することなく別々に結
合さているものとする。
る救済情報のデータバス１６への読み出しは図１の場合
と同様に１回で行われる構成に変わりはない。したがっ
て、図１４の場合には、全部で最大Ｎビットの救済情報
を１回で３個の救済アドレスレジスタ１１ＡＲ，１２Ａ
Ｒ，１３ＡＲに振り分けなければならない。これを満足
するように、３個の救済アドレスレジスタ１１ＡＲ，１
２ＡＲ，１３ＡＲのデータ入力端子は、Ｎビットのデー
タバスの各ビットの信号線と重複することなく別々に結
合さているものとする。
【００７４】図１５にはフラッシュメモリ１１の救済情
報格納領域に格納された救済情報の一例が示されてい
る。図２に比べて、フラッシュメモリ１１の救済ロウア
ドレスＡＦ３〜ＡＦ０とフラッシュメモリの救済イネー
ブルビットＲＥ＿Ｆが増えている。データバス１６に読
み出される救済情報が全部でＮビットであるなら、デー
タバス１６の信号線は、図１５の配列を維持して対応す
る救済アドレスレジスタ１１ＡＲ，１２ＡＲ，１３ＡＲ
のデータ入力端子に結合されている。前記ビットＲＥ＿
Ｆは論理値“１”によってロウアドレス情報ＡＦ３〜Ａ
Ｆ０の有効性を示す。救済アドレスレジスタ１１ＡＲに
ロードされた救済イネーブルビットＲＥ＿Ｆは、論理値
“１”の場合にはアドレス比較回路１１ＡＣを活性化
し、論理値“０”の場合にはアドレス比較回路１１ＡＣ
を非活性状態に保って検出信号１１φを不一致レベル
“０”に固定する。
報格納領域に格納された救済情報の一例が示されてい
る。図２に比べて、フラッシュメモリ１１の救済ロウア
ドレスＡＦ３〜ＡＦ０とフラッシュメモリの救済イネー
ブルビットＲＥ＿Ｆが増えている。データバス１６に読
み出される救済情報が全部でＮビットであるなら、デー
タバス１６の信号線は、図１５の配列を維持して対応す
る救済アドレスレジスタ１１ＡＲ，１２ＡＲ，１３ＡＲ
のデータ入力端子に結合されている。前記ビットＲＥ＿
Ｆは論理値“１”によってロウアドレス情報ＡＦ３〜Ａ
Ｆ０の有効性を示す。救済アドレスレジスタ１１ＡＲに
ロードされた救済イネーブルビットＲＥ＿Ｆは、論理値
“１”の場合にはアドレス比較回路１１ＡＣを活性化
し、論理値“０”の場合にはアドレス比較回路１１ＡＣ
を非活性状態に保って検出信号１１φを不一致レベル
“０”に固定する。
【００７５】図１６にはリセット期間における救済情報
のイニシャルロード処理のタイミングが示される。電源
投入によるパワーオンリセット、或いはシステムリセッ
トなどによって、リセット信号ＲＥＳＥＴがハイレベル
にされている期間がリセット期間である。投入された電
源が安定すると、ワード線ＷＬｆ＿０とＹセレクタＹＳ
ｆ＿０が選択され、データバス１６にはフラッシュメモ
リ１１、ＤＲＡＭ１２及びＳＲＡＭ１３の救済情報が並
列的に読み出される。読み出されたフラッシュメモリ１
１の救済情報は救済アドレスレジスタ１１ＡＲに、ＤＲ
ＡＭ１２の救済情報は救済アドレスレジスタ１２ＡＲ
に、ＳＲＡＭ１３の救済情報は救済アドレスレジスタ１
３ＡＲにロードされ、ロードデータはリセット解除によ
ってラッチされる。
のイニシャルロード処理のタイミングが示される。電源
投入によるパワーオンリセット、或いはシステムリセッ
トなどによって、リセット信号ＲＥＳＥＴがハイレベル
にされている期間がリセット期間である。投入された電
源が安定すると、ワード線ＷＬｆ＿０とＹセレクタＹＳ
ｆ＿０が選択され、データバス１６にはフラッシュメモ
リ１１、ＤＲＡＭ１２及びＳＲＡＭ１３の救済情報が並
列的に読み出される。読み出されたフラッシュメモリ１
１の救済情報は救済アドレスレジスタ１１ＡＲに、ＤＲ
ＡＭ１２の救済情報は救済アドレスレジスタ１２ＡＲ
に、ＳＲＡＭ１３の救済情報は救済アドレスレジスタ１
３ＡＲにロードされ、ロードデータはリセット解除によ
ってラッチされる。
【００７６】このシングルチップマイクロコンピュータ
１Ｂによればフラッシュメモリ１１で発生する欠陥に対
しても救済することができる。その他の点は図１のシン
グルチップマイクロコンピュータ１Ａと同じであり、そ
の詳細な説明は省略する。
１Ｂによればフラッシュメモリ１１で発生する欠陥に対
しても救済することができる。その他の点は図１のシン
グルチップマイクロコンピュータ１Ａと同じであり、そ
の詳細な説明は省略する。
【００７７】《第３のシングルチップマイクロコンピュ
ータ》図１７には本発明に係る半導体集積回路の更に別
の例である第３のシングルチップマイクロコンピュータ
が示される。同図に示されるシングルチップマイクロコ
ンピュータ１Ｃは、フラッシュメモリから救済情報を読
み出す動作を複数サイクルとし、複数個の救済アドレス
レジスタには救済情報の読み出しサイクル毎に順番にデ
ータをラッチさせるようにした点が図１のものと相違さ
れる。すなわち、シングルチップマイクロコンピュータ
１Ｃには、リセット信号ＲＥＳＥＴによるリセット指示
（リセット期間）に応答して初期化されるクロック制御
回路として、クロックパルスジェネレータ（ＣＰＧ）１
９と制御回路２０を設ける。
ータ》図１７には本発明に係る半導体集積回路の更に別
の例である第３のシングルチップマイクロコンピュータ
が示される。同図に示されるシングルチップマイクロコ
ンピュータ１Ｃは、フラッシュメモリから救済情報を読
み出す動作を複数サイクルとし、複数個の救済アドレス
レジスタには救済情報の読み出しサイクル毎に順番にデ
ータをラッチさせるようにした点が図１のものと相違さ
れる。すなわち、シングルチップマイクロコンピュータ
１Ｃには、リセット信号ＲＥＳＥＴによるリセット指示
（リセット期間）に応答して初期化されるクロック制御
回路として、クロックパルスジェネレータ（ＣＰＧ）１
９と制御回路２０を設ける。
【００７８】前記クロックパルスジェネレータ１９は例
えば発振子を用いた発振回路と分周回路或いはＰＬＬ回
路等を有し、動作電源が投入され、リセット信号ＲＥＳ
ＥＴがアサートされて内部動作が安定してクロック信号
を発生可能になった後、リセット信号ＲＥＳＥＴがネゲ
ートされるのに応答して、クロック信号ＣＬＫＲを発生
する。図１８に例示されるように、クロック信号ＣＬＫ
Ｒは、特に制限されないが、３回発生され、これが前記
制御回路２０に与えられる。ＣＰＵ１０はクロックパル
スジェネレータ１９から発生されるリセット信号ＲＳＴ
によって初期化される。ＣＰＵ１０のリセット期間は、
図１８に例示されるように、クロック信号ＣＬＫＲの３
発目が発生されるまでである。リセット信号ＲＳＴによ
るリセット期間が終了すると、ＣＰＵ１０は、クロック
パルスジェネレータ１９から発生されるクロック信号Ｃ
ＬＫに同期して、リセット例外処理を開始する。
えば発振子を用いた発振回路と分周回路或いはＰＬＬ回
路等を有し、動作電源が投入され、リセット信号ＲＥＳ
ＥＴがアサートされて内部動作が安定してクロック信号
を発生可能になった後、リセット信号ＲＥＳＥＴがネゲ
ートされるのに応答して、クロック信号ＣＬＫＲを発生
する。図１８に例示されるように、クロック信号ＣＬＫ
Ｒは、特に制限されないが、３回発生され、これが前記
制御回路２０に与えられる。ＣＰＵ１０はクロックパル
スジェネレータ１９から発生されるリセット信号ＲＳＴ
によって初期化される。ＣＰＵ１０のリセット期間は、
図１８に例示されるように、クロック信号ＣＬＫＲの３
発目が発生されるまでである。リセット信号ＲＳＴによ
るリセット期間が終了すると、ＣＰＵ１０は、クロック
パルスジェネレータ１９から発生されるクロック信号Ｃ
ＬＫに同期して、リセット例外処理を開始する。
【００７９】ＣＰＵ１０に対するリセット信号ＲＳＴに
よるリセット期間において、制御回路２０は救済情報の
イニシャルロード制御を行う。即ち、図１８に例示され
るように、制御回路２０は、クロック信号ＣＬＫＲの第
１サイクル及び第２サイクルの期間に制御信号φＷ０を
アサートし、その第１サイクルに応答して制御信号φＢ
０をアサートし、第２サイクルに応答して制御信号φＢ
１をアサートする。前記シーケンスコントローラ１１Ｓ
Ｑは制御信号φＷ０のアサート期間に応答してセンスア
ンプ１１ＳＡ及び出力バッファ１１ＯＢを活性化し、読
み出し動作可能にフラッシュメモリの電圧制御を行う。
前記Ｘデコーダ１１ＸＤは制御信号φＷ０のアサート期
間に応答してワード線ＷＬｆ＿０に読み出し選択レベル
を与える。Ｙデコーダ１１ＹＤは制御信号φＢ０のアサ
ート期間にＹセレクタＹＳｆ＿０によってビット線ＢＬ
ｆ＿０を選択する。これにより、制御信号φＢ０のアサ
ート期間（クロック信号ＣＬＫＲの第１サイクル）にデ
ータバス１６には、ワード線ＷＬｆ＿０とビット線ＢＬ
ｆ＿０との交差位置にあるＮビットのメモリセルから救
済情報が読み出される。このとき、前記制御信号φＢ０
はＤＲＡＭ１２の救済アドレスレジスタ１２ＡＲに供給
され、前記制御信号φＢ０のハイレベル期間でデータバ
ス１６のデータを入力し、ローレベルによってその入力
データをラッチするから、その救済情報が救済アドレス
レジスタ１２ＡＲにラッチされる。また、Ｙデコーダ１
１ＹＤは次の制御信号φＢ１のアサート期間ではＹセレ
クタＹＳｆ＿１によってビット線ＢＬｆ＿１を選択す
る。これにより、制御信号φＢ１のアサート期間（クロ
ック信号ＣＬＫＲの第２サイクル）にデータバス１６に
は、ワード線ＷＬｆ＿０とビット線ＢＬｆ＿１との交差
位置にあるＮビットのメモリセルから救済情報が読み出
される。このとき、前記制御信号φＢ１はＳＲＡＭ１３
の救済アドレスレジスタ１３ＡＲに供給され、当該レジ
スタ１３ＡＲは前記制御信号φＢ１のハイレベル期間で
データバス１６のデータを入力し、ローレベルによって
その入力データをラッチするから、その救済情報が救済
アドレスレジスタ１３ＡＲにラッチされる。
よるリセット期間において、制御回路２０は救済情報の
イニシャルロード制御を行う。即ち、図１８に例示され
るように、制御回路２０は、クロック信号ＣＬＫＲの第
１サイクル及び第２サイクルの期間に制御信号φＷ０を
アサートし、その第１サイクルに応答して制御信号φＢ
０をアサートし、第２サイクルに応答して制御信号φＢ
１をアサートする。前記シーケンスコントローラ１１Ｓ
Ｑは制御信号φＷ０のアサート期間に応答してセンスア
ンプ１１ＳＡ及び出力バッファ１１ＯＢを活性化し、読
み出し動作可能にフラッシュメモリの電圧制御を行う。
前記Ｘデコーダ１１ＸＤは制御信号φＷ０のアサート期
間に応答してワード線ＷＬｆ＿０に読み出し選択レベル
を与える。Ｙデコーダ１１ＹＤは制御信号φＢ０のアサ
ート期間にＹセレクタＹＳｆ＿０によってビット線ＢＬ
ｆ＿０を選択する。これにより、制御信号φＢ０のアサ
ート期間（クロック信号ＣＬＫＲの第１サイクル）にデ
ータバス１６には、ワード線ＷＬｆ＿０とビット線ＢＬ
ｆ＿０との交差位置にあるＮビットのメモリセルから救
済情報が読み出される。このとき、前記制御信号φＢ０
はＤＲＡＭ１２の救済アドレスレジスタ１２ＡＲに供給
され、前記制御信号φＢ０のハイレベル期間でデータバ
ス１６のデータを入力し、ローレベルによってその入力
データをラッチするから、その救済情報が救済アドレス
レジスタ１２ＡＲにラッチされる。また、Ｙデコーダ１
１ＹＤは次の制御信号φＢ１のアサート期間ではＹセレ
クタＹＳｆ＿１によってビット線ＢＬｆ＿１を選択す
る。これにより、制御信号φＢ１のアサート期間（クロ
ック信号ＣＬＫＲの第２サイクル）にデータバス１６に
は、ワード線ＷＬｆ＿０とビット線ＢＬｆ＿１との交差
位置にあるＮビットのメモリセルから救済情報が読み出
される。このとき、前記制御信号φＢ１はＳＲＡＭ１３
の救済アドレスレジスタ１３ＡＲに供給され、当該レジ
スタ１３ＡＲは前記制御信号φＢ１のハイレベル期間で
データバス１６のデータを入力し、ローレベルによって
その入力データをラッチするから、その救済情報が救済
アドレスレジスタ１３ＡＲにラッチされる。
【００８０】したがって、ワード線ＷＬｆ＿０とビット
線ＢＬｆ＿０との交差位置にあるメモリセルにＤＲＡＭ
１２の救済情報を格納し、ワード線ＷＬｆ＿０とビット
線ＢＬｆ＿１との交差位置にあるメモリセルにＳＲＡＭ
１３の救済情報を格納しておけば、シングルチップマイ
クロコンピュータ１Ｃのリセット指示に応答して、救済
情報をＮビット単位で順番にＤＲＡＭ１２及びＳＲＡＭ
１３に内部転送することができる。一つの回路に対する
救済情報の内部転送回数は１回に限定されず、当該回路
の論理規模に比例する冗長の論理規模に応じて適宜決定
することができる。例えば、Yデコーダに供給する制御
信号の数を増やし、制御信号毎に別々のYセレクタを選
択させ、救済情報を入力する回路の救済アドレスレジス
タの数も必要に応じて増やせばよい。図１で説明した構
成の場合には、救済情報の初期ロード動作の期間はリセ
ット信号ＲＥＳＥＴのリセット期間に依存する。初期ロ
ードすべき救済情報の量が多い場合には、マイクロコン
ピュータの外部でリセット信号ＲＥＳＥＴによるリセッ
ト期間を制御しなければならない。図１７の場合には、
リセット信号ＲＥＳＥＴによってクロックパルスジェネ
レータ１９の動作が安定化した後は、マイクロコンピュ
ータ１Ｃ内部の制御回路２０が救済情報のイニシャルロ
ード処理を自律的に制御するから、初期ロードすべき救
済情報の量が多い場合であっても、マイクロコンピュー
タ外部で特別な操作を要することなく、救済情報のイニ
シャルロードを確実に行うことができる。その他の点は
図１のシングルチップマイクロコンピュータ１Ａと同じ
であり、その詳細な説明は省略する。
線ＢＬｆ＿０との交差位置にあるメモリセルにＤＲＡＭ
１２の救済情報を格納し、ワード線ＷＬｆ＿０とビット
線ＢＬｆ＿１との交差位置にあるメモリセルにＳＲＡＭ
１３の救済情報を格納しておけば、シングルチップマイ
クロコンピュータ１Ｃのリセット指示に応答して、救済
情報をＮビット単位で順番にＤＲＡＭ１２及びＳＲＡＭ
１３に内部転送することができる。一つの回路に対する
救済情報の内部転送回数は１回に限定されず、当該回路
の論理規模に比例する冗長の論理規模に応じて適宜決定
することができる。例えば、Yデコーダに供給する制御
信号の数を増やし、制御信号毎に別々のYセレクタを選
択させ、救済情報を入力する回路の救済アドレスレジス
タの数も必要に応じて増やせばよい。図１で説明した構
成の場合には、救済情報の初期ロード動作の期間はリセ
ット信号ＲＥＳＥＴのリセット期間に依存する。初期ロ
ードすべき救済情報の量が多い場合には、マイクロコン
ピュータの外部でリセット信号ＲＥＳＥＴによるリセッ
ト期間を制御しなければならない。図１７の場合には、
リセット信号ＲＥＳＥＴによってクロックパルスジェネ
レータ１９の動作が安定化した後は、マイクロコンピュ
ータ１Ｃ内部の制御回路２０が救済情報のイニシャルロ
ード処理を自律的に制御するから、初期ロードすべき救
済情報の量が多い場合であっても、マイクロコンピュー
タ外部で特別な操作を要することなく、救済情報のイニ
シャルロードを確実に行うことができる。その他の点は
図１のシングルチップマイクロコンピュータ１Ａと同じ
であり、その詳細な説明は省略する。
【００８１】また、システムオンチップ化などに代表さ
れる集積度の大規模化に鑑みると、大規模集積回路に搭
載された一つの回路モジュールであるフラッシュメモリ
１１を別の回路モジュールとの関係で効率的に利用する
ために、フラッシュメモリ１１の記憶情報を当該フラッ
シュメモリ１１とは別のＳＲＡＭ１３やＤＲＡＭ１２の
欠陥救済等に利用した。このとき、前記データバス１６
を介する救済情報の内部転送、そして、救済情報の複数
サイクルに分けた直列的な内部転送による構成は、ＳＲ
ＡＭ１３やＤＲＡＭ１２等の大容量に従って欠陥が増え
るのに比例して救済情報が増えるとき、救済情報量の増
大に対してその情報を個々のＳＲＡＭ１３やＤＲＡＭ１
２に反映させる処理を高速に実現できるようにする、と
いう点で重要である。
れる集積度の大規模化に鑑みると、大規模集積回路に搭
載された一つの回路モジュールであるフラッシュメモリ
１１を別の回路モジュールとの関係で効率的に利用する
ために、フラッシュメモリ１１の記憶情報を当該フラッ
シュメモリ１１とは別のＳＲＡＭ１３やＤＲＡＭ１２の
欠陥救済等に利用した。このとき、前記データバス１６
を介する救済情報の内部転送、そして、救済情報の複数
サイクルに分けた直列的な内部転送による構成は、ＳＲ
ＡＭ１３やＤＲＡＭ１２等の大容量に従って欠陥が増え
るのに比例して救済情報が増えるとき、救済情報量の増
大に対してその情報を個々のＳＲＡＭ１３やＤＲＡＭ１
２に反映させる処理を高速に実現できるようにする、と
いう点で重要である。
【００８２】《ブロック置換》今まで説明した冗長への
置き換えはアドレス比較によって行うものであったが、
図１９に例示されるように、メモリマットも若しくはメ
モリブロックの置換によって行うことも可能である。例
えば、メモリマットＭＡＴ０〜ＭＡＴ７は正規メモリセ
ルがマトリクス配置されたメモリブロックである。この
例では、各メモリブロック毎に１ビットのデータ入出力
端子Ｄ０〜Ｄ７が割当てられ、その間にはＹセレクタ回
路ＹＳＷ０〜ＹＳＷ７、リード・ライト回路（センスア
ンプ及びライトアンプ）ＲＷ０〜ＲＷ７等が配置されて
いる。欠陥救済用のメモリセルがマトリクス配置された
冗長メモリマットＭＡＴＲが設けられ、この冗長メモリ
マットＭＡＴＲには冗長用のＹセレクタ回路ＹＳＷＲ及
びリードライト回路ＲＷＲが接続されている。メモリマ
ットＭＡＴ０〜ＭＡＴ７及び冗長メモリマットＭＡＴＲ
は相互に同じ回路構成を有している。Ｙセレクタ回路Ｙ
ＳＷ０〜ＹＳＷ７、ＹＳＷＲは、対応するメモリマット
から１本のビット線若しくは１対の相補ビット線を選択
する。
置き換えはアドレス比較によって行うものであったが、
図１９に例示されるように、メモリマットも若しくはメ
モリブロックの置換によって行うことも可能である。例
えば、メモリマットＭＡＴ０〜ＭＡＴ７は正規メモリセ
ルがマトリクス配置されたメモリブロックである。この
例では、各メモリブロック毎に１ビットのデータ入出力
端子Ｄ０〜Ｄ７が割当てられ、その間にはＹセレクタ回
路ＹＳＷ０〜ＹＳＷ７、リード・ライト回路（センスア
ンプ及びライトアンプ）ＲＷ０〜ＲＷ７等が配置されて
いる。欠陥救済用のメモリセルがマトリクス配置された
冗長メモリマットＭＡＴＲが設けられ、この冗長メモリ
マットＭＡＴＲには冗長用のＹセレクタ回路ＹＳＷＲ及
びリードライト回路ＲＷＲが接続されている。メモリマ
ットＭＡＴ０〜ＭＡＴ７及び冗長メモリマットＭＡＴＲ
は相互に同じ回路構成を有している。Ｙセレクタ回路Ｙ
ＳＷ０〜ＹＳＷ７、ＹＳＷＲは、対応するメモリマット
から１本のビット線若しくは１対の相補ビット線を選択
する。
【００８３】メモリマットＭＡＴ０〜ＭＡＴ７の内の一
つを冗長メモリマットＭＡＴＲに置き換え可能にするた
めに、セレクタＳＥＬ０〜ＳＥＬ７が設けられている。
セレクタＳＥＬ０〜ＳＥＬ７は、リードライト回路ＲＷ
Ｒの入出力端子とリードライト回路ＲＷ０〜ＲＷ７の入
出力端子との何れか一方を選択してデータ入出力端子Ｄ
０〜Ｄ７に接続する。セレクタＳＥＬ０〜ＳＥＬ７に対
する選択制御信号はデコーダＤＬが生成し、デコーダＤ
Ｌには救済情報レジスタＡＲから救済情報が与えられ
る。救済情報のイニシャルロードの手法は前記と同じで
ある。
つを冗長メモリマットＭＡＴＲに置き換え可能にするた
めに、セレクタＳＥＬ０〜ＳＥＬ７が設けられている。
セレクタＳＥＬ０〜ＳＥＬ７は、リードライト回路ＲＷ
Ｒの入出力端子とリードライト回路ＲＷ０〜ＲＷ７の入
出力端子との何れか一方を選択してデータ入出力端子Ｄ
０〜Ｄ７に接続する。セレクタＳＥＬ０〜ＳＥＬ７に対
する選択制御信号はデコーダＤＬが生成し、デコーダＤ
Ｌには救済情報レジスタＡＲから救済情報が与えられ
る。救済情報のイニシャルロードの手法は前記と同じで
ある。
【００８４】図１９の例に従えば、救済情報は、救済イ
ネーブルビットＲＥと、３ビットの選択ビットＡ２〜Ａ
０から成る。デコーダＤＬは選択ビットＡ２〜Ａ０の相
補信号に対してデコード論理を構成するアンドゲートＡ
ＮＤ０〜ＡＮＤ７によって構成され、アンドゲートＡＮ
Ｄ０〜ＡＮＤ７の出力が対応するセレクタＳＥＬ０〜Ｓ
ＥＬ７の選択端子に供給される。各アンドゲートＡＮＤ
０〜ＡＮＤ７には救済イネーブルビットＲＥが供給さ
れ、これが論理値“１”の救済イネーブル状態にされた
とき、デコード動作を行うことができる。換言すれば、
救済イネーブルビットＲＥが論理値“０”の状態では、
各アンドゲートＡＮＤ０〜ＡＮＤ７の出力選択信号は全
て非選択レベルに強制される。
ネーブルビットＲＥと、３ビットの選択ビットＡ２〜Ａ
０から成る。デコーダＤＬは選択ビットＡ２〜Ａ０の相
補信号に対してデコード論理を構成するアンドゲートＡ
ＮＤ０〜ＡＮＤ７によって構成され、アンドゲートＡＮ
Ｄ０〜ＡＮＤ７の出力が対応するセレクタＳＥＬ０〜Ｓ
ＥＬ７の選択端子に供給される。各アンドゲートＡＮＤ
０〜ＡＮＤ７には救済イネーブルビットＲＥが供給さ
れ、これが論理値“１”の救済イネーブル状態にされた
とき、デコード動作を行うことができる。換言すれば、
救済イネーブルビットＲＥが論理値“０”の状態では、
各アンドゲートＡＮＤ０〜ＡＮＤ７の出力選択信号は全
て非選択レベルに強制される。
【００８５】メモリマットも若しくはメモリブロックの
置換によって救済を行えば、アドレス比較動作が不要で
あり、アクセスタイムの高速化に資することができる。
また、救済可能な規模に対して救済情報のビット数が少
なくて済む。したがって大容量ＤＲＡＭなどの場合には
好適である。但し、冗長によって占有されるチップ面積
はアドレス比較を行う構成に比べて大きくなる。図１９
の構成は、前記ＳＲＡＤ１３、ＤＲＡＭ１２、フラッシ
ュメモリ１１の何れにも適用することが可能である。
置換によって救済を行えば、アドレス比較動作が不要で
あり、アクセスタイムの高速化に資することができる。
また、救済可能な規模に対して救済情報のビット数が少
なくて済む。したがって大容量ＤＲＡＭなどの場合には
好適である。但し、冗長によって占有されるチップ面積
はアドレス比較を行う構成に比べて大きくなる。図１９
の構成は、前記ＳＲＡＤ１３、ＤＲＡＭ１２、フラッシ
ュメモリ１１の何れにも適用することが可能である。
【００８６】《トリミング回路への適用》以上の説明で
は冗長のための救済情報をフラッシュメモリ１１に格納
して用いる例を説明したが、救済情報の代わりに、又
は、救済情報と共に、トリミング情報を格納して用いる
ようにすることも可能である。以下、トリミング情報を
用いて回路特性を決定することができる回路の例を幾つ
か説明する。
は冗長のための救済情報をフラッシュメモリ１１に格納
して用いる例を説明したが、救済情報の代わりに、又
は、救済情報と共に、トリミング情報を格納して用いる
ようにすることも可能である。以下、トリミング情報を
用いて回路特性を決定することができる回路の例を幾つ
か説明する。
【００８７】図２０には降圧電源回路を有するシングル
チップマイクロコンピュータの一例が示される。降圧電
源回路３１はシングルチップマイクロコンピュータ３０
の外部から与えられる５Ｖや３．３Ｖのような電源電圧
ＶＤＤを降圧して内部電源電圧ＶＤＬを生成する。降圧
された内部電源電圧ＶＤＬはＣＰＵ１０、フラッシュメ
モリ１１、ＤＲＡＭ１２、ＳＲＡＭ１３などの動作電源
として用いられる。このような降圧電圧ＶＤＬを用いる
のは、集積度及び動作速度を向上させるために回路素子
が微細化されているとき、回路動作の信頼性を保証する
ため、更には低消費電力を実現するためである。外部と
インタフェースされる入出力回路１４は、外部電源電圧
ＶＤＤを動作電源とする。ＶＳＳは回路の接地電圧であ
る。この降圧電源回路３１は、内部電源電圧ＶＤＬのレ
ベルを規定するための参照電圧を決定する制御情報（電
圧トリミング情報）をラッチする電圧トリミングレジス
タ３１ＤＲを有する。このレジスタ３１ＤＲに対する電
圧トリミング情報のイニシャルロードは、前述の救済情
報のイニシャルロードと同様に、リセットの指示に応答
して前記フラッシュメモリ１１からデータバス１６に電
圧トリミング情報が読み出され、読み出された電圧トリ
ミング情報がレジスタ３１ＤＲにラッチされる。
チップマイクロコンピュータの一例が示される。降圧電
源回路３１はシングルチップマイクロコンピュータ３０
の外部から与えられる５Ｖや３．３Ｖのような電源電圧
ＶＤＤを降圧して内部電源電圧ＶＤＬを生成する。降圧
された内部電源電圧ＶＤＬはＣＰＵ１０、フラッシュメ
モリ１１、ＤＲＡＭ１２、ＳＲＡＭ１３などの動作電源
として用いられる。このような降圧電圧ＶＤＬを用いる
のは、集積度及び動作速度を向上させるために回路素子
が微細化されているとき、回路動作の信頼性を保証する
ため、更には低消費電力を実現するためである。外部と
インタフェースされる入出力回路１４は、外部電源電圧
ＶＤＤを動作電源とする。ＶＳＳは回路の接地電圧であ
る。この降圧電源回路３１は、内部電源電圧ＶＤＬのレ
ベルを規定するための参照電圧を決定する制御情報（電
圧トリミング情報）をラッチする電圧トリミングレジス
タ３１ＤＲを有する。このレジスタ３１ＤＲに対する電
圧トリミング情報のイニシャルロードは、前述の救済情
報のイニシャルロードと同様に、リセットの指示に応答
して前記フラッシュメモリ１１からデータバス１６に電
圧トリミング情報が読み出され、読み出された電圧トリ
ミング情報がレジスタ３１ＤＲにラッチされる。
【００８８】図２１には前記降圧電源回路３１の一例が
示される。降圧電圧はｎチャンネル型ＭＯＳトランジス
タＭ５と抵抗素子Ｒ５から成るソースフォロア回路から
出力される。トランジスタＭ５のコンダクタンスはオペ
アンプＡＭＰ２によって負帰還制御される。電圧ＶＤＬ
は論理的に制御電圧ＶＤＬ１に等しくされる。制御電圧
ＶＤＬ１は、ｎチャンネル型ＭＯＳトランジスタＭ４と
抵抗素子Ｒ０〜Ｒ４から成るソースフォロア回路から出
力される。トランジスタＭ４のコンダクタンスはオペア
ンプＡＭＰ１によって負帰還制御される。その帰還系
は、抵抗Ｒ０〜Ｒ４による抵抗分圧比を選択可能なスイ
ッチＭＯＳトランジスタＭ０〜Ｍ３が設けられて、トリ
ミング回路を構成している。スイッチＭＯＳトランジス
タＭ０〜Ｍ３の選択は、２ビットの電圧トリミング情報
ＴＲ１，ＴＲ０をデコードするデコーダＤＥＣ１が行
う。そのようにして形成される帰還電圧は基準電圧発生
回路ＶＧＥ１で発生される基準電圧とオペアンプＡＭＰ
１で比較される。このオペアンプＡＭＰ１は、制御電圧
ＶＤＬ１が参照電圧Ｖｒｅｆに等しくなるように負帰還
制御を行う。
示される。降圧電圧はｎチャンネル型ＭＯＳトランジス
タＭ５と抵抗素子Ｒ５から成るソースフォロア回路から
出力される。トランジスタＭ５のコンダクタンスはオペ
アンプＡＭＰ２によって負帰還制御される。電圧ＶＤＬ
は論理的に制御電圧ＶＤＬ１に等しくされる。制御電圧
ＶＤＬ１は、ｎチャンネル型ＭＯＳトランジスタＭ４と
抵抗素子Ｒ０〜Ｒ４から成るソースフォロア回路から出
力される。トランジスタＭ４のコンダクタンスはオペア
ンプＡＭＰ１によって負帰還制御される。その帰還系
は、抵抗Ｒ０〜Ｒ４による抵抗分圧比を選択可能なスイ
ッチＭＯＳトランジスタＭ０〜Ｍ３が設けられて、トリ
ミング回路を構成している。スイッチＭＯＳトランジス
タＭ０〜Ｍ３の選択は、２ビットの電圧トリミング情報
ＴＲ１，ＴＲ０をデコードするデコーダＤＥＣ１が行
う。そのようにして形成される帰還電圧は基準電圧発生
回路ＶＧＥ１で発生される基準電圧とオペアンプＡＭＰ
１で比較される。このオペアンプＡＭＰ１は、制御電圧
ＶＤＬ１が参照電圧Ｖｒｅｆに等しくなるように負帰還
制御を行う。
【００８９】前記降圧電源回路３１の素子特性が、製造
プロセスの影響によって、比較的大きくばらついた場
合、内部電源電圧ＶＤＬ１が設計値的な所望範囲内に入
るようにデコーダＤＥＣ１で選択する抵抗分圧比を変更
する。そのための情報は、デバイステストによって把握
される回路特性から予め得ることができ、前述のよう
に、ＥＰＲＯＭライタモードなどによってフラッシュメ
モリ１１の所定領域（前記救済情報の格納領域に相当す
る所定アドレスエリア）に予め書き込んでおけばよい。
マイクロコンピュータ３０がリセットされるとき、その
電圧トリミング情報ＴＲ０，ＴＲ１はフラッシュメモリ
１１から電圧トリミングレジスタ３１ＤＲにイニシャル
ロードされる。
プロセスの影響によって、比較的大きくばらついた場
合、内部電源電圧ＶＤＬ１が設計値的な所望範囲内に入
るようにデコーダＤＥＣ１で選択する抵抗分圧比を変更
する。そのための情報は、デバイステストによって把握
される回路特性から予め得ることができ、前述のよう
に、ＥＰＲＯＭライタモードなどによってフラッシュメ
モリ１１の所定領域（前記救済情報の格納領域に相当す
る所定アドレスエリア）に予め書き込んでおけばよい。
マイクロコンピュータ３０がリセットされるとき、その
電圧トリミング情報ＴＲ０，ＴＲ１はフラッシュメモリ
１１から電圧トリミングレジスタ３１ＤＲにイニシャル
ロードされる。
【００９０】図２２にはＤＲＡＭ１２のデータ保持モー
ドにおいて、メモリセルのリフレッシュ間隔を制御する
リフレッシュタイマの一例が示される。ＣＭはモニタ用
ストレージキャパシタであり、ダイナミック型メモリセ
ルのストレージキャパシタよりも僅かにデータ保持時間
が短くなるように設計されている。ｎチャンネル型ＭＯ
ＳトランジスタＭ１５はモニタ用ストレージキャパシタ
ＣＭに対する充電用トランジスタである。このトランジ
スタＭ１５は、図２３に例示されるように、リフレッシ
ュ動作期間にオン動作され、データ保持期間にオフ状態
にされる。データ保持期間においてノードＶＮの電圧は
モニタ用ストレージキャパシタＣＭのリークによってレ
ベル低下される。レベル低下の度合は、コンパレータＡ
ＭＰ３によって検出する。コンパレータＡＭＰ３はノー
ドＶＮのレベルが参照電圧ＶＲ１よりも低くなると、ハ
イレベルを出力する。この状態はセット・リセット型の
フリップフロップＦＦをセット状態にする。これによっ
てカウンタＣＮＴが計数動作を開始し、リフレッシュク
ロックφＲＥＦを生成する。このリフレッシュクロック
φＲＥＦに同期してリフレッシュ動作が行われる。例え
ば、図示を省略するリフレッシュアドレスカウンタを順
次インクリメントしながらリフレッシュクロックφＲＥ
Ｆのクロックサイクルに同期してワード線単位のリフレ
ッシュ動作を行う。カウンタＣＮＴのオーバーフローに
よるキャリーによってフリップフロップＦＦがリセット
され、一連のフレッシュ動作を終了する。リフレッシュ
動作中、トランジスタＭ１５はオン状態にされ、モニタ
用ストレージキャパシタＣＭは、次のリフレッシュタイ
ミングを検出するために充電されている。リフレッシュ
動作が終了すると、トランジスタＭ１５はカット・オフ
状態にされ、再びリークによるリフレッシュタイミング
の検出動作が行われる。
ドにおいて、メモリセルのリフレッシュ間隔を制御する
リフレッシュタイマの一例が示される。ＣＭはモニタ用
ストレージキャパシタであり、ダイナミック型メモリセ
ルのストレージキャパシタよりも僅かにデータ保持時間
が短くなるように設計されている。ｎチャンネル型ＭＯ
ＳトランジスタＭ１５はモニタ用ストレージキャパシタ
ＣＭに対する充電用トランジスタである。このトランジ
スタＭ１５は、図２３に例示されるように、リフレッシ
ュ動作期間にオン動作され、データ保持期間にオフ状態
にされる。データ保持期間においてノードＶＮの電圧は
モニタ用ストレージキャパシタＣＭのリークによってレ
ベル低下される。レベル低下の度合は、コンパレータＡ
ＭＰ３によって検出する。コンパレータＡＭＰ３はノー
ドＶＮのレベルが参照電圧ＶＲ１よりも低くなると、ハ
イレベルを出力する。この状態はセット・リセット型の
フリップフロップＦＦをセット状態にする。これによっ
てカウンタＣＮＴが計数動作を開始し、リフレッシュク
ロックφＲＥＦを生成する。このリフレッシュクロック
φＲＥＦに同期してリフレッシュ動作が行われる。例え
ば、図示を省略するリフレッシュアドレスカウンタを順
次インクリメントしながらリフレッシュクロックφＲＥ
Ｆのクロックサイクルに同期してワード線単位のリフレ
ッシュ動作を行う。カウンタＣＮＴのオーバーフローに
よるキャリーによってフリップフロップＦＦがリセット
され、一連のフレッシュ動作を終了する。リフレッシュ
動作中、トランジスタＭ１５はオン状態にされ、モニタ
用ストレージキャパシタＣＭは、次のリフレッシュタイ
ミングを検出するために充電されている。リフレッシュ
動作が終了すると、トランジスタＭ１５はカット・オフ
状態にされ、再びリークによるリフレッシュタイミング
の検出動作が行われる。
【００９１】前記モニタ用ストレージキャパシタＣＭの
電荷保持特性は、プロセスの影響を受けて変動すること
が予想され、例えば、ＤＲＡＭの正規のメモリセルのス
トレージキャパシタの平均的な電荷保持特性を有してい
る場合には、それよりも電荷保持特性の多くのメモリセ
ルでデータエラー若しくはデータ破壊生じてしまう。そ
こで、モニタ用ストレージキャパシタＣＭの電荷保持性
能に応じて、参照電圧ＶＲ１を調整可能な参照電圧発生
回路１２ＲＦを採用することができる。
電荷保持特性は、プロセスの影響を受けて変動すること
が予想され、例えば、ＤＲＡＭの正規のメモリセルのス
トレージキャパシタの平均的な電荷保持特性を有してい
る場合には、それよりも電荷保持特性の多くのメモリセ
ルでデータエラー若しくはデータ破壊生じてしまう。そ
こで、モニタ用ストレージキャパシタＣＭの電荷保持性
能に応じて、参照電圧ＶＲ１を調整可能な参照電圧発生
回路１２ＲＦを採用することができる。
【００９２】この参照電圧発生回路１２ＲＦは、図２２
に例示されるように、ｎチャンネル型ＭＯＳトランジス
タＭ１４と抵抗素子Ｒ１０〜Ｒ１４から成るソースフォ
ロア回路から出力される。トランジスタＭ１４のコンダ
クタンスはオペアンプＡＭＰ４によって負帰還制御され
る。その帰還系は、抵抗Ｒ１０〜Ｒ１４による抵抗分圧
比を選択可能なスイッチＭＯＳトランジスタＭ１０〜Ｍ
１３が設けられて、トリミング回路を構成している。ス
イッチＭＯＳトランジスタＭ１０〜Ｍ１３の選択は、２
ビットの電圧トリミング情報ＲＦ１，ＲＦ０をデコード
するデコーダＤＥＣ２が行う。そのようにして形成され
る帰還電圧は基準電圧発生回路ＶＧＥ２で発生される基
準電圧ＶＲとオペアンプＡＭＰ４で比較される。このオ
ペアンプＡＭＰ４は、参照電圧ＶＲ１が基準電圧ＶＲに
等しくなるように負帰還制御を行う。
に例示されるように、ｎチャンネル型ＭＯＳトランジス
タＭ１４と抵抗素子Ｒ１０〜Ｒ１４から成るソースフォ
ロア回路から出力される。トランジスタＭ１４のコンダ
クタンスはオペアンプＡＭＰ４によって負帰還制御され
る。その帰還系は、抵抗Ｒ１０〜Ｒ１４による抵抗分圧
比を選択可能なスイッチＭＯＳトランジスタＭ１０〜Ｍ
１３が設けられて、トリミング回路を構成している。ス
イッチＭＯＳトランジスタＭ１０〜Ｍ１３の選択は、２
ビットの電圧トリミング情報ＲＦ１，ＲＦ０をデコード
するデコーダＤＥＣ２が行う。そのようにして形成され
る帰還電圧は基準電圧発生回路ＶＧＥ２で発生される基
準電圧ＶＲとオペアンプＡＭＰ４で比較される。このオ
ペアンプＡＭＰ４は、参照電圧ＶＲ１が基準電圧ＶＲに
等しくなるように負帰還制御を行う。
【００９３】前記モニタ用ストレージキャパシタＣＭの
電荷保持性能が製造プロセスの影響により許容範囲を越
えて変動した場合、デコーダＤＥＣ２で選択する抵抗分
圧比を適当に変更する。そのための情報は、デバイステ
ストによって把握されるキャパシタＣＭの電荷保持性能
から予め得ることができ、前述のように、ＥＰＲＯＭラ
イタモードなどによってフラッシュメモリ１１の所定領
域（前記救済情報の格納領域に相当する所定アドレスエ
リア）に予め書き込んでおけばよい。マイクロコンピュ
ータ３０がリセットされるとき、その電圧トリミング情
報ＴＲ０，ＴＲ１はフラッシュメモリ１１からリフレッ
シュ最適化レジスタ１２ＤＲにイニシャルロードされ
る。
電荷保持性能が製造プロセスの影響により許容範囲を越
えて変動した場合、デコーダＤＥＣ２で選択する抵抗分
圧比を適当に変更する。そのための情報は、デバイステ
ストによって把握されるキャパシタＣＭの電荷保持性能
から予め得ることができ、前述のように、ＥＰＲＯＭラ
イタモードなどによってフラッシュメモリ１１の所定領
域（前記救済情報の格納領域に相当する所定アドレスエ
リア）に予め書き込んでおけばよい。マイクロコンピュ
ータ３０がリセットされるとき、その電圧トリミング情
報ＴＲ０，ＴＲ１はフラッシュメモリ１１からリフレッ
シュ最適化レジスタ１２ＤＲにイニシャルロードされ
る。
【００９４】図２４にはＳＲＡＭ１３のタイミングコン
トローラ１３ＴＣにおけるタイミング調整用ディレイ回
路の一例として、センスアンプ活性化信号φＳＡのディ
レイ回路が示される。タイミングコントローラ１３ＴＣ
は、直列４段の遅延回路ＤＬ０〜ＤＬ３と、各遅延回路
ＤＬ０〜ＤＬ３の出力を選択するＣＭＯＳトランスファ
ゲートＴＧ０〜ＴＧ３を有する。ＣＭＯＳトランスファ
ゲートＴＧ０〜ＴＧ３の出力はワイヤード・オアされ、
その結合ノードの信号がセンスアンプ活性化信号φＳＡ
としてセンスアンプ１３ＳＡに供給される。何れのＣＭ
ＯＳトランスファゲートＴＧ０〜ＴＧ３をオン動作させ
るかは、２ビットのタイミング調整情報ＴＭ０，ＴＭ１
をデコードするデコーダＤＥＣ３が行う。
トローラ１３ＴＣにおけるタイミング調整用ディレイ回
路の一例として、センスアンプ活性化信号φＳＡのディ
レイ回路が示される。タイミングコントローラ１３ＴＣ
は、直列４段の遅延回路ＤＬ０〜ＤＬ３と、各遅延回路
ＤＬ０〜ＤＬ３の出力を選択するＣＭＯＳトランスファ
ゲートＴＧ０〜ＴＧ３を有する。ＣＭＯＳトランスファ
ゲートＴＧ０〜ＴＧ３の出力はワイヤード・オアされ、
その結合ノードの信号がセンスアンプ活性化信号φＳＡ
としてセンスアンプ１３ＳＡに供給される。何れのＣＭ
ＯＳトランスファゲートＴＧ０〜ＴＧ３をオン動作させ
るかは、２ビットのタイミング調整情報ＴＭ０，ＴＭ１
をデコードするデコーダＤＥＣ３が行う。
【００９５】ＳＲＡＭ１３のアクセス速度が製造プロセ
スの影響により変動した場合、高速アクセスや或いはデ
ータ読み出し動作の安定化とうい観点より、それに応じ
てセンスアンプの活性化タイミングを調整することが望
ましい場合がある。それに応じて、ＣＭＯＳトランスフ
ァゲートＴＧ０〜ＴＧ３の選択状態を決定すればよい。
そのための情報は、デバイステストによって把握される
アクアエス速度性能などから予め得ることができ、前述
のように、ＥＰＲＯＭライタモードなどによってフラッ
シュメモリ１１の所定領域（前記救済情報の格納領域に
相当する所定アドレスエリア）に予め書き込んでおけば
よい。マイクロコンピュータ３０がリセットされると
き、そのタイミング調整情報ＴＭ０，ＴＭ１は、救済情
報と同じ手順によってフラッシュメモリ１１からデータ
バス１６を介してタイミング調整レジスタ１３ＤＲにイ
ニシャルロードされる。
スの影響により変動した場合、高速アクセスや或いはデ
ータ読み出し動作の安定化とうい観点より、それに応じ
てセンスアンプの活性化タイミングを調整することが望
ましい場合がある。それに応じて、ＣＭＯＳトランスフ
ァゲートＴＧ０〜ＴＧ３の選択状態を決定すればよい。
そのための情報は、デバイステストによって把握される
アクアエス速度性能などから予め得ることができ、前述
のように、ＥＰＲＯＭライタモードなどによってフラッ
シュメモリ１１の所定領域（前記救済情報の格納領域に
相当する所定アドレスエリア）に予め書き込んでおけば
よい。マイクロコンピュータ３０がリセットされると
き、そのタイミング調整情報ＴＭ０，ＴＭ１は、救済情
報と同じ手順によってフラッシュメモリ１１からデータ
バス１６を介してタイミング調整レジスタ１３ＤＲにイ
ニシャルロードされる。
【００９６】図１４の欠陥救済、図２１の電圧トリミン
グ、図２２のリフレッシュインターバル最適化、図２４
のタイミングコントローラのタイミング調整、の夫々で
説明した技術は、図２０に例示される一つのシングルチ
ップマイクロコンピュータ３０のような半導体集積回路
に纏めて適用することができる。そのとき、フラッシュ
メモリ１１に格納される情報は、回路の一部の機能を決
定する初期化データとして位置付けることができ、例え
ば、図２５の様なフォーマットでフラッシュメモリ１１
のメモリセルアレイ１１ＭＡに格納される。
グ、図２２のリフレッシュインターバル最適化、図２４
のタイミングコントローラのタイミング調整、の夫々で
説明した技術は、図２０に例示される一つのシングルチ
ップマイクロコンピュータ３０のような半導体集積回路
に纏めて適用することができる。そのとき、フラッシュ
メモリ１１に格納される情報は、回路の一部の機能を決
定する初期化データとして位置付けることができ、例え
ば、図２５の様なフォーマットでフラッシュメモリ１１
のメモリセルアレイ１１ＭＡに格納される。
【００９７】図２６には、コンピュータを使用して、半
導体集積回路を設計するためのシステムの一例が示され
ている。
導体集積回路を設計するためのシステムの一例が示され
ている。
【００９８】同図において、１００はパーソナルコンピ
ュータの様なコンピュータ（電子計算機とも記す）を示
しており、１０１はデータを前記電子計算機に入力する
ためのキーボードである。また、１０２は、例えばフロ
ッピイデイスクの様な記録媒体である。
ュータの様なコンピュータ（電子計算機とも記す）を示
しており、１０１はデータを前記電子計算機に入力する
ためのキーボードである。また、１０２は、例えばフロ
ッピイデイスクの様な記録媒体である。
【００９９】この記録媒体には、予め半導体集積回路の
設計に必要なテ゛ータが記録されている。例えば、図１に示
されている様な半導体集積回路を設計するために、記録
媒体１０２には、フラッシュメモリ（１１）の構成を定
めるデータ１０３、DRAM（１２）の構成を定めるデータ
１０４、救済アドレスレジスタ（１２ＡＲ）の構成を定
めるデータ１０５、データバス（１６）の構成を定める
テ゛ータ１０６等が記録されている。
設計に必要なテ゛ータが記録されている。例えば、図１に示
されている様な半導体集積回路を設計するために、記録
媒体１０２には、フラッシュメモリ（１１）の構成を定
めるデータ１０３、DRAM（１２）の構成を定めるデータ
１０４、救済アドレスレジスタ（１２ＡＲ）の構成を定
めるデータ１０５、データバス（１６）の構成を定める
テ゛ータ１０６等が記録されている。
【０１００】設計しようとしている物に応じて必要なデ
ータを、前記記録媒体から電子計算機に読み出すことに
より、電子計算機上で半導体集積回路の設計を行うこと
が出来る。
ータを、前記記録媒体から電子計算機に読み出すことに
より、電子計算機上で半導体集積回路の設計を行うこと
が出来る。
【０１０１】前記各データは、電子計算機が理解できる
ような特定のコンピュータ言語で書かれたプログラム
（例えばＲＴＬ（Register Transfer Level）モデル
やＨＤＬ（Hardware Description Language）モデ
ル）、或いは実際に半導体集積回路を製造する際に使わ
れるマスクに関するデータ（座標データ、接続配線デー
タ）でも良い。勿論この両者を組み合わせたものを前記
データとしても良い。
ような特定のコンピュータ言語で書かれたプログラム
（例えばＲＴＬ（Register Transfer Level）モデル
やＨＤＬ（Hardware Description Language）モデ
ル）、或いは実際に半導体集積回路を製造する際に使わ
れるマスクに関するデータ（座標データ、接続配線デー
タ）でも良い。勿論この両者を組み合わせたものを前記
データとしても良い。
【０１０２】前記説明では、救済アドレスレジスタの構
成を定めるデータが、データ１０５であるとしたが、勿
論電気的特性を変更するために使われるレジスタ（例え
ば、図２０に示されている電圧トリミングレジスタ、図
２２に示されているリフレッシュ最適化レジスタ、図２
４に示されているタイミング調整レジスタ、或いは図２
５に示されるようなそれらの複合レジスタ）の構成がこ
のデータ１０５によって定められるようにしても良い。
成を定めるデータが、データ１０５であるとしたが、勿
論電気的特性を変更するために使われるレジスタ（例え
ば、図２０に示されている電圧トリミングレジスタ、図
２２に示されているリフレッシュ最適化レジスタ、図２
４に示されているタイミング調整レジスタ、或いは図２
５に示されるようなそれらの複合レジスタ）の構成がこ
のデータ１０５によって定められるようにしても良い。
【０１０３】また、図１では、ＤＲＡＭ（１２）内に救
済アドレスレジスタ（１２ＡＲ）及びアドレス比較回路
（１２ＡＣ）が設けられている様に説明されているが、
これらをＤＲＡＭ（メモリアレイ１２ＭＡ、デコーダ１
２ＸＤ，１２ＹＤ、Ｙセレクタ、書き込みバッファ、入
力バッファ、メインアンプ、出力バッファ）の構成を定
めるデータ１０４とは別のデータ１０５としてもよい。
勿論、図１に示されているＤＲＡＭ（１２）を一つのデ
ータ群として扱っても良い。
済アドレスレジスタ（１２ＡＲ）及びアドレス比較回路
（１２ＡＣ）が設けられている様に説明されているが、
これらをＤＲＡＭ（メモリアレイ１２ＭＡ、デコーダ１
２ＸＤ，１２ＹＤ、Ｙセレクタ、書き込みバッファ、入
力バッファ、メインアンプ、出力バッファ）の構成を定
めるデータ１０４とは別のデータ１０５としてもよい。
勿論、図１に示されているＤＲＡＭ（１２）を一つのデ
ータ群として扱っても良い。
【０１０４】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【０１０５】例えば、本発明に係る半導体集積回路はシ
ングルチップマイクロコンピュータに限定されず、ま
た、シングルチップマイクロコンピュータの内蔵回路モ
ジュールの種類も前記の例に限定されず、適宜変更であ
る。また、電気的に書換え可能な不揮発性メモリには、
フラッシュメモリに限定されず、選択ＭＯＳトランジス
タとＭＮＯＳ（メタル・ナイトライド・オキサイド・セ
ミコンダクタ）形式の記憶トランジスタとから成るメモ
リセルを採用してもよい。また、フラッシュメモリの書
き込み、消去の電圧印加状態は前記に限定されず適宜変
更可能である。また、不揮発性メモリは４値以上の多値
の情報を記憶するものであってもよい。また、揮発性メ
モリはＳＲＡＭ、ＤＲＡＭに限定されず、強誘電体メモ
リ等であってもよい。
ングルチップマイクロコンピュータに限定されず、ま
た、シングルチップマイクロコンピュータの内蔵回路モ
ジュールの種類も前記の例に限定されず、適宜変更であ
る。また、電気的に書換え可能な不揮発性メモリには、
フラッシュメモリに限定されず、選択ＭＯＳトランジス
タとＭＮＯＳ（メタル・ナイトライド・オキサイド・セ
ミコンダクタ）形式の記憶トランジスタとから成るメモ
リセルを採用してもよい。また、フラッシュメモリの書
き込み、消去の電圧印加状態は前記に限定されず適宜変
更可能である。また、不揮発性メモリは４値以上の多値
の情報を記憶するものであってもよい。また、揮発性メ
モリはＳＲＡＭ、ＤＲＡＭに限定されず、強誘電体メモ
リ等であってもよい。
【０１０６】ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリの
ようなメモリにおいて、冗長ワード線は、アドレス比較
回路によるアドレス比較結果によって選択されることに
なるので、その選択タイミングが正規ワード線のそれに
比べて遅れがちとなる。その種のタイミングの遅れは、
特に半導体集積回路が著しく早い動作サイクルをもって
動作すべきときは無視できなくなる。そのような場合の
ために、面積の若干の増加が許容されるなら、冗長用の
ダイナミック型メモリセルにおける情報記憶用容量を正
規用メモリセルにおけるそれよりもそのサイズを増大さ
せたり、冗長用のスタティック型メモリセルやフラッシ
ュ型メモリセルにおけるトランジスタのコンダクタンス
を増大させるようにそのサイズを増大させることもでき
る。すなわち、この場合には、選択の冗長メモリセルか
らビット線に与えられる読み出し信号量を増大させるこ
とができ、それに応じて読み出しセンス動作タイミング
を早めても正常なデータ読み出しが可能となる。これに
よって、冗長ワード線の選択タイミングの遅れによる影
響は、メモリセル選択後のセンス動作の高速化によって
実質的に軽減できる。
ようなメモリにおいて、冗長ワード線は、アドレス比較
回路によるアドレス比較結果によって選択されることに
なるので、その選択タイミングが正規ワード線のそれに
比べて遅れがちとなる。その種のタイミングの遅れは、
特に半導体集積回路が著しく早い動作サイクルをもって
動作すべきときは無視できなくなる。そのような場合の
ために、面積の若干の増加が許容されるなら、冗長用の
ダイナミック型メモリセルにおける情報記憶用容量を正
規用メモリセルにおけるそれよりもそのサイズを増大さ
せたり、冗長用のスタティック型メモリセルやフラッシ
ュ型メモリセルにおけるトランジスタのコンダクタンス
を増大させるようにそのサイズを増大させることもでき
る。すなわち、この場合には、選択の冗長メモリセルか
らビット線に与えられる読み出し信号量を増大させるこ
とができ、それに応じて読み出しセンス動作タイミング
を早めても正常なデータ読み出しが可能となる。これに
よって、冗長ワード線の選択タイミングの遅れによる影
響は、メモリセル選択後のセンス動作の高速化によって
実質的に軽減できる。
【０１０７】図２２に関して説明したようなＤＲＡＭの
リフレッシュ期間の調整技術は、変更可能である。いく
つかのダイナミック型メモリセルのデータ保持時間特性
が図２２の容量ＣＭの充電電圧保持特性に対し、比較的
大きくずれている場合には、それらダイナミック型メモ
リセルの正常な動作期間内にリフレッシュ動作が繰り返
されるように、図２２の基準電圧ＶＲ１を積極的に変更
することができる。ＤＲＡＭのリフレッシュ動作保証の
ためのトリミングは、図２２に代えて、半導体集積回路
のシステムクロック信号のようなクロック信号をカウン
トし、リフレッシュタイミング信号を形成するカウンタ
ないしはタイマーのカウント数を変更する構成を採用す
ることもできる。また、本発明はシステムオンチップさ
れたシステムＬＳＩにおいてその効果は大きいが、シス
テムＬＳＩ以外の論理ＬＳＩにも適用できることは言う
までもない。さらに図１、図１４又は図１５において、
各メモリモジュール１１，１２，１３は１本の冗長ワー
ドラインを含むように説明されたが、その本数は複数本
とされても良い。それによって、救済効率が向上するば
かりでなく、図１４（Ａ）に従う欠陥救済ステップＳ
２、Ｓ７及びＳ１０の各ステップにおいて、そのステッ
プで検出された欠陥を救済できる。
リフレッシュ期間の調整技術は、変更可能である。いく
つかのダイナミック型メモリセルのデータ保持時間特性
が図２２の容量ＣＭの充電電圧保持特性に対し、比較的
大きくずれている場合には、それらダイナミック型メモ
リセルの正常な動作期間内にリフレッシュ動作が繰り返
されるように、図２２の基準電圧ＶＲ１を積極的に変更
することができる。ＤＲＡＭのリフレッシュ動作保証の
ためのトリミングは、図２２に代えて、半導体集積回路
のシステムクロック信号のようなクロック信号をカウン
トし、リフレッシュタイミング信号を形成するカウンタ
ないしはタイマーのカウント数を変更する構成を採用す
ることもできる。また、本発明はシステムオンチップさ
れたシステムＬＳＩにおいてその効果は大きいが、シス
テムＬＳＩ以外の論理ＬＳＩにも適用できることは言う
までもない。さらに図１、図１４又は図１５において、
各メモリモジュール１１，１２，１３は１本の冗長ワー
ドラインを含むように説明されたが、その本数は複数本
とされても良い。それによって、救済効率が向上するば
かりでなく、図１４（Ａ）に従う欠陥救済ステップＳ
２、Ｓ７及びＳ１０の各ステップにおいて、そのステッ
プで検出された欠陥を救済できる。
【０１０８】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【０１０９】すなわち、欠陥救済のような結合変更のた
めのヒューズプログラム回路が不用になり、ヒューズ切
断のための装置や工程が省け、テスティングコストを削
減することができ、しかも、銅配線系プロセスのような
プロセスに対してもヒューズのレーザ熔断開口部を形成
することを要しないため製造プロセスが簡素になる。不
揮発性メモリに対する結合制御情報の書換えが可能であ
るから、バーン・イン工程のような製造工程の後の方で
発生する欠陥やシステム若しくは回路基板に実装してか
ら発生する欠陥に対するような結合変更要求に充分に応
えることができる。
めのヒューズプログラム回路が不用になり、ヒューズ切
断のための装置や工程が省け、テスティングコストを削
減することができ、しかも、銅配線系プロセスのような
プロセスに対してもヒューズのレーザ熔断開口部を形成
することを要しないため製造プロセスが簡素になる。不
揮発性メモリに対する結合制御情報の書換えが可能であ
るから、バーン・イン工程のような製造工程の後の方で
発生する欠陥やシステム若しくは回路基板に実装してか
ら発生する欠陥に対するような結合変更要求に充分に応
えることができる。
【０１１０】これにより、中央処理装置のような制御処
理装置と共に、不揮発性メモリと一緒に揮発性メモリが
搭載された大規模な論理構成を有する回路の結合変更を
効率的に行なうことができる。したがって、大規模な論
理を有する半導体集積回路の歩留まり向上によってコス
ト低減を実現することができる。
理装置と共に、不揮発性メモリと一緒に揮発性メモリが
搭載された大規模な論理構成を有する回路の結合変更を
効率的に行なうことができる。したがって、大規模な論
理を有する半導体集積回路の歩留まり向上によってコス
ト低減を実現することができる。
【０１１１】特に、システムオンチップなどの大規模化
に鑑みると、大規模集積回路に搭載された不揮発性メモ
リを別の回路モジュールとの関係で効率的に利用するた
めに、不揮発性メモリの記憶情報を当該不揮発性メモリ
とは別の揮発性メモリの結合変更等に利用するようにし
たが、データバスを介する結合制御情報の転送、そし
て、結合制御情報の複数サイクルに分けた直列的な転送
による手段は、揮発性メモリの大容量に従って結合変更
の機会が増えるとき、その制御情報量の増大に対してそ
の情報を個々の揮発性メモリに反映させる処理を高速に
実現できるようにする、と言う点で優れている。
に鑑みると、大規模集積回路に搭載された不揮発性メモ
リを別の回路モジュールとの関係で効率的に利用するた
めに、不揮発性メモリの記憶情報を当該不揮発性メモリ
とは別の揮発性メモリの結合変更等に利用するようにし
たが、データバスを介する結合制御情報の転送、そし
て、結合制御情報の複数サイクルに分けた直列的な転送
による手段は、揮発性メモリの大容量に従って結合変更
の機会が増えるとき、その制御情報量の増大に対してそ
の情報を個々の揮発性メモリに反映させる処理を高速に
実現できるようにする、と言う点で優れている。
【図１】本発明の半導体集積回路の一例に係る第1のシ
ングルチップマイクロコンピュータのブロック図であ
る。
ングルチップマイクロコンピュータのブロック図であ
る。
【図２】図１のシングルチップマイクロコンピュータで
用いる救済情報の詳細な一例を示す説明図である。
用いる救済情報の詳細な一例を示す説明図である。
【図３】リセット期間における救済情報のイニシャルロ
ード処理の一例を示すタイミングチャートである。
ード処理の一例を示すタイミングチャートである。
【図４】シングルチップマイクロコンピュータに対して
欠陥救済可能な時期を製造工程から時系列的に示したフ
ローチャートである。
欠陥救済可能な時期を製造工程から時系列的に示したフ
ローチャートである。
【図５】銅配線系プロセスに対してヒューズのレーザ熔
断開口部の様子を概略的に示したデバイス断面図であ
る。
断開口部の様子を概略的に示したデバイス断面図であ
る。
【図６】ダイナミック型メモリセルの一例を示す回路図
である。
である。
【図７】ＤＲＡＭのメモリセルアレイの一例を示す概略
説明図である。
説明図である。
【図８】ＣＭＯＳスタティック型メモリセルの一例を示
す回路図である。
す回路図である。
【図９】ＳＲＡＭのメモリセルアレイの一例を示す概略
説明図である。
説明図である。
【図１０】フラッシュメモリセルの一例を示す回路図で
ある。
ある。
【図１１】フラッシュメモリのメモリセルアレイの一例
を示す概略説明図である。
を示す概略説明図である。
【図１２】フラッシュメモリにおける書き込み状態及び
消去状態の一例を示す説明図である。
消去状態の一例を示す説明図である。
【図１３】フラッシュメモリの書き込み動作及び消去動
作の夫々における電圧印加状態の一例を示す説明図であ
る。
作の夫々における電圧印加状態の一例を示す説明図であ
る。
【図１４】本発明に係る半導体集積回路の別の例である
第２のシングルチップマイクロコンピュータのブロック
図である。
第２のシングルチップマイクロコンピュータのブロック
図である。
【図１５】第２のシングルチップマイクロコンピュータ
における救済情報の一例を示す説明図である。
における救済情報の一例を示す説明図である。
【図１６】第２のシングルチップマイクロコンピュータ
におけるにおける救済情報のイニシャルロード処理の一
例を示すタイミングチャートである。
におけるにおける救済情報のイニシャルロード処理の一
例を示すタイミングチャートである。
【図１７】本発明に係る半導体集積回路の更に別の例で
ある第３のシングルチップマイクロコンピュータのブロ
ック図である。
ある第３のシングルチップマイクロコンピュータのブロ
ック図である。
【図１８】第３のシングルチップマイクロコンピュータ
においてリセット期間に救済情報をイニシャルロードす
る処理の一例を示すタイミングチャートである。
においてリセット期間に救済情報をイニシャルロードす
る処理の一例を示すタイミングチャートである。
【図１９】メモリマットも若しくはメモリブロックの置
換によって欠陥救済を行う構成を採用したメモリの一例
を概略的に示すブロック図である。
換によって欠陥救済を行う構成を採用したメモリの一例
を概略的に示すブロック図である。
【図２０】降圧電源回路を有するシングルチップマイク
ロコンピュータの一例を示すブロック図である。
ロコンピュータの一例を示すブロック図である。
【図２１】降圧電源回路の一例を示す回路図である。
【図２２】ＤＲＡＭ１２のデータ保持モードにおいてメ
モリセルのリフレッシュ間隔を制御するリフレッシュタ
イマの一例を示す回路図である。
モリセルのリフレッシュ間隔を制御するリフレッシュタ
イマの一例を示す回路図である。
【図２３】図２３に例示されるリフレッシュタイマの動
作の一例を示すタイミングチャートである。
作の一例を示すタイミングチャートである。
【図２４】ＳＲＡＭ１３のタイミングコントローラにお
けるセンスアンプ活性化信号のタイミング調整回路の一
例を示す回路図である。
けるセンスアンプ活性化信号のタイミング調整回路の一
例を示す回路図である。
【図２５】図１４の欠陥救済、図２１の電圧トリミン
グ、図２２のリフレッシュインターバル最適化、図２４
のタイミングコントローラのタイミング調整、の夫々で
説明した技術を図２０に例示される一つのシングルチッ
プマイクロコンピュータに纏めて適用したとき、フラッ
シュメモリに格納される初期化データのフォーマットの
一例を示す説明図である。
グ、図２２のリフレッシュインターバル最適化、図２４
のタイミングコントローラのタイミング調整、の夫々で
説明した技術を図２０に例示される一つのシングルチッ
プマイクロコンピュータに纏めて適用したとき、フラッ
シュメモリに格納される初期化データのフォーマットの
一例を示す説明図である。
【図２６】コンピュータを使用して本発明に従う半導体
集積回路を設計するためのシステムの一例を示す概念図
である。
集積回路を設計するためのシステムの一例を示す概念図
である。
１ＡＳ，１Ｂ．１Ｃ シングルチップマイクロコンピュ
ータ １０ ＣＰＵ １１ フラッシュメモリ ＦＭＣ フラッシュメモリセル ＷＬｆ＿０〜ＷＬｆ＿Ｍｆ 正規ワード線 ＷＬｆＲ 冗長ワード線 ＢＬｆ＿０〜ＢＬｆＭｆ ビット線 １１ＭＡ メモリセルアレイ １１ＳＱ シーケンスコントローラ １１ＭＲ モードレジスタ ＭＢ１，ＭＢ２ モードビット １１ＡＣ アドレス比較回路 １１ＡＲ 救済アドレスレジスタ １２ ＤＲＡＭ ＤＭＣ ダイナミック型メモリセル ＷＬｄ＿０〜ＷＬｄ＿Ｍｄ 正規ワード線 ＷＬｄＲ 冗長ワード線 ＢＬｄ＿０〜ＢＬｄＭｄ ビット線 １２ＭＡ メモリセルアレイ １２ＴＣ タイミングコントローラ １２ＡＲ 救済アドレスレジスタ １２ＡＣ アドレス比較回路 １２ＲＦ 参照電圧発生回路 ＤＥＣ２ デコーダ １２ＤＲ リフレッシュ最適化レジスタ １３ ＳＲＡＭ ＳＭＣ スタティック型メモリセル ＷＬｓ＿０〜ＷＬｓ＿Ｍｓ 正規ワード線 ＷＬｓＲ 冗長ワード線 ＢＬｓ＿０〜ＢＬｓＭｓ ビット線 １３ＭＡ メモリセルアレイ １３ＴＣ タイミングコントローラ １３ＡＲ 救済アドレスレジスタ １３ＡＣ アドレス比較回路 ＤＥＣ３ デコーダ １３ＤＲ タイミング調整レジスタ １５ アドレスバス １６ データバス １７ コントロールバス ３０ シングルチップマイクロコンピュータ ３１ 降圧電圧発生回路 ＤＥＣ１ デコーダ ３１ＤＲ 電圧トリミングレジスタ
ータ １０ ＣＰＵ １１ フラッシュメモリ ＦＭＣ フラッシュメモリセル ＷＬｆ＿０〜ＷＬｆ＿Ｍｆ 正規ワード線 ＷＬｆＲ 冗長ワード線 ＢＬｆ＿０〜ＢＬｆＭｆ ビット線 １１ＭＡ メモリセルアレイ １１ＳＱ シーケンスコントローラ １１ＭＲ モードレジスタ ＭＢ１，ＭＢ２ モードビット １１ＡＣ アドレス比較回路 １１ＡＲ 救済アドレスレジスタ １２ ＤＲＡＭ ＤＭＣ ダイナミック型メモリセル ＷＬｄ＿０〜ＷＬｄ＿Ｍｄ 正規ワード線 ＷＬｄＲ 冗長ワード線 ＢＬｄ＿０〜ＢＬｄＭｄ ビット線 １２ＭＡ メモリセルアレイ １２ＴＣ タイミングコントローラ １２ＡＲ 救済アドレスレジスタ １２ＡＣ アドレス比較回路 １２ＲＦ 参照電圧発生回路 ＤＥＣ２ デコーダ １２ＤＲ リフレッシュ最適化レジスタ １３ ＳＲＡＭ ＳＭＣ スタティック型メモリセル ＷＬｓ＿０〜ＷＬｓ＿Ｍｓ 正規ワード線 ＷＬｓＲ 冗長ワード線 ＢＬｓ＿０〜ＢＬｓＭｓ ビット線 １３ＭＡ メモリセルアレイ １３ＴＣ タイミングコントローラ １３ＡＲ 救済アドレスレジスタ １３ＡＣ アドレス比較回路 ＤＥＣ３ デコーダ １３ＤＲ タイミング調整レジスタ １５ アドレスバス １６ データバス １７ コントロールバス ３０ シングルチップマイクロコンピュータ ３１ 降圧電圧発生回路 ＤＥＣ１ デコーダ ３１ＤＲ 電圧トリミングレジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 16/06 Ｇ１１Ｃ 11/34 ３７１Ｄ ５Ｌ１０６ Ｈ０１Ｌ 27/115 17/00 ６０１Ｑ 27/10 ４６１ ６０１Ｅ ６３９Ｚ Ｈ０１Ｌ 27/10 ４３４ Ｆターム(参考） 5B015 JJ11 KB36 KB85 NN02 NN09 RR07 5B024 AA03 AA15 BA21 BA27 CA07 CA27 DA08 EA01 5B025 AA00 AD10 AD15 AE08 AE09 5B062 AA10 CC02 DD05 DD10 5F083 AD00 BS00 EP02 EP23 ER03 ER09 ER14 ER15 ER22 ER30 LA10 LA12 LA16 ZA10 ZA13 ZA14 ZA28 5L106 AA01 AA02 AA10 AA16 CC31 DD24 DD25 DD36
Claims (43)
- 【請求項１】 電気的に書き換え可能にされかつ制御処
理装置によってアクセス可能にされた不揮発性メモリ
と、前記制御処理装置によってアクセス可能にされた揮
発性メモリとを有する半導体集積回路であって、 前記揮発性メモリは、第１の揮発性メモリセルと第２の
揮発性メモリセルを複数個有すると共に、前記第２の揮
発性メモリセルによって前記第１の揮発性メモリセルを
置き換えるための結合制御情報を保持する揮発性記憶回
路を有し、 前記不揮発性メモリは、複数個の不揮発性メモリセルを
有し、その一部は前記結合制御情報を記憶する不揮発性
メモリセルとされ、結合制御情報の読み出し設定動作の
指示に応答して前記結合制御情報を不揮発性メモリセル
から読み出して出力し、 前記揮発性記憶回路は、前記読み出し設定動作の指示に
応答して、不揮発性メモリからの結合制御情報をラッチ
するものであることを特徴とする半導体集積回路。 - 【請求項２】 １個の半導体基板に、中央処理装置と、
電気的に書き換え可能であって前記中央処理装置によっ
てアクセス可能な不揮発性メモリと、前記中央処理装置
によってアクセス可能な揮発性メモリとを有する半導体
集積回路であって、 前記揮発性メモリは、正規の揮発性メモリセルと冗長用
の揮発性メモリセルを複数個有すると共に、前記冗長用
の揮発性メモリセルによって不良の正規揮発性メモリセ
ルを救済するための救済情報をラッチする揮発性記憶回
路を有し、 前記不揮発性メモリは、正規の不揮発性メモリセルと冗
長用の不揮発性メモリセルを複数個有すると共に、前記
冗長用の不揮発性メモリセルによって不良の正規不揮発
性メモリセルを救済するための救済情報をラッチする揮
発性記憶回路を有し、前記不揮発性メモリセルの一部は
前記揮発性メモリの救済情報と共に不揮発性メモリの救
済情報を記憶するメモリセルとされ、前記半導体集積回
路に対する初期化の指示に応答して前記救済情報を不揮
発性メモリセルから読み出して出力し、 前記揮発性記憶回路は、前記初期化の指示に応答して、
不揮発性メモリからの救済情報をラッチするものである
ことを特徴とする半導体集積回路。 - 【請求項３】 前記中央処理装置、不揮発性メモリ、及
び揮発性メモリの夫々のデータ入出力端子が共通接続さ
れるデータバスに前記夫々の揮発性記憶回路のデータ入
力端子が結合され、前記初期化の指示に応答して、不揮
発性メモリから出力される救済情報は前記データバスを
介して対応する揮発性記憶回路に伝達されるものである
ことを特徴とする請求項１又は２記載の半導体集積回
路。 - 【請求項４】 前記揮発性メモリを複数個有し、夫々の
揮発性メモリの揮発性記憶回路が前記データバスに接続
されて成るものであることを特徴とする請求項３記載の
半導体集積回路。 - 【請求項５】 前記不揮発性メモリは、半導体集積回路
に対する初期化の指示に応答して前記救済情報を不揮発
性メモリセルから複数サイクルに分けて順番に読み出し
て出力し、 前記揮発性記憶回路は、前記データバスの信号線に夫々
共通接続され、救済情報の前記読み出しサイクル毎に、
順番にデータバスに対してラッチ動作を行うものである
ことを特徴とする請求項３又は４記載の半導体集積回
路。 - 【請求項６】 前記揮発性記憶回路は半導体集積回路に
初期化を指示するリセット信号の第１の状態に応答して
前記不揮発性メモリから出力される前記救済情報をラッ
チし、前記リセット信号の第１の状態から第２の状態へ
の変化に応答して中央処理装置がリセット例外処理を開
始するものであることを特徴とする請求項１又は２記載
の半導体集積回路。 - 【請求項７】 半導体集積回路に初期化を指示するリセ
ット信号の第１の状態に応答して初期化されるクロック
制御回路を有し、クロック制御回路は、前記リセット信
号の第１の状態から第２の状態への変化に応答して前記
揮発性記憶回路に前記不揮発性メモリからの前記救済情
報をラッチさせ、その後、中央処理装置にリセット例外
処理を開始させるものであることを特徴とする請求項１
又は２記載の半導体集積回路。 - 【請求項８】 前記不揮発性メモリは、救済情報格納用
の不揮発性メモリセルに対する書換えを許容する動作モ
ードと、その書換えを抑止する動作モードとを有するも
のであることを特徴とする請求項１又は２記載の半導体
集積回路。 - 【請求項９】 半導体集積回路の外部に接続される書き
込み装置により前記不揮発性メモリセルに対する書換え
を許容する動作モードと、中央処理装置による命令実行
に従って前記不揮発性メモリセルに対する書換えを許容
する動作モードとを有するものであることを特徴とする
請求項８記載の半導体集積回路。 - 【請求項１０】 前記不揮発性メモリは診断プログラム
を格納する不揮発性メモリセルを有し、 前記診断プログラムは、前記不揮発性メモリ及び揮発性
メモリに対して不良検出を行い、新たな不良のメモリセ
ルを救済するための救済情報を不揮発性メモリの救済情
報格納用の不揮発性メモリセルに書き込む処理を前記中
央処理装置に実行させるものであることを特徴とする請
求項８記載の半導体集積回路。 - 【請求項１１】 １個の半導体基板に、夫々データバス
を共有する中央処理装置と、電気的に書き換え可能であ
って前記中央処理装置によってアクセス可能な不揮発性
メモリと、前記中央処理装置によってアクセス可能な揮
発性メモリとを有する半導体集積回路であって、 前記不揮発性メモリ及び揮発性メモリは、前記データバ
スにデータ入力端子が接続するレジスタ手段を夫々有
し、前記レジスタ手段に設定された情報に従ってその機
能の一部が決定されるものであり、 前記不揮発性メモリは、複数個の不揮発性メモリセルを
有し、その一部は初期化データを記憶する不揮発性メモ
リセルとされ、初期化データ記憶用の不揮発性メモリセ
ルに対する書換えを許容する動作モードと抑止する動作
モードとを有し、前記半導体集積回路に対する初期化の
指示に応答して不揮発性メモリセルから前記初期化デー
タを読み出して出力し、 前記レジスタ手段は、前記半導体集積回路に対する初期
化の指示に応答して前記不揮発性メモリからの初期化デ
ータをラッチするものであることを特徴とする半導体集
積回路。 - 【請求項１２】 半導体集積回路に初期化を指示するリ
セット信号の第１の状態に応答して初期化されるクロッ
ク制御回路を有し、クロック制御回路は、前記リセット
信号の第１の状態から第２の状態への変化に応答して相
互に活性タイミングがずらされた複数相の第1のタイミ
ング信号を出力し、その後に、前記中央処理装置にリセ
ット例外処理を開始させるための第2のタイミング信号
を出力し、 前記不揮発性メモリは、前記複数相の第1のタイミング
信号の活性タイミングに応答して前記初期化データを不
揮発性メモリセルから複数サイクルに分けて順番に読み
出して出力し、 前記レジスタ手段は、不揮発性メモリからの前記初期化
データの読み出しサイクル毎に、順番にデータバスに対
してラッチ動作を行うものである、ことを特徴とする請
求項１１記載の半導体集積回路。 - 【請求項１３】 前記揮発性メモリは、これに対応され
る前記レジスタ手段がラッチした情報を、冗長用の揮発
性メモリセルによって不良の正規揮発性メモリセルを救
済するための救済情報として利用するものであることを
特徴とする請求項１１又は１２記載の半導体集積回路。 - 【請求項１４】 前記不揮発性メモリは、これに対応さ
れる前記レジスタ手段がラッチした情報を、冗長用の不
揮発性メモリセルによって不良の正規不揮発性メモリセ
ルを救済するための救済情報として利用するものである
ことを特徴とする請求項１１乃至１３の何れか1項記載
の半導体集積回路。 - 【請求項１５】 前記揮発性メモリは、揮発性メモリセ
ルとしてダイナミック型メモリセルを有し、その揮発性
メモリに対応される前記レジスタ手段がラッチした情報
を、前記ダイナミック型メモリセルのリフレッシュイン
ターバルを規定するための制御情報として利用するもの
であることを特徴とする請求項１１乃至１４の何れか１
項記載の半導体集積回路。 - 【請求項１６】 前記揮発性メモリは、これに対応され
る前記レジスタ手段がラッチした情報を、内部制御信号
のタイミングを規定するための制御情報として利用する
ものであることを特徴とする請求項１１乃至１５の何れ
か１項記載の半導体集積回路。 - 【請求項１７】 外部電源電源電圧を入力し内部電源電
圧を生成する内部電圧発生回路を更に有し、この内部電
圧発生回路は、内部電源電圧のレベルを規定するための
参照電圧を決定する制御情報をラッチするラッチ手段を
有し、このラッチ手段は、前記不揮発性記憶装置から読
み出される初期化データの一部を制御情報としてラッチ
するものであることを特徴とする請求項１１乃至１６の
何れか１項記載の半導体集積回路。 - 【請求項１８】 前記不揮発性メモリはフラッシュメモ
リであり、一部の不揮発性メモリセルは前記中央処理装
置が実行するプログラムを格納するものであることを特
徴とする請求項１乃至１７の何れか１項に記載の半導体
集積回路。 - 【請求項１９】 前記揮発性メモリはＤＲＡＭであり、
前記中央処理装置のワークメモリであることを特徴とす
る請求項１乃至１８の何れか１項に記載の半導体集積回
路。 - 【請求項２０】 前記揮発性メモリはＳＲＡＭから成る
高速アクセス用メモリであることを特徴とする請求項１
乃至１８の何れか１項記載の半導体集積回路。 - 【請求項２１】 複数の揮発性メモリセルを有するメモ
リアレイと、前記メモリアレイに関する救済情報を揮発
的に記憶する揮発性記憶回路と、を含むメモリモジュー
ルであって、 前記揮発性記憶回路は、 前記半導体集積回路に形成されるべきデータバスに結合
可能にされる入力端子と、 前記揮発性記憶回路への救済情報の入力を制御するため
の制御信号を受けるための制御信号入力端子とを有す
る、ものであることを特徴とするメモリモジュール。 - 【請求項２２】 前記メモリモジュールは、第１揮発性
メモリセルの複数と、第２揮発性メモリセルの複数とを
有し、 前記揮発性記憶回路に保持される救済情報は、前記第２
揮発性メモリセルによって前記第１揮発性メモリセルを
差し換え可能にするための情報である、ことを特徴とす
る請求項２１に記載のメモリモジュール。 - 【請求項２３】 前記メモリモジュールは、ダイナミッ
ク型メモリ又はスタテック型メモリである、ことを特徴
とする請求項２１に記載のメモリモジュール。 - 【請求項２４】 前記メモリモジュールは、さらに、 アドレスバスからアドレス信号が供給されるべきアドレ
スバッファ回路と、 前記アドレスバッファ回路に供給されたアドレス信号と
前記揮発性記憶回路に格納された救済情報とを比較する
アドレス比較回路と、を含み、 前記アドレス比較回路が前記アドレスバッファ回路に供
給されたアドレス信号と前記揮発性記憶回路に格納され
た救済情報との一致を検出したことに応答して、前記ア
ドレス信号に従う前記第１揮発性メモリセルの代わり
に、前記第２揮発性メモリセルを選択するものである、
ことを特徴とする請求項２２に記載のメモリモジュー
ル。 - 【請求項２５】 コンピュータを用いて一つの半導体チ
ップ上に集積回路を設計するためのデータを、前記コン
ピュータによって読み取り可能に記憶したデータ記憶媒
体であって、前記複数のデータは、 複数の不揮発性メモリセルを有する不揮発性メモリの構
成を定める第１のデータと、 複数の揮発性メモリセルを有する揮発性メモリの構成を
定める第２のデータと、 所定の信号に応答して前記不揮発性メモリから読み出さ
れた情報を、前記揮発性メモリの特性を定める情報とし
て保持するところの揮発性記憶回路の構成を定める第３
のデータとを含むことを特徴とするデータ記憶媒体。 - 【請求項２６】 前記複数のデータは、前記揮発性記憶
回路に保持された情報と前記揮発性メモリに供給される
アドレス信号とを比較する比較回路の構成とを定める第
４のデータを含むことを特徴とする請求項２５に記載の
データ記憶媒体。 - 【請求項２７】 前記揮発性記憶回路に保持された情報
は、前記揮発性メモリにおける欠陥アドレスを表すこと
を特徴とする請求項２６に記載のデータ記憶媒体。 - 【請求項２８】 前記揮発性記憶回路に保持されている
情報は、前記揮発性メモリの電気的特性を定める情報で
あることを特徴とする請求項２５に記載のデータ記憶媒
体。 - 【請求項２９】 前記複数のデータは、前記揮発性記憶
回路と前記不揮発性メモリとを結ぶバスの構成を定める
第５のデータを含むことを特徴とする請求項２７又は２
８記載のデータ記憶媒体。 - 【請求項３０】 前記複数のデータは、前記バスに接続
される中央処理装置の構成を定めるデータを含むことを
特徴とする請求項２９記載のデータ記憶媒体。 - 【請求項３１】 前記複数のデータのそれぞれは、前記
コンピュータで実行可能なプログラムを含むことを特徴
とする請求項２５乃至３０の何れか１項記載のデータ記
憶媒体。 - 【請求項３２】 前記複数のデータのそれぞれは、前記
半導体チップ上に集積回路を形成する際に使われるマス
クに関するデータを含むことを特徴とする請求項２５乃
至３１の何れか１項記載のデータ記憶媒体。 - 【請求項３３】 前記電気的特性は、トリミングにより
変化する特性であることを特徴とする請求項２８記載の
データ記憶媒体。 - 【請求項３４】 コンピュータを用いて一つの半導体チ
ップ上に集積回路を設計するためのデータを、前記コン
ピュータによって読み取り可能に記憶したデータ記憶媒
体であって、前記データは、 所定の信号に応答して不揮発性メモリから読み出された
情報を、揮発性メモリの特性を定める情報として保持す
るところの揮発性記憶回路の構成を定めるデータを含む
ことを特徴とするデータ記憶媒体。 - 【請求項３５】 前記情報は、バスを介して前記不揮発
性メモリから前記揮発性記憶回路に供給されることを特
徴とする請求項３４に記載のデータ記憶媒体。 - 【請求項３６】 周期的にメモリセルに記憶されたデー
タのリフレッシュが必要なダイナミック型メモリと、 電気的にプログラム及び消去可能な不揮発性メモリと
を、有し、 前記ダイナミック型メモリは、そのメモリアレイの救済
情報を記憶するための第１揮発性記憶回路を有し、 前記不揮発性メモリは、そのメモリアレイに、前記第１
揮発性記憶回路に供給されるべき第１救済情報と前記第
１救済情報以外のプログラムデータとを記憶するもので
あることを特徴とする半導体集積回路。 - 【請求項３７】 前記半導体集積回路は、さらに、前記
第１揮発性記憶回路と前記不揮発性メモリとが結合され
たデータバスを含み、 前記第１救済情報は、前記半導体集積回路のリセット期
間に、前記データバスを介して前記第１揮発性記憶回路
へ格納されることを特徴とする請求項３６に記載の半導
体集積回路。 - 【請求項３８】 前記不揮発性メモリは、第２揮発性記
憶回路を有し、前記不揮発性メモリは、それ自身のメモ
リアレイを救済するための第２救済情報をそのメモリア
レイに記憶し、 前記第２救済情報は、前記リセット期間に応答して、前
記第２揮発性記憶回路に格納されることを特徴とする請
求項３６に記載の半導体集積回路。 - 【請求項３９】 ラッチ形態にされたメモリセルを含む
スタティック型メモリと、 電気的にプログラム及び消去可能な不揮発性メモリと、
を有し前記スタティック型メモリは、そのメモリアレイ
の救済情報を記憶する為の第１揮発性記憶回路を有し、 前記不揮発性メモリは、そのメモリアレイに前記第１揮
発性記憶回路に供給されるべき第１救済情報と前記第１
救済情報以外のプログラムデータとを記憶するものであ
ることを特徴とする半導体集積回路。 - 【請求項４０】 前記半導体集積回路は、さらに、前記
第１揮発性記憶回路と前記不揮発性メモリとが結合され
たデータバスを含み、 前記救済情報は、前記半導体集積回路のリセット期間
に、前記データバスを介して前記第１揮発性記憶回路へ
格納されることを特徴とする請求項３９に記載の半導体
集積回路。 - 【請求項４１】 前記不揮発性メモリは、第２揮発性記
憶回路を有し、前記不揮発性メモリは、それ自身のメモ
リアレイを救済するための第２救済情報をそのメモリア
レイに記憶し、 前記第２救済情報は、前記リセット期間に応答して、前
記第２揮発性記憶回路に格納されることを特徴とする請
求項３９に記載の半導体集積回路。 - 【請求項４２】 救済情報を揮発的に記憶するための揮
発性記憶回路を有する揮発性メモリと、前記救済情報を
格納するための不揮発性メモリセルを有する不揮発性メ
モリとを、半導体基板に形成し、半導体集積回路を製造
する工程と、 前記半導体集積回路を検査し、前記揮発性メモリの欠陥
情報を得る第１検査工程と、 前記第１検査工程の検査結果に応じて、前記揮発性記憶
回路へ供給されるべき第１救済情報を前記不揮発性メモ
リセルの一部へ書き込む工程と、 前記半導体集積回路の電源電圧を通常使用時より高くし
て前記半導体集積回路の試験を実行するバーン・イン・
テスト工程と、 前記バーン・イン・テスト工程後、前記半導体集積回路
を検査し、前記バーン・イン・テスト工程に起因する前
記揮発性メモリの欠陥情報を得る第２検査工程と、 前記第２検査工程の検査結果に応じて、前記揮発性記憶
回路へ供給されるべき第２救済情報を前記不揮発性メモ
リセルの他の一部へを書き込む工程と、 を含むことを特徴とする半導体集積回路の救済方法。 - 【請求項４３】 中央処理装置と、救済情報を揮発的に
記憶するための揮発性記憶回路を有する揮発性メモリ
と、前記救済情報を格納するための不揮発性メモリセル
を有する不揮発性メモリとを、半導体基板に形成し、半
導体集積回路を製造する工程と、 前記中央処理装置に前記揮発性メモリのテストプログラ
ムを実行させるテスト工程と、 前記テスト工程によって得られた欠陥情報を、前記不揮
発性メモリセルに記憶させる工程と、 を含むことを特徴とする半導体集積回路の救済方法。
Priority Applications (15)
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| JP32096298A JP4587500B2 (ja) | 1998-11-11 | 1998-11-11 | 半導体集積回路、メモリモジュール、記憶媒体、及び半導体集積回路の救済方法 |
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